JP2847138B2

JP2847138B2 - プログラム可能タイムスロット割当器マルチプレクサおよびその同期方法

Info

Publication number: JP2847138B2
Application number: JP62188698A
Authority: JP
Inventors: スーブラマニアン・ナラシンハン; ロナルド・ラウゲセン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-07-28
Filing date: 1987-07-27
Publication date: 1999-01-13
Anticipated expiration: 2014-01-13
Also published as: ATE98080T1; US4771418A; DE3788314D1; JPS6337799A; EP0255290A2; DE3788314T2; EP0255290A3; ES2047491T3; EP0255290B1

Description

【発明の詳細な説明】関連の出願との相互参照この発明に特に興味ある関連の同時係属中の米国特許
出願として、この出願の譲受人と同一の譲受人に譲渡さ
れた「プログラム可能データ径路指定マルチプレクサ
（Programmable Data−Routing Multiplexer）」と題さ
れたアラン・ティー・クラーク（Alan T. Clark）およ
びアーサー・エフ・レインジ（Arthur F. Lange）の名
で1985年７月26日に出願された米国特許出願連続番号第
759,624号、およびこの出願の譲受人と同一の譲受人に
譲渡された「ディジタル加入者者コントローラ（Digita
l Subscriber Controller）」と題されたアラン・ティ
ー・クラーク（Alan T. Clark）、ハディ・イブラヒム
（Hadi Ibrahim）およびアーサー・エフ・レインジ（Ar
thur F. Lange）の名で1985年７月26日に出願された米
国特許出願連続番号第759,622号がある。発明の背景今日の電話加入者ラインは、信号に対してディジタル
回路網本来の完全性および融通性を最大限に与えるよう
に、音声およびデータの両方の伝送のための全ディジタ
ルネットワークを採用しつつある。加入者にとってのさ
らなる利点として、同じ媒体上で電話、パケット交換デ
ータおよび回路交換データ、遠隔測定、電子郵便、警報
信号、テレックス、ファクシミリ、ならびにバンキング
トランザクションのような現存の、または新たに提供さ
れるサービスをより効率的に提供することができ、また
それによって必要とされる装置および空間の要件が大き
く削減される。さらに、これらの新たなサービスを設け
ることにより収入が増大すること、およびすべてのサー
ビスが単一の（ディジタル）回路網上で動作するために
管理が容易になることで、電話会社にとっても利益とな
る。加入者の設備に対してこのような全ディジタル音声／
データ回路網へのインターフェイスを与えるために、先
行技術では、別々の、および／または高価なカスタム回
路を採用しているので、加入者の要求が変化してもそれ
に柔軟に対応することができない。さらに、このような
回路は、物理的、電気的およびラインプロトコル特性に
おいて異なる互換性のない実現化例の急増を招く。さら
に、先行技術のインターフェイスは大きな空間を占有
し、高電力を消費し、そのため冷却装置を必要とするよ
うなかなりの熱を発生し、しかもモノリシック集積回路
のような信頼性を持たない。発明の概要この発明のタイムスロット割当器マルチプレクサを、
ディジタル交換コントローラ（DEC）内に応用した場合
にについて例示する。DECは１個のサービス相互ディジ
タル回路網加入者ラインに対する加入者（“S"）インタ
ーフェイスにおける交換終端機能を与え、かつ典型的に
は専用の自動分岐交換（PABX）「ラインカード」内にあ
る。この発明を採用する集積回路コントローラチップ
は、全ディジタル音声／データ電気通信回路網により提
供される種々のデータ処理機能に加入者が容易にアクセ
スできるようにする。コントローラは、加入者により外
部８ビットマイクロプロセッサを介してプログラム可能
であり、毎秒64キロビット（kbs）の２個の音声／デー
タ（“B1"および“B2"）チャネルならびに16kbsデータ
制御（“D"）チャネルに同時にアクセスを与えることに
より多くの機能を行なう。音声帯域信号が加入者の端末
でディジタル化され、64kbsチャネルのうちの１個を介
して送信される。デュアルパルスコード変調（“PCM"）
ハイウェイを介して、PABX「バックプレーン」にもアク
セスできる。コントローラ内には５個の加入者アクセス可能な機能
装置があるが、それらは１対の分離変成器を介して回路
網送信ラインにコントローラを接続するラインインター
フェイス装置と、制御およびデータ情報をラインインタ
ーフェイス装置から受信し、加入者が発生させた制御お
よびデータ情報をラインインターフェイス装置に送信し
て後にネットワークを介して伝送できるようにするため
のデータリンクコントローラと、B1−チャネル、B2−チ
ャネルおよびＤ−チャネルでそれぞれ受信され、および
それらにそれぞれ送信される信号の、デュアルPCMハイ
ウェイへのタイムスロット割当を与えるタイムスロット
割当器と、コントローラ内の機能およびデータ経路の加
入者による制御を可能にするためのマイクロプロセッサ
インターフェイスと、Ｂ−チャネルデータ信号およびＤ
−チャネルデータ信号がコントローラの直列データイン
および直列データアウトポートでそれぞれ受信されおよ
び送信されるようにする中間ディジタルインターフェイ
スとである。コントローラはさらに、外部のマイクロプ
ロセッサを介して加入者により指令されるのに従って、
ラインインターフェイス装置、タイムスロット割当器、
マイクロプロセッサインターフェイス、および直列ポー
トに接続された中間ディジタルインターフェイス等の加
入者アクセス可能な機能装置を含むいくつかの可能なソ
ースと行先との間にデータ経路を設けるためのマルチプ
レクサを含む。さらに、この加入者プログラム可能なマ
ルチプレクサは、２つの音声／データ直列チャネルの時
間多重化を制御する。タイムスロット割当器は、この発明のタイムスロット
割当器マルチプレクサ（TSA-MUX）を含む。TSA-MUXは３
つの機能を果たす。すなわち、B1−チャネル、B2−チャ
ネルおよびＤ−チャネルならびにデュアルPCMハイウェ
イの間のデータ経路指定と、64kHzと8.192mHzとの間で
動作するPCMハイウェイクロックおよび“S"インターフ
ェイスの192kHzとの間の速度調整と、8kHzPCMハイウェ
イのDECとの同期化とである。 TSA-MUXは、３個のB1−チャネル、B2−チャネルおよ
びＤ−チャネルの各々について１組ずつ、３組の８ビッ
トレジスタを含む。８ビットシフトレジスタは、PCMハ
イウェイ上の8kHzフレーム同期（PFSN）信号から、遅延
されたフレーム同期（TSPFS）信号を発生する。「ワン
ショット」タイムスロット受信および送信ロード（それ
ぞれ、TSRLDおよびTSXLD）信号が、TSA-MUX内の３個の
チャネルに対するバッファをロードするために発生され
る。TSA-MUXは、２本の受信経路（DRAおよびDRB）のう
ちの１つと、２本の送信経路（DXAおよびDXB）のうちの
１つとを加入者が選択することを可能にする。 PCMハイウェイ上の8kHzフレームは、次のPFSN信号を
超えて１ないし７個のPCMクロック（PCLK）期間から選
択できる。なぜなら、タイムスロット割当器は、PCMハ
イウェイ上のタイムスロット（TS）およびクロックスロ
ット（CS）として、TS＝０ないしTS＝127、およびCS＝
０ないしCS＝７から、独立に選択することを許容するか
らである。適切なフレーム整列を維持するために、内部
フレーム同期信号TSPFSは、PFSNクロックに対して８個
のPCLKクロック期間だけ遅延される。データは、８ビット幅のタイムスロット制御受信（TS
CR）パルスの間に、TSA-MUXソースバッファ内の直列−
並列レジスタ内にシフト入力される。TSCRパルスの後縁
から発生されるワンショットTSRLD信号が、直列−並列
レジスタの内容をバッファ内の中間レジスタにダウンロ
ードするために使用される。さらに、中間レジスタから
のデータは、遅延されたフレーム同期TSPFS信号の間
に、バッファのソースレジスタ部にダウンロードされ
る。ソースレジスタはTSA-MUX内のデータ（MXD）バスに
接続されている。 MXDバス上への、およびMXDバスからのデータ信号の転
送は、タイムスロット割当器のタイムスロット発生器部
分により発生されたタイミング信号により制御される。
ソースレジスタの内容がMXDバス上に発生されるのを可
能化するためにはマルチプレクサソース（MX2SETX）信
号が用いられ、MXDバス上の信号が、TSA-MUXの行先バッ
ファ部の行先バッファ内に発生されるのを可能化するた
めにはマルチプレクサ行先（MX2DETX）信号が用いられ
る。 MXDバスからの信号は行先バッファ内の第１の行先並
列レジスタにより受信され、遅延されたフレーム同期
（TSPFS）信号の受信の間に中間レジスタにダウンロー
ドされる。８ビット幅タイムスロット制御送信（TSCX）
パルスの後縁から発生されたワンショットTSXLD信号
が、中間レジスタの内容を行先バッファ内の直列−並列
レジスタ内にダウンロードするのに用いられる。また、
直列−並列レジスタ内のデータは、８ビット幅のTSCXパ
ルスの間にTSA-MUXのTSAXDATAまたはTSBXDATAコードに
シフト出力される。 TSPFS信号はTSA-MUXの内部の6.144mHzクロックと同期
されて8kHz信号（FSYNC8）を発生し、この信号がDECの
他の部分によって使用される。MX2SETXおよびMX2DETX信
号は、フレーム同期を確実にするためにFSYNC8信号から
導出される。したがって、仮にPCM入力フレーム同期（P
FS）信号が＋／−100ppmという特定範囲内にあれば、DE
CタイミングはPFS信号にロックされ、DECのマルチプレ
クサ、ラインインターフェイス装置および中間ディジタ
ルインターフェイス部分への、およびそれらからのデー
タの完全性が保証される。好ましい実施例の詳細な説明 A.一般原則国際電話電信諮問委員会（CCITT）は、共通のインタ
ーフェイス上のディジタル加入者アクセスのための１組
の標準規格を勧告しており、そのCCITT I−シリーズ勧
告がここで引用により援用される。これらの勧告に精通
することは、この発明を理解する上で有用である。第１
図は加入者の構内における典型的なCCITT“S"インター
フェイスを例示し、そこでは例示された専用自動分岐交
換（PABX）ラインカード10のような回路網終端（NT）エ
レメントが、同時のディジタル音声およびデータを搬送
するデュアルパルスコード変調（PCM）ハイウェイ12、
ならびにマイクロプロセッサ制御信号を搬送するマイク
ロプロセッサ制御ハイウェイ14を介して電話回路網局部
端局に接続される。加入者は、PCMハイウェイ12上に保
持された、２個の毎秒64キロビット（kbs）音声／デー
タ（“B"）チャネルおよび１個の16kbs制御／データ
（“D"）チャネル時間多重化ビットストリームにアクセ
スできる。 PABXラインカード10は、制御ハイウェイ14上の制御信
号を受取り、かつ信号ライン18を介して、これら制御信
号を用いてラインカード上の他のエレメントを制御する
マイクロプロセッサ（MPC）16を含む。これらのエレメ
ントは、カッド交換パワーコントローラ（QEPC）20およ
びディジタル交換コントローラ（DEC）22を含む。 PABXラインカード10は、全20CCITT4ワイヤ標準
（“S"）インターフェイス32で加入者の端末装置（TE）
30に接続される。このインターフェイスは、物理的、電
気的およびラインプロトコルの特性に関するCCITT Iシ
リーズ勧告を実現する。すなわちそれは、64kbs音声／
データ“B1"チャネル、64kbs音声／データ“B2"チャネ
ル、16kbs制御／データ“D"チャネル、およびフレーム
および保守情報を搬送する48kbsチャネルを含む192kbs
で動作する。“D"チャネル制御パケット上の情報は、CC
ITT勧告で規定されたLAPDプロトコルに従う。250マイク
ロセカンドの期間を有し48個のビットを含む“S"インタ
ーフェイスフレーム構造が、第２図に例示される。フレ
ームは、CCITT勧告のいわゆる「ポイント・ツー・マル
チポイント」構成のためのフレーミング、DC平衡および
コンテンション解決（Ｄエコービット）を含む疑似３進
法コードとして送信される。 TE30はその中心に、ディジタル加入者コントローラ
（DSC）34を含み、DSC34はさまざまな「特別機能」電話
を提供し、“S"インターフェイス32にあるデータ処理機
能にアクセスする。DSC34は「ディジタル加入者コント
ローラ（Digital Subscriber Controller）」と題され
た関連の同時係属中の米国特許出願の主題であり、そこ
でのその説明はここで引用により援用される。DSC34を
マイクロプロセッサ周辺装置として採用し、TE30を完全
なワークステーションとすることもできる。DEC22およ
びDSC34は双方とも、第２図の“S"インターフェイスフ
レームを２個の64kbs“B1"および“B2"チャネルならび
に16kbs“D"チャネルに分離および結合し、第２図の上
部に示されたフレーム構造はDEC22からDSC34にデータに
伝送するのに用いられ、第２図の下部に示されたフレー
ム構造はDSC34からDEC22にデータを伝送するのに用いら
れる。 TE30はまた、加入者パワーコントローラ（SPC）36お
よびマイクロプロセッサ38を含む。第１図に示されるよ
うに、典型的な応用では、TE30はこの発明のDSC34に接
続された受話口スピーカおよび送話口マイクロホンを有
する送受器40を含む。既に述べたようにDSCは、アナロ
グにせよディジタルにせよ、他の多くの種類の変換器に
対応している。全二重４−ワイヤ“S"インターフェイス32は、DEC22
およびDSC34にそれぞれ接続された１対の分離変成器24
および１対の分離変成器42で終端となる。４−ワイヤイ
ンターフェイス32の一方の対のワイヤはDEC22からDSC34
への送信回路を含み、他方の対のワイヤはDSC34からDEC
22への受信回路を含む。 “S"インターフェイス32上の送信の両方向に対して、
第３図で例示されるように疑似３進法ラインコーティン
グが100％のパルス幅で用いられる。上の方法のコーテ
ィングでは、２進の「１」の値を有するデータは、第３
図のタイムスロット51、54、55および58のように、ライ
ン信号におけるスペース、すなわち０電圧で表わされ
る。２進の「０」のデータ値は、高（正）電圧マークま
たは低（負）電圧マークのいずれかで表わされ、そのマ
ークは、ライン上のDCオフセットを減じるように、第３
図のタイムスロット50、52、53、55、56および57のよう
に極性が互い違いになる。このコードでは、任意の２個
の連続する高マークまたは２個の連続する低マークが、
フレーミングまたはエラー検出のために用いられるコー
ド違反を表わす。 DSC34の送信機部分は、変成器42の出力巻線で、第４
図に示されるパルスマスクに一致する100％の疑似３進
法コード化パルスを発生する。同じパルスマスクが、高
マークおよび低マークの両方に用いられる。 B.フレーム構造送信の両方向では、すなわちNT10からTE30への送信回
路上で、およびTE30からNT10への受信回路上では、ビッ
トストリームは第２図に示されるような48ビットのフレ
ームにグループ化される。フレーム構造は、「ポイント
・ツー・ポイント」および「ポイント・ツー・マルチポ
イント」構成の両方に対して同一である。各フレームは
4kHzで送信され、第２図で同定されかつ以下の表に記載
されているように、いくつかのグループのビットからな
る。第２図の上部は、NT10からTE30への送信回路のビット
ストリームフレーム構造を含む。以下の第Ｉ表は、フレ
ーム内の位置によるビットのグループの説明を含む。各
々のグループは、最後のバランスビット、すなわちＬ−
ビットによりDC−平衡されている。第２図の下部は、NT10からTE30への受信回路のビット
ストリームフレーム構造を含む。NT10により送信される
フレームは、TE10から受信されるＤ−ビットを再度送信
するように用いられるECHO（“E"）チャネルを含む。こ
のチャネルは、Ｄ−チャネルアクセス制御のために用い
られる。フレームの最後の（“L"）ビットは、各々のフ
レーム全体の平衡を保つのに用いられる。 DECは以下の４個の異なるモードで動作可能である。（１） DEC-PABXモードは、第１図で例示されるような
PABXラインカード10において用いるためのものである。
このモードでは、DEC22はデュアルPCMハイウェイ12と
“S"基準点との間のインターフェイスを与える。（２） DEC-LT（ライン終端）モードは、中心局ライン
カードにおいて用いるためのものである。DEC22はデュ
アルPCMハイウェイに接続され、DEC22のIDI（中間ディ
ジタルインターフェイス）部分を介してTEC（トランシ
ーバーエコーキャンセラ）にインターフェイスして“U"
基準点を駆動する。（３） DEC-NT（回路網終端）モードは、簡単なNT応用
で用いられる。DEC22はIDIを介してTECに接続され、
“U"インターフェイスと“S"インターフェイスとの間に
接続を与える。（４） DEC-INNT（インテリジェントNT）モードは、
“U"インターフェイスおよび“S"インターフェイスの各
々を２個以上含むNTにおいて用いるためのものである。
これにより、小さなキーシステムの構築が可能になる。
DEC22は、IDIインターフェイスを介してTECに、および
デュアルPCMハイウェイ22に接続される。 DEC-PABXおよびDEC-NTモードでは、DEC22は“S"基準
インターフェイス12を介して、「ポイント・ツー・ポイ
ント」構成または「ポイント・ツー・マルチポイント」
構成のいずれかで動作している加入者TE30に対して192k
bps4−ワイヤ経路を提供する。DEC22は192kbpsデータス
トリームを別々のＤ−チャネルおよびＢ−チャネルに分
離し組合せ、かつユーザプログラム可能なタイムスロッ
トの間に、MPC16を介してPCMハイウェイ12にこれらのチ
ャネルを挿入し、またはPCMハイウェイ12からこれらの
チャネルを抽出する。Ｄ−チャネルはDEC22において、レベル１と、レベル
２の一部との処理をされ、その後より高いレベル処理の
ために並列インタラプト駆動バスを介してMPC16に導伝
可能であり、またはＤ−チャネルは集中取扱いのために
Ｂ−チャネルデータとともにデュアルPCMハイウェイ12
上に導伝することができる。ユーザはMPC16を採用し
て、望むとおりにＤ−チャネルおよびＢ−チャネルを経
路づけるようにDEC22をプログラミングでき、MPC16はDE
C22に含まれるステータス、エラーおよび割込レジスタ
を問合せることにより管理を続ける。 DEC22は、DEC-PABXモード、DEC-LTモードおよびDEC-I
NNTモードで用いるための、送信および受信経路の独立
な制御を与えるデュアルPCMハイウェイ12へのインター
フェイスを含む。フレーム同期（FS）信号がフレームの
開始を同定し、すべてのタイムスロットはこれを基準と
する。PCMインターフェイスは、総計256個のチャネルに
対して２個のPCMハイウェイのいずれか上に64kbpsのタ
イムスロットが必要なことを考慮して、8.192mbpsまで
で動作する。各フレームの間で、２個の64kbpsB−チャ
ネル［８ビットタイムスロット］および１個の16kbpsま
たは64kbpsD−チャネル［２ビットまたは８ビットタイ
ムスロット］が、PCMハイウェイ12へ／から転送でき
る。タイムスロット割当およびPCMハイウェイ選択は、M
PC16によるプログラム制御の下に行なわれる。システムの保守を援助するために、いくつかの手段が
設けられている。ループバックが、“S"32、PCM12およ
びIDIインターフェイスで利用可能である。Ｂ−チャネ
ルは、MPCインターフェイス18を介してアクセスでき
る。Ｄ−チャネルプロセッサは、MPCインターフェイス1
8へのループバックにより独立してテストすることがで
きる。１個のMPC64の制御の下で複数個のDEC、第５図に例示
されるようにたとえば８個のDEC（DEC0 60、…DEC7 6
2）を、１個のPABXラインカード66上に含ませることが
できる。８本の“S"基準インターフェイスライン68、
…、70が、MPC64がタイムスロット割当、活性化および
保守機能を制御する１個のPABXラインカード66上で終端
され得る。 MPC64は、ラインカード66の「バックプレーン」に３
つの方法で接続可能である。すなわちMPC64は、直接に
バックプレーンに、直列バスを介してバックプレーン
に、またはDEC60、…、62のうちの１個を介してデュア
ルPCMハイウェイ12上に、並列MPCバスを接続することに
よりバックプレーンに、接続できる。 DEC22のラインインターフェイス部分の送信機セクシ
ョンは、第２図のフレーム構造に従ってB1、B2、Ｄおよ
びS/FA−チャネル上に多重化信号を発生する。そして送
信機セクションは、“S"インターフェイス32でこれらの
信号を送信する。ラインインターフェイス送信機は、DE
C22がDEC-PABXモードであるときには、受信したＤ−チ
ャネルビットを反射する。DEC-NTモードでは、Ｅ−チャ
ネルビットはIDIにより発生される。ラインインターフェイス部分の受信機セクションは、
フィルタリング、ビットタイミング抽出、フレーム同期
およびフレーミングエラー指示、ならびに入力データの
しきい値動作／スライシングを行なう。 B.1 NT10からTE30への方向のフレーム整列手順 DEC22は、ビット位置14、すなわちFAビットを２進の
「０」に強制する。もし「０」がビット位置３ないし13
においてDECにより伝送されなければ、FAビットは低マ
ークに強制され、他のすべての場合にはFAビットは疑似
３進法コードに従って発生される。したがって、フレー
ミングビットから13ビット内でコード違反が生ずる。 TE30は、ラインコード違反を探索する。違反を検出す
ると、次の違反までのビット数のカウントが開始され
る。もしカウント、すなわちフレーミングビットと補助
フレーミングビットとの間の距離が13以下であれば、そ
のときは第１の違反が真のフレーム位置を示すものとし
て扱われる。他のどのようなカウント値に対しても、真
のフレーミングは達成されないと考えられ、TE30は探索
を続ける。 DSC34のラインインターフェイス部分は、上記の13以
上かという判定基準により、妥当な対のコード違反を検
出することなく２個の48ビットフレームに等しい時間期
間が経過したとき、フレーミング損失信号を発生する。
DSC34は、この信号が発生するとすぐに送信を停止す
る。 DSC34のラインインターフェイス部分が、上記の判断
基準に従って、連続する３対のラインコード違反を受取
ったとき、ラインインターフェイス装置は、TE30が同期
を達成したことを示す信号を発生する。 B.2 TE30からNT10への方向のフレーム整列手順 DSC34は、DEC22のラインインターフェイス部分が固定
タイミングを用いるので、FAビットがDSC34のラインイ
ンターフェイス部分の内部バッファに従って設定される
ということを除いて、上記と同じ態様でフレーム整列を
行なう。もしこのバッファに「０」がロードされていれ
ば、DSC34はTE30からNT10への方向の伝送をする際、FA
ビット位置で低マークを発生する。 B.3 D−チャネルアクセスプロトコル DSC34は、規則的な態様でＤ−チャネルへのアクセス
を得るように「ポイント・ツー・マルチポイント」構成
で接続される複数のTEを考慮して、Ｄ−チャネルアクセ
スプロトコルを採用している。この手順により、２個以
上のTEがＤ−チャネルを同時にアクセスしようとする場
合でも、１個のTEが常にその情報の伝送を完成すること
に確実に成功する。この手順はまた、TEがポイント・ツ
ー・ポイント構成で動作するのを可能にする。Ｄ−チャネル上の情報は、２進のパターン011111110
からなるフラグにより区切られた層２のフレームとして
転送される。どのTEも伝送する情報を持たないとき、
“S"インターフェイス上の状態は伝送の両方向において
すべて「１」からなる。 DSC34にはエコー（Ｅ）−チャネルが設けられ、それ
によって、DSCに装着されたTE30がＤ−チャネル上の通
信量をモニタできる。NT10は、NT10に接続されたTE30か
らＤ−チャネルビットを受取ると、TEへの伝送において
次に利用可能なＥチャネルビット位置にこの状態を反射
させる。予め定められた数のＤ−チャネルビット期間に等しい
時間期間“X"の後、もしＥ−チャネルの状態がすべて２
進の「１」のままであれば、TE10は伝送のためにクリア
される。もしこの感知状態の間に２進の「０」が生じれ
ば、TEはそのカウントをリセットしＤ−チャネルをモニ
タし続ける。Ｄ−チャネル上の情報を伝送しながら、TE
は受取られたＥ−チャネルビットストリームをモニタ
し、かつTEのDSC内のDLCが、最後に送信されたビット
を、次に受信されたＥ−ビットと比較する。もし送信さ
れたビットが、受信されたエコービットと同じなら、TE
は伝送を続ける。しかし、もし受信されたエコーが異な
れば、TEは伝送をやめ、Ｄ−チャネル感知状態に戻る。層２のフレームの送信を問題なく完了したTEは、その
カウンタの内容“X"を値“Ｘ＋1"に増分し、Ｄ−チャネ
ル感知状態に戻る。“Ｘ＋1"の２進の「１」がＥ−チャ
ネル上に検出されたとき、カウンタは“X"にリセットさ
れる。第５図は、１個の“S"インターフェイスに関連の８−
チャネル専用自動分岐交換（PABX）ラインカードライン
にDEC22を応用したものを例示する。このラインカード
は８個のDECを用いており、そのうちの２個のDEC60およ
びDEC62を第５図に示す。第１図に関連して述べたよう
に、単一のラインカードマイクロプロセッサ（MPC）64
が用いられ、８個のDECすべてに共通に、制御ハイウェ
イ上で受信された制御信号を与える。ラインカードMPC64は、制御ハイウェイに接続する、P
ERIPHERALというラベルを付した独立のブロックを含む
ものとして第５図に示している。１対のカッド交換パワ
ーコントローラ（QEPC）の各々が、DECのうちの４個に
パワーを与える。“S"インターフェイスは、８本のライ
ン（うち２本のライン68および70を例示する）上に全二
重信号を搬送するが、これらは８個のDECに至るもので
ある。第５図に例示された８−チャネルラインカード66は、
ラインカードマイクロプロセッサ64を介してB1−チャネ
ル、B2−チャネルおよびＤ−チャネル上を搬送される多
重信号の可能な経路を示す。これらの信号は“S"インタ
ーフェイス上でTE30（第１図）から受信され、TE30に送
信される。“S"インターフェイスへの、または“S"イン
ターフェイスからのＢ−チャネルは、ラインカードMPC6
4に直接に、またはDECを介してデュアルPCMハイウェイ1
2上に経路づけできる。第５図には、DEC60および62のみ
がPCMハイウェイに接続されるものとして示されている
が、信号ライン68および70などにより、８個のDECのす
べてがデュアルPCMハイウェイ12に接続される。Ｄ−チャネルパケットがTE30から受信されると、ライ
ンカードMPC64は、ラインカード66上にない回路によっ
て処理させるためにパケットをデュアルPCMハイウェイ1
2上を通過させたり、またはラインカード66上で処理す
るためにDECを介してラインカードMPC64にパケットを通
過させたりできる。逆に、Ｄ−チャネルパケットが“S"
インターフェイスを介してTE30に送信されるとき、その
パケットはデュアルPCMハイウェイ12から直接に、また
はラインカードMPC64を介してラインカード66上のDECに
入力できる。ラインカードMPC64は、DECを介してデュアルPCMハイ
ウェイ12上でデータを送信し受信することにより、いく
つかのラインカード66を制御する中央コンピュータ（図
示せず）と通信できる。 B.4 活性化／非活性化 DSC34のラインインターフェイス部分がＳ−インター
フェイス32上にアクティビティを検出すると、DSC34はC
CITT活性化手順を行ない、Info4信号を受信すると、MPC
38に割込が起こるような信号を発生する。DSC34のライ
ンインターフェイス部分はフレーミングの送信を続ける
が、DEC22から非活性化信号を受取ると、NT10がフレー
ミングを送信しているかぎりラインインターフェイス部
分は十分に同期されたままではあるが、送信を終了す
る。以下の第III表が、DSC34の活性化／非活性化信号手
順を要約している。図に示すように、NT10からTE30への
活性化に対して、手順はNT10からTE30へのInfo2信号で
始まる。Info1は、TE30が活性化を開始するときに用い
られるだけである。Info1は、Info2がNT10により認識さ
れるとTE30から送信されるのが中止され、かつ同期が確
実になるとInfo3がTE30から送信される。 C. DECアーキテクチャディジタル交換コントローラ（DEC）22は、第６図に
示されるように６個の機能的ブロックからなる。DEC
は、電話回路網への単一のディジタル加入者アクセスの
ための交換終端機能を与える。DECは、基準点“S"でCCI
TT I−シリーズ勧告と互換性がある。したがって、DEC
のユーザは国際標準規格に合うPABXラインカードを設計
できる。第６図を参照して、DEC22は、端子LIN1およびLIN2に
おいて４−ワイヤ“S"インターフェイス（第１図の32）
上の分離変成器（第１図の24）を介して受信されるビッ
トストリーム、および端子LOUT1およびLOUT2から４−ワ
イヤインターフェイス上に送信されるビットストリーム
のために、192kbs全20ディジタル経路を提供する。DEC
は、受信されたビットストリームをB1およびB2−チャネ
ル（各64kbs）ならびにＤチャネル（16kbs）に分ける。
Ｂチャネルは、ユーザ制御のもとで、第６図に例示され
る機能的ブロックのうちの種々のものに経路づけられ
る。Ｄ−チャネルは、DEC22内でレベル２の部分的な処
理をされ、かつさらに処理するためにマイクロプロセッ
サインターフェイス（MPI）100を介してマイクロプロセ
ッサ（第１図の16）に渡される。関連の同時係属中の米
国特許出願「ディジタル加入者コントローラ（Digital
Subscriber Controller）」に含まれるマイクロプロセ
ッサインターフェイス（MPI）の説明がここで引用によ
り援用され、かつDEC22のMPI100に当てはまる。この発
明のDEC22は、PBXおよび公的用途の両方を満たすように
２個の主なCCITTの勧告の両方、「ポイント・ツー・ポ
イント」加入者構成および「ポイント・ツー・マルチポ
イント」加入者構成をサポートする。第６図を参照すると、DEC22はラインインターフェイ
ス装置（LIU）110を含み、LIU110は端子Lin1およびLin2
に接続された受信機セクション120ならびに端子LOUT1お
よびLOUT2に接続された受信機セクション130を含む。関
連の同時係属中の米国特許出願「ディジタル加入者コン
トローラ（Digital Subscriber Controller）に含まれ
るLIUの説明がここで引用により援用され、かつDEC22の
LIU110に当てはまる。ただし、本願のLIU110が以下の２
つのモードで動作する点が異なっている。すなわち、そ
の一方は「拡張受動バス」および「ポイント・ツー・ポ
イント」構成で用いられる適用タイミングのためのもの
であり、他方が「短受動バス」構成で用いられる固定タ
イミングのものである２つのモードである。まとめてバ
ス140として示される１組（４本）のバスが、すべての
種々のエレメントを接続するものとして第６図に示され
ており、Ｂ−チャネルデータおよびS/FA−チャネルデー
タを導電する。DEC22はまた、バス142に接続されたデー
タリンクコントローラ（DLC）150を含み、DLC150はLIU1
10を介して受信される16kbsD−チャネルを部分的に処理
する。まとめてバス142で示される１組（４本）のバス
が、種々のエレメントを接続するように第６図に示され
ており、かつＤ−チャネルデータを導電する。関連の同
時係属中の米国特許出願「ディジタル加入者コントロー
ラ（Digital Subscriber Controller）」に含まれるDLC
の説明がここで引用により援用され、かつDEC22のDLC15
0に当てはまる。バス144が、DLC150をMPI100に直接に接
続する。 DEC22の中間ディジタルインターフェイス（IDI）160
部分が、バス140に接続される。IDI160は、Ｂ−チャネ
ルデータおよびＤ−チャネルデータがDEC22のIDINおよ
びIDOUT端子でそれぞれ受信され送信されるのを可能に
する。IDIフレーム同期信号（IFS）が、IDIフレーム同
期端子（IFST）で通信される。 DEC22のデータ経路指定マルチプレクサ（MUX）170部
分は、マイクロプロセッサ16を介して外部からプログラ
ム可能であり、これに応答してB1−チャネルおよびB2−
チャネルならびにＤ−チャネル上の、DEC22から外部周
辺装置に受信され送信される多重化されたビットストリ
ームを制御する。MUX170は、バス140および142を介して
種々の異なる信号経路を設けるようにプログラミングで
きるが、それら経路のソースおよび行先としては、デュ
アルPCMハイウェイ、MPI100、LIU110、DLC150、IDI160
およびTSA180がある。第６図のMUX170はB-MUX部分172を
含み、B-MUX部分172はMPI00、LIU110、IDI160およびTSA
180間に64kbs B1およびB2ならびにS/FAチャネルを選択
的に経路づける。それら内部論理チャネルは、（MPIに
対して）Ba、BbおよびS/FA、（LIUおよびIDIに対して）
B1、B2およびS/FA、ならびに（TSAに対して）B1およびB
2として示されている。MUX170はまた、MPI100、LIU11
0、TSA180IDI160およびDLC150間にＤ−チャネルを選択
的に経路づけるD-MUX部分174もまた含む。データ経路指定マルチプレクサは、「プログラム可能
データ経路指定マルチプレクサ（Programmable Data-Ro
uting Multiplexer）」と題されてかつこの出願の譲受
人と同一の譲受人に譲渡されたアラン・Ｔ・クラーク
（Alan T. Clark）およびアーサー・Ｆ・レンジ（Arthe
r F. Lange）の名による1985年７月26日出願の関連の同
時係属中の米国特許出願連続番号第759,624号の主題で
ある。マルチプレクサとマルチプレクサ制御レジスタと
マルチプレクサ内の関連のエレメントとの詳細な説明
は、その関連の同時係属中の米国特許出願に含まれてお
り、ここで引用により援用され、DEC22のMUX170に当て
はまる。ただしMUX170では、Ｄ−チャネルをもDLC150か
らTSA180、IDI160、またはLIU110に経路づけること、ま
たその逆をも行なうこと、TSAと、IDIと、LIUとの３つ
の要素のうちの２つの間に、TLC150をバイパスして直接
にＴ−チャネルデータを伝送することができる点で異な
っている。この発明のタイムスロット割当器（TSA）180はバス14
0に接続され、TSA180に接続されたデュアルPCMハイウェ
イＡおよびB12上で送信されかつ受信されるB1および／
またはB2音声／データチャネル情報ならびにＤ−チャネ
ル情報に対してタイムスロット割当を与える。MPI100か
らの信号もまた、TSA180を介してPCMハイウェイ12上に
送信できる。送信および受信タイムスロット割当は、MP
I100を介してユーザプログラム可能である。第６図のす
べてのDEC22のエレメントは、PCMハイウェイ12から得ら
れるクロック（PCLK）と、PCMフレームの開始を同定す
る8kHzフレーム同期（PHS）とに同期される。TSA180に
ついて、以下で詳細に述べる。 D. DSCプログラム可能内部バス構造 MUX170は３個のマルチプレクサ制御レジスタ（MCR1、
MCR2、およびMCR3）を含み、それらはMPI100を介して、
第６図にバス140および142によって機能的に示される、
加入者が選択する双方向データ経路に沿ってデータを流
すようにプログラム可能である。 D.1 論理バス構造 MUX170のB-MUX部分172は、MCR1、MCR2、およびMCR3の
内容によって制御されるのに従って、第７図で示される
11個のMUX論理ポートB1（LIU）、B2（LIU）、S/Fa（LI
U）、Ba（MPI）、Bb（MPI）、S/Fa（MPI）、B1（TS
A）、B2（TSA）、B1（IDI）、B2（IDI）、およびS/FA
（IDI）の間に、双方向経路を設定できる。MUX170のD-M
UX部分174は４個のMUX論理ポートＤ（IDI）、Ｄ（LI
U）、Ｄ（DLC）およびＤ（TSA）間に、双方向経路を設
定できる。これらのMCRは、８個の論理Ｂ−チャネルポートのう
ちの任意の２個を接続するように、対応するMCRに適当
なチャネルコードを書込むことにより外部からプログラ
ミングされる。MCR1、MCR2、およびMCR3の各々は、第IV
表に従って論理チャネルの相互接続を特定する、１対の
４ビットチャネルコードを受取る。たとえば、MCR1に対
してチャネルコード0001および0100を割当てるとB1（LI
U）およびBb（MPI）の間に双方向チャネル接続が設定さ
れるだろう。ループバック接続は、特定のMCRに、同じ
チャネルコードを２つ割当てることにより設定できる。上記した、関連の同時係属中の出願には、MCR1〜４レ
ジスタと、MUX170内で加入者が選択したデータ経路に変
更を与えるための方法および装置についての詳細な記載
があり、その記載をここに引用により援用する。 D.2 内部物理的バス構造第６図においてバス140および142として機能的に示さ
れるDEC22の内部バス構造を、第８図に示す。上記のセ
クションD.1に関連のＢ−チャネル双方向データ経路B1
およびB2（LIU）、B1およびB2（IDI）、B1およびB2（TS
A）、ならびにBa、BbおよびS/FA（MPI）が、200、202、
204および206として第８図に示されている。さらに、MP
I100のポートDA_0-7、DB_0-7およびMP1STRT_0-6をLIU110、
DLC150、IDI160、MUX170およびTSA180のポートDA_0-7、D
B_0-7およびMP1STRT_0-6とそれぞれ相互接続する３個の制
御バス208、210、212が第８図に示される。 MCR1、MCR2、およびMCR3レジスタの内容が、上のセク
ションD.1で述べたように、第IV表に従ってデータバス2
00、202、204および206上に実現される特定の相互接続
を決定する。加入者がMCR1、MCR2、およびMCR3レジスタ
ならびにDSC34内の他のユーザアクセス可能なレジスタ
をどのようにプログラミングするかは、以下のセクショ
ンＥで述べる。第８図に示されるように、DEC22の、LIU110、IDI160
およびDLC150の部分はそれぞれ、データバス214、216お
よび218を介してMUX170に接続される。これらのバス
は、IDI160およびLIU110〜DLC150に、かつDLC150からＤ
−チャネル情報を伝える。バス220はDLC150およびMPI10
0を接続し、これらの２個のエレメント間にＤ−チャネ
ル情報を直接に伝える。 E.マイクロプロセッサインターフェイス DEC22は、マイクロプロセッサインターフェイス（MP
I）100を介してアクセスできる多くのプログラム可能レ
ジスタを含む。第９図はMPI100の内部構造を示してお
り、それは入力／出力（I/O）バッファ300、指令レジス
タ（CR）302、割込レジスタ（IR）304、LIUおよびIDIス
テータスレジスタ（LSRおよびISR）306、データレジス
タ（DR）308、およびＤ−チャネル送信／受信先入れ先
出しスタック312を含む。CR302に、IR304、およびDR308
は、DEC22のD_0-7端子およびI/Oバッファ300を介してユ
ーザアクセスが可能である。 A_0-2アドレス端子における信号ならびにDSC34のチッ
プ選択（^〜CS）、読出（^〜RD）可能化および書込（^〜W
R）可能化端子における信号（Ｈ＝HIGHの信号レベル、
Ｌ＝LOWの信号レベル、Ｘ＝HIGHまたはLOWのいずれかの
信号レベル）が、タイミングおよびバス制御回路310の
制御のもとでどのレジスタが以下の第Ｖ表に従ってアク
セスされるべきかを決定する（この明細書中では、記号
「^〜」が前についた信号はアクティブロウである）。第
９図に示された論理バス140（第６図）は、第８図に示
されたDSC34の他のエレメントとMPI100とを相互接続す
る、第８図に示された物理バス204、208および212に対
応する。タイミングおよびバス制御回路310は、当業者
には容易に理解できるように、以下の第VI表に従ってこ
れらの物理バスを割当てる。第Ｖ表は、DSC34のMPIセクションにある多くのいわゆ
る「直接」レジスタに関する。第７行ないし第12行に記
載の送信（TxD）および受信（RxD）バッファは、第９図
においてMPI100内の、送信／受信バッファ312として一
般に示されている多くのバッファのうちの１個を表わ
す。 DSR306、DER308およびIR304は各々、MPI100を介して
加入者アクセスが可能な８ビットレジスタである。これ
らのレジスタはDLC150に関連し、その内容はDLC150によ
り書込むことができ、MPI100を介してMPC38が受信でき
る。第VI表はまた、DSC34のMPI100のセクション内にはな
い多くのいわゆる「間接」レジスタについても記載して
いる。その第３行および第４行に記載の「データレジス
タ」は、DSC34の他のセクション内の多くのプログラム
可能なレジスタのうちの任意のものを表わす。 CR302は、第９図に示されるように８ビットレジスタ
からなる。CR302は、行先コードフィールド（DCF）を含
む３ビット（Y2、Y1、Y0）フィールドと、演算コードフ
ィールド（OCF）を含む５ビット（Z4、Z3、Z2、Z1、Z
0）フィールドとに分割される。DCFの“Y"ビットは、DE
C22のどの部分が、MPI100を介してユーザによりアクセ
スされるべきであるかを以下の第VI表に従って規定す
る。OCFのＺビットは、DEC22のLIU110、MUX170およびTS
A180部分内のどのデータレジスタが、指令レジスタの８
ビットの内容のDCFにより特定されるかを、以下の第VII
表に従って指定する（DEC22の他の部分内のレジスタ
は、第VII表に示されるものと同様の方法でアクセスさ
れるが、ここでは述べない）。 LIUステータスレジスタ（LSR）、LIU D−チャネル優
先順位レジスタ（LPR）および２個のLIUモードレジスタ
（LMR1およびLMR2）は、DEC22のLIU110部内のプログラ
ム可能レジスタである。MCR1〜４レジスタについては、
MUX170の割込コードおよび論理Ｂチャネルに関連して上
述のセクションD.1について述べた。B1チャネル送信お
よび受信（TSB1X、TSB1R）、B2チャネル送信および受信
（TSB2X、TSB2R）、Ｄチャネル送信および受信（TSDX、
TSDR）のためのタイムスロットレジスタ、クロックスロ
ットレジスタ（CSR）およびＤ−チャネルビットオフセ
ット（DBO）レジスタ、ならびに送信／受信可能化レジ
スタ（TER）はDEC22のTSA180部内のプログラム可能レジ
スタであり、セクションＦにおいてTSA180に関連して述
べる。間接レジスタ、すなわち直接レジスタアクセス表Ｖに
示されているものと違って、MPI100内にないレジスタか
ら読出、または書込をするためには、まずCR302に指令
ワードが書込まれる。指令ワードのDCFおよびOCFフィー
ルドの内容によって、第VI表および第VII表に従って、
１以上のデータバイトが、選択されたレジスタに転送さ
れる。 F.タイムスロット割当器 DEC22は、第10図に示されるような内部構造を有す
る、本願発明に係るタイムスロット割当器（TSA）180を
含む。タイムスロット割当器外部インターフェイス（TS
AEXT）部400は、PFS、PCLKというPCMフレーム同期信号
およびクロック信号と、デュアルPCMハイウェイ12のＡ
−チャネルおよびＢ−チャネルから受信されたDRAおよ
びDRBデータ信号とを受信する。これらの信号は、第10
図に示される、TSA180内の他のエレメントに分配され
る。TSAEXT400はDXAおよびDXBデータ信号をデュアルPCM
ハイウェイ12のＡ−およびＢ−チャネル上に発生し、デ
ュアルPCMハイウェイ12のＡ−およびＢ−チャネルのた
めのタイムスロット制御（TSCAおよびTSCB）信号を発生
するが、これについてはこの後に述べる。タイムスロットアドレスデコーダ（TSADDR）402は、M
PI100からバス212を介して（図８）１組のレジスタアド
レス信号（MP1STRT）を受取る。これらの信号は、MP1RE
ADおよびMP1WRITEならびに位相−２クロック（PH2）信
号とともに、第VII表に関連して上に説明した、TSA180
内の種々のレジスタをアドレスするための信号を発生す
るための働きをする。このアドレスデコーディング機能
は当業者には周知であり、その詳細については述べな
い。これらアドレス可能レジスタはTSA180のTSA制御（TSA
CON）部分404内にある。TSACON404はまた、TSAEXT400か
らPSFおよびPCLK信号を受け、そこから、B1−、B2−お
よびＤ−チャネルの「タイムスロット」および「クロッ
クスロット」の値を示す、1024までのカウント信号を発
生する。「タイムスロット」とは、１個のＢ−チャネ
ル、１個の拡張Ｄ−チャネルまたは４個の標準Ｄ−チャ
ネル上での送信または受信の際に使用される７ビットの
グループである。「クロックスロット」とは、特定のタ
イムスロット内のどこでＢ−またはＤ−チャネルデータ
が始まるかを示す３ビットのグループであって、以下
「オフセット」と呼ぶ。したがって０ないし７ビットの
「クロックスロット」オフセットを特定でき、受信中の
すべてのチャネルまたは送信中のすべてのチャネルに対
して適用される。したがってTSA180は、PCMフレーム同
期（PFS）信号の受信の後に生ずる128（＝2⁷）個の「タ
イムスロット」をアクセスできる。８（＝2³）個の「ク
ロックスロット」に関して、PCMハイウェイ12を介して
受信または送信されるフレームごとに、合計で1024（2⁷
2³＝2¹⁰）個が一意にアドレス可能である。したがって、TSACON404内の10ビットレジスタが1024
のカウントを与えるのである。TSACON404は、１組のカ
ウント信号を発生し、TSA180のタイムスロット割当器マ
ルチプレクサ（TSA-MUX）インターフェイス部406が受取
る。これらの種々の信号は、第VII表に関連して上記し
たように、TSB1X、TSB1R、TSB2X、TSB2R、TSDX、TSDRお
よびCSRという、ユーザプログラム可能なレジスタの内
容によって決定されるので、ユーザはPCMインターフェ
イスにおいて128個までのタイムスロットを特定するこ
とができる。PCMハイウェイ12は最高8.192mbpsというス
ピードで動作するので、これによってユーザは、ブロッ
キングなしで128個のタイムスロットを64kbpsで利用で
きる。各PCMフレームの間に、２つの64kbpsB−チャネル
（８ビットタイムスロット）および１個の16kbpsまたは
１個の64kbpsD−チャネル（２ビットまたは８ビットタ
イムスロット）がPCMハイウェイ12を介して送信または
受信できる。 TSA180のTSA-MUXインターフェイス406部はまた、TSAE
XT400からDRA、DRB、PCLKおよびPFS信号を、さらにバス
204を介してMUX170からB1−およびB2−チャネル上の時
分割多重された信号（図８）を、バス216を介してDLC15
0からＤ−チャネルデータを（図８）受ける。TSA-MUXイ
ンターフェイス406はまた、以下述べるように、MUX170
から１組のセンス信号MX2SETB1、MX2SETB2、およびMX2M
SETDならびにデータ可能化信号MX2DETB1、MX2DETB2、お
よびMX2DETDを受け、それぞれB1−、B2−およびＤ−チ
ャネルデータを処理するために使用する。第11A図および第11B図を参照すると、この発明のDSA-
MUXインターフェイス406は、包括的に410、412および41
4と参照符号が付された３つの主要部を含む、相互接続
マトリクス部408を含む。相互接続マトリクスのうち410
を付した部分は、バス204を介したMUX170へのＤ−チャ
ネル相互接続を含み（第８図）、412で示されたものはB
2−チャネル相互接続を含み、414で示されたものはB1−
チャネル相互接続を含む。第11A図および第11B図に示されるように、Ｄ−チャネ
ル相互接続部410は、直列−並列レジスタ416と、１組
（４個）の８ビットレジスタ418、420、422および424
と、並列−直列レジスタ426とを含む。レジスタ420の８
個の読出端子（出力）は、まとめて428で示された８本
の信号線によって、レジスタ422の８個の書込端子（入
力）に並列に接続される。レジスタ418、420、424およ
び426の８個の書込端子（入力）は、まとめてそれぞれ4
30、432、434および436で示される８本の信号線を介し
て、それぞれレジスタ416、418、422および424の８個の
読出端子（出力）に並列に接続される。レジスタ416、4
18および420と、レジスタ422、424および426とは、それ
ぞれ３段階の直列イン並列アウトソースバッファおよび
並列イン直列アウト行先バッファを形成する。直列−並列レジスタ416は、PCMハイウェイ12のＡ−ま
たはＢ−チャネルからの入来直列データを入力端子（DI
N）で受取る。選択回路（図示せず）は、ユーザがMPI10
0およびTSACON404を介してＤ−チャネル相互接続部410
のためのデータのソースを選択できるようにする。レジ
スタ416の第１のクロック入力端子CLKには、TSA-MUX406
のタイミング部によって発生されたタイムスロット制御
受信Ｄ−チャネルTSCRD信号がANDゲート438を介して与
えられ、それはPCM同期クロック信号PCLKを受けてレジ
スタ416のDIN入力端子に与えられる直列信号の書込のた
めの同期を与える。レジスタ416の第２のクロック入力
端子（CLKF）には、TSAEXT400によって発生される同期
クロック信号PCLKFが与えられる。 TSA-MUX406のタイミング部により発生されるタイムシ
フト擬似フレーム同期TSPFS信号が、レジスタ418の可能
化出力（ENOUT）端子およびレジスタ420の可能化入力
（ENIN）端子で受取られる。TSA-MUX406により発生され
たTSRDLD信号が、レジスタ416のENIN端子で受取られ
る。MUX170で発生されたMX2SETD信号が、レジスタ420の
ENOUT端子で受取られる。 MUX170により発生されたMX2DETD信号は、レジスタ422
のENIN端子に与えられ、TSPFS信号はレジスタ422および
424のそれぞれENOUT端子およびENIN端子に与えられ、TS
A-MUX406のタイミング部により発生されたTSXDLD信号は
レジスタ424および426のそれぞれENOUTおよびENIN端子
に与えられる。レジスタ426の直列データアウト（DOU
T）端子で発生された信号が、同期信号の制御のもと
に、信号線440上をデュアルPCMハイウェイ12に導伝され
る。PCLKFがレジスタ426のCLKF端子に与えられ、一方レ
ジスタ426のCLK端子には、TSA-MUX406のタイミング部に
より発生されたTXCXD信号とPCLK信号とを受けるANDゲー
ト442により発生された信号が与えられる。第12図のタイミング図に関連して以下で述べるよう
に、Ｄ−チャネル相互接続マトリクス410は、「Ｓ」イ
ンターフェイス32およびDEC22のデュアルPCMハイウェイ
12の、非同期のデータソースのタイミングを調整して、
「データのスリップ」すなわちデータのロスがないよう
に単一の同期データストリームを発生する。第11A図および第11B図に示すように、B2−チャネル相
互接続部412は、直列−並列レジスタ446と、１組（４
個）の８ビットレジスタ448、450、452および454と、並
列−直列レジスタ456とを含む。レジスタ450の８個の読
出端子（出力）は、まとめて458で示される８本の信号
線によってレジスタ452の８個の書込端子（入力）に並
列に接続される。８本の信号線458は、バス204の８本の
双方向信号線に並列に接続される。レジスタ448、450、
454および456の８個の書込端子（入力）は、まとめて46
0、462、464および466で示した８本の信号線を介して、
それぞれレジスタ446、448、452、および454の８個の読
出端子（出力）に並列に接続される。レジスタ446、448
および450と、レジスタ452、454および456とは、それぞ
れ３段階直列イン並列アウトソースバッファと、並列イ
ン直列アウト行先バッファとを形成する。直列−並列レジスタ446はその入力端子（DIN）で、PC
MハイウェイのＡ−またはＢ−チャネルからの入来直列
データを受取る。選択回路（図示せず）により、ユーザ
がMPI100およびTSACON404を介して、B2−チャネル相互
接続部412のためのデータのソースを選択できる。レジ
スタ446の第１のクロック入力端子CLKには、TSA-MUX406
のタイミング部により発生された（タイムスロット制御
読出Ｄ−チャネル）TSCRB1信号がANDゲート468を介して
与えられ、ANDゲート468はPCM同期クロック信号PCLKを
受けて、レジスタ446のDIN入力端子に与えられる直列デ
ータの書込のための同期を与える。レジスタ446の第２
のクロック入力端子（CLKF）には、TSAEXT400により発
生された同期クロック信号PCLKFが与えられる。 TSA-MUX406のタイミング部により発生された（タイム
スロット擬似フレーム同期）TSPFS信号は、レジスタ448
の可能化出力（ENOUT）端子と、レジスタ450の可能化入
力（ENIN）端子で受取られる。TSA-MUX406のタイミング
部により発生されたTBR2LD信号はレジスタ446のENIN端
子で受取られる。MUX170により発生されたMX2SETB2信号
は、レジスタ450のENOUT端子で受取られる。 MUX170により発生されたMX2DETB2信号がレジスタ452
のENIN端子に与えられ、TSPFS信号はレジスタ452および
454のそれぞれENOUTおよびENIN端子に与えられ、TSA-MU
X406のタイミング部により発生されたTSXB2LD信号は、
レジスタ454および456のそれぞれENOUTおよびENIN端子
に与えられる。信号がレジスタ456の直列データアウト
（DOUT）端子で発生され、信号線470を介して、同期信
号の制御のもとにデュアルPCMハイウェイ12に導電され
る。PCLKF信号がレジスタ456のCLKF端子に与えられ、一
方レジスタ456のCLK端子には、TSA-MUX406のタイミング
部により発生されたTSCXB2信号とPCLK信号とを受けるAN
Dゲート472により発生された信号が与えられる。第12図のタイミング図に関連して以下に述べるよう
に、B2−チャネル相互接続マトリクス412は「Ｓ」イン
ターフェイス32と、DEC22のデュアルPCMハイウェイ12
の、非同期のデータソースを調整して、「スリップ」す
なわちデータのロスがないように、単一の同期データス
トリームを信号線470上に発生する。第11A図および第11B図に示すように、B1−チャネル相
互接続部414は、直列−並列レジスタ476と、１組（４
個）の８ビットレジスタ478、480、482および484と、並
列−直列レジスタ486とを含む。レジスタ480の８個の読
出端子（出力）は、まとめて488で示される８本の信号
線によりレジスタ482の８個の書込端子（入力）に並列
接続される。８本の信号線388はバス204の８本の双方向
信号線に並列に接続される。レジスタ478、480、484お
よび486の８個の書込端子（入力）は、それぞれレジス
タ476、478、482および484の８個の読出端子（出力）
に、それぞれ490、492、494および496として示す８本の
信号線を介して並列に接続される。レジスタ478、478お
よび480と、レジスタ482、484および486とは、それぞれ
３段階直列イン並列アウトソースバッファと、並列イン
直列アウト行先バッファとを形成する。直列−並列レジスタ476は、その入力端子（DIN）で、
PCMハイウェイ12のＡ−またはＢ−チャネルからの入来
直列データを受ける。選択回路（図示せず）により、ユ
ーザがMPI100およびTSACON404を介して、B1−チャネル
相互接続部414のためのデータのソースを選択すること
ができる。レジスタ476の第１のクロック入力端子CLKに
は、TSA-MUX406のタイミング部により発生された（タイ
ムスロット制御読出Ｄ−チャネル）TSCRB1信号がANDゲ
ート498を介して与えられ、ANDゲート498はPCM同期クロ
ック信号PCLKを受けてレジスタ476のDIN入力端子に与え
られる直列信号の書込のための同期を与える。レジスタ
416の第２のクロック入力端子（CLKF）には、TSAEXT400
により発生された同期クロック信号PCLKFが与えられ
る。 TSA-MUX406のタイミング部により発生された（タイム
スロット擬似フレーム同期）TSPFS信号が、レジスタ478
の可能化出力（ENOUT）端子とレジスタ480の可能化入力
（ENIN）端子とに与えられる。TSA-MUX406のタイミング
部により発生されたTBRB1LD信号がレジスタ476のENIN端
子に受取られる。MUX170により発生されたMX2SETB1信号
が、レジスタ480のENOUT端子に受取られる。 MUX170により発生されたMX2DETB1信号が、レジスタ48
2のENIN端子に与えられ、TSPFS信号がレジスタ482およ
び484のそれぞれENOUTおよびENIN端子に与えられ、TSA-
MUX406のタイミング部により発生されたTSXB1LD信号
が、レジスタ484および486のそれぞれENOUTおよびENIN
端子に与えられる。レジスタ486の直列データアウト（D
OUT）端子で信号が発生され、同期信号の制御のもとに
信号線500上をデュアルPCMハイウェイ12に導伝される。
レジスタ486のCLKF端子にはPCLKFが与えられ、一方レジ
スタ486のCLK端子には、TSA-MUX406のタイミング部によ
り発生されたTSCXB1信号とPCLK信号とを受けるANDゲー
ト502によって発生された信号が与えられる。第12図のタイミング図に関連して以下に述べるよう
に、B1−チャネル相互接続マトリクス414は、「Ｓ」イ
ンターフェイス32およびDEC22のデュアルPCMハイウェイ
12の、非同期のデータソースのタイミングを調整して、
「スリップ」すなわちデータのロスがない単一の同期デ
ータストリームを信号線500上に発生する。最後に、第11A図および第11B図には、送信マルチプレ
クサ（X-MUX）504が示されており、このマルチプレクサ
はそれぞれ信号線440、470および500を介して、それぞ
れＤ−チャネル相互接続マトリクス410、B2−チャネル
相互接続マトリクス412、およびB1−チャネル相互接続
マトリクス414からＤ−チャネル、B2−チャネルおよびB
1−チャネルを受信する。X-MUX504はまた、TSCDX、TSCX
B2およびTSCXB1タイミング信号と、TSA-CON404により発
生された１組の選択信号SELDX、SELB2XおよびSELB1Xも
受ける。後者の信号はそれぞれ、TSA-MUX406のTSAXDATA
またはTSBXDATA出力端子で発生されるＤ−、B2−または
B1−チャネルデータをユーザが選択できるようにする。
TSA-MUX406の出力端子は、TSA180のDXAまたはDXB端子上
に発生するために、DSAEXT400に接続されている。 X-MUX504の１対の出力端子TSCANおよびTSCBNでは、タ
イムスロット制御ＡおよびB TSCAおよびTSCBが発生され
る。これらの信号はTSA180の端子に発生させるためにTS
AEXT400に導伝される。 G. TSA-MUXタイミング第12図は、第11A図および第11B図に示されたTSA-MUX
インターフェイス406の相互接続マトリクス408のタイミ
ング図である。8kHzの周波数で反復する擬似フレーム同
期（PFS）信号波形600は、TSA-MUX406のタイミング部に
よってデュアルPCMハイウェイ12から再生される。PCMク
ロック（PCLK）信号波形602は高速クロックであって、
ユーザによって最大128までの中から選択される「タイ
ムスロット」数に従って、64KHzないし8.192MHzの周波
数を持つ。PCMクロック遅れ（PCLKF）信号波形604は、P
CLK信号に対して所定の遅延を有するようにTSAEXT400に
よって発生される。擬似フレーム同期正規化（PFSN）信
号波形606は、PFS信号から、所定の遅延を有するように
TSAEXT400によって発生される。タイムシフトPFS（TSPF
S）信号波形608は、PFS信号からTSA-MUX406のタイミン
グ部によって発生され、フレーム同期信号に対して8PCL
Kクロック周期だけシフトされており、それによって、
ユーザが最大の「クロックスロット」オフセットである
７を指示したときにも、完全なフレームを認識すること
ができる。タイムスロット制御受信B1−チャネル（TSCR
B1）信号波形610はTSACON404により発生され、タイムス
ロット受信ロード（TSRLOAD）信号波形612もまたTSACON
404により発生される。タイムスロット制御送信B1−チ
ャネル（TSCXB1）信号波形614およびタイムスロット送
信ロード（TSXLOAD）信号616波形もまたTSACON404によ
り発生される。既に述べたように、ユーザは、PFS波形600の125秒（8
KHz）の１つの周期の間に、波形602内に最大1024個のPC
LKパルスを発生させることができる。第12図にはそのよ
うなPCLKパルスの例として32個を示している。PCLKF波
形604およびPFSN波形は、PFSおよびPCLK波形600および6
02に対して所定の量だけ遅延されて示されている。第12
図ではTSPFS波形608は、８タイムスロット、すなわちPC
LK602の８サイクルだけ遅延して示されている。 TSA-MUX相互接続マトリクス408の動作を例示するため
に、B1−チャネル相互接続部414についての説明を、第1
2図に関連してここに述べる。しかし、この説明はB2−
チャネルおよびＤ−チャネル相互接続部412および410に
も同様に当てはまる。 TSCRB1波形610が立上がると（618）、立上がり618と
その立下がり620との間に生ずる波形602の８個のPCLKパ
ルスによってクロックされて、８ビットが直列にレジス
タ476にロードされる（第11図）。TSRLOAD波形612が立
上がると（620）、これら８ビットは、TSRLOADが立下が
るまでに（622）、PCLK602の１周期の間にレジスタ478
に並列に転送される。TSPFS波形608の立上がり（624）
で、レジスタ478の内容は並列にレジスタ480に転送され
る。この転送が並列であるため、TSPFS波形608は、PCLK
602の１周期後に立下がる（626）。そしてレジスタ480
がMUX170からのMX2SETB1信号を受取ると、レジスタ480
の内容がバス204に沿ってMUX170に並列に導伝される。このようにしてPCMハイウェイ12に同期化されたB1−
チャネルデータが、TSA180により発生されたPFSタイミ
ング信号に同期化されて、第８図に示されるDEC22内の
他のすべてのエレメントに受取られる。たとえばMUX170
はPFS信号を受取り、MX2SETB1タイミング信号の発生を
調整して、バス204を介したデータの受信の準備をす
る。TSPFSタイミング信号をレジスタ478および480に与
えることにより、最大オフセットであるオフセット７の
場合にも、データの完全なフレームがレジスタ480の最
終的なロードの前に、B1−チャネルからレジスタ476に
直列に間違いなく受信できる。レジスタ482がMX2DETB1を受け、その後TSPFS波形608
が立上がる（628）ことにより同様に、B1−チャネルデ
ータがMUX170からバス204を介して並列にレジスタ484に
転送される。レジスタ484のローディングは波形608の立
下がり（630）に先立って生ずる。TSXLOAD波形616が立
上がると（632）、８ビットがレジスタ484からレジスタ
486にロードされるが、このローディングは波形616の立
下がり（634）に先立って生ずる。TSCXB1波形614が立上
がり（634）、レジスタ486から８ビットが、波形614の
立上がり634と立下がり（636）との間に、波形602内に
生ずる８つのPCLKパルスによってクロックされて、レジ
スタ486から直列に転送される。このようにして、PFSタイミング信号に同期化されたB
1−チャネルデータがPCMハイウェイ12に対して、送信の
ために同期化される。X-MUX504（第11図）は、当業者で
あれば容易にわかるように、TSACON404により発生され
たタイミング信号TSCDX、TSCXB2、TSCXB1を受取って、
第２図に示されるフレーム構造が維持できるようにす
る。

【図面の簡単な説明】第１図は、192kbs4−ワイヤインターフェイスを介して
電話回路網局部端局に接続されたディジタル交換コント
ローラ（DEC）の使用状態を示す。第２図は、CCITT国際標準規格“S"フレーム構造を示
す。第３図は、“S"インターフェイスを介した送信の間に使
用される疑似３進法コーディングを示す。第４図は、ディジタル加入者コントローラ（DSC）の送
信部により使用されるパルスマスクを示す第５図は、８個のDECを使用した、８−チャネル専用自
動分岐交換（PABX）ラインカードを示す。第６図は、本願発明に係るタイムスロット割当器（TS
A）を使用したDECの、その論理的バス構造を示す機能ブ
ロック図である。第７図は、外部マイクロプロセッサ100によるプログラ
ミングの結果、MUX170によって形成される、DEC内の論
理的データバス構造を示す。第８図は、外部マイクロプロセッサ100によるプログラ
ミングの結果、MUX170によって形成される、DEC内の物
理的データバス構造を示す。第９図は、DECのマイクロプロセッサインターフェイス
部のブロック図を示す。第10図は、この発明のタイムスロット割当器の内部構造
を示す。第11A図はおよび第11B図は、この発明のTSAのタイムス
ロット割当器マルチプレクサ（TSA-MUX）の相互接続マ
トリクス部の論理図である。第12図は、この発明のTSAのTSA-MUX部分の内部タイミン
グ図である。図において、10、66はラインカード、12、14はハイウェ
イ、16、38、64はマイクロプロセッサ、18、32、100、1
60、400、406はインターフェイス、20、22、34、36、60
ないし62、150はコントローラ、24、42は変成器、30は
加入者端末装置、50ないし58はタイムスロット、110は
ラインインターフェイス装置、170、172、174、406、50
4はマルチプレクサ、180はタイムスロット割当器、30
0、312はバッファ、310は制御回路、402はデコーダ、40
8ないし414はマトリクス、438、442、468、472、502はA
NDゲートである。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−154745（ＪＰ，Ａ) 特開昭60−194896（ＪＰ，Ａ) 特開昭61−144146（ＪＰ，Ａ) 特開昭61−144194（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04Q 11/00

Claims

(57)【特許請求の範囲】１．アナログおよびディジタル加入者装置に動作可能に
接続される“S"インターフェイスおよびデュアルPCMハ
イウェイに接続されるデュアルPCMハイウェイインター
フェイスを含む、加入者アクセスが可能な複数個の内部
機能手段と、前記“S"インターフェイス上の信号のため
のデータ経路を、前記内部機能手段の内の、加入者が選
択するソースおよび行先の間に設定するためのデータ経
路指定マルチプレクサ手段とを有するディジタル交換コ
ントローラにおいて、前記データ経路指定マルチプレク
サ手段と前記デュアルPCMハイウェイインターフェイス
とを双方向に相互接続するためのプログラム可能タイム
スロット割当器マルチプレクサであって、前記複数個の内部機能手段は、加入者指令に応答して、
前記加入者が選択するソースおよび行先の組合せを表わ
す制御信号を発生するための制御論理およびマイクロプ
ロセッサインターフェイス手段をさらに含み、前記PCMインターフェイスで受信されたフレーム同期ク
ロック信号に応答して、複数個の内部タイミング信号を
発生するためのクロック手段と、前記タイミング信号のうちの予め定められたものに応答
して、前記デュアルPCMハイウェイから、時分割多重さ
れた直列データ信号を受信し、それに基づいて複数ビッ
トパラレル信号を発生し前記データ経路指定マルチプレ
クサ手段に与えるための、少なくとも１個のソースバッ
ファ手段と、前記データ経路指定マルチプレクサ手段に接続され、前
記内部タイミング信号のうちの予め定められたものに応
答して、前記データ経路指定マルチプレクサ手段から複
数ビット並列信号を受信し、それに基づいて直列データ
信号を発生するための、少なくとも１個の行先バッファ
手段とを含む、プログラム可能タイムスロット割当器マ
ルチプレクサ。２．前記PCMフレーム同期クロック信号に応答して、前
記PCMインターフェイスで受信された信号に同期したタ
イミング信号を発生するための手段をさらに含む、特許
請求の範囲第１項に記載のプログラム可能タイムスロッ
ト割当器マルチプレクサ。３．前記タイミング信号に応答し、前記PCMハイウェイ
で受信されたデータ信号が前記“S"インターフェイスと
の間で転送される速度を適合させるための手段をさらに
含む、特許請求の範囲第２項に記載のプログラム可能タ
イムスロット割当器マルチプレクサ。４．各前記ソースバッファ手段は、前記時分割多重されたPCM直列データ信号と、前記内部
タイミング信号のうちの予め定められたものとを受信す
る、直列イン並列アウトレジスタと、前記第１の同期クロックに応答し、前記直列イン並列ア
ウトレジスタからのデータ信号を並列に受信し、かつ前
記内部タイミング信号のうちの予め定められたものを受
信する、第１の複数ビットの並列イン並列アウト記憶レ
ジスタと、前記第１の複数ビット記憶レジスタからデータ信号を並
列に受信し、かつ前記内部タイミング信号のうちの予め
定められたものを受信する、第２の複数ビットの並列イ
ン並列アウト記憶レジスタとを含む、特許請求の範囲第
１項に記載のプログラム可能タイムスロット割当器マル
チプレクサ。５．前記行先バッファ手段は、前記第２の同期クロックに応答し、前記データ経路指定
マルチプレクサ手段からのデータ信号を並列に受信し、
かつ前記内部タイミング信号のうちの予め定められたも
のを受信する、第３の複数ビットの並列イン並列アウト
記憶レジスタと、前記第３の記憶レジスタからデータ信号を並列に受信
し、かつ前記内部タイミング信号のうちの予め定められ
たものを受信する第４の複数ビットの並列イン並列アウ
ト記憶レジスタと、前記第４の記憶レジスタからデータ信号を並列に受信
し、かつ前記内部タイミング信号のうちの予め定められ
たものを受信する並列イン直列アウトレジスタとを含
む、特許請求の範囲第１項に記載のプログラム可能タイ
ムスロット割当器マルチプレクサ。６．前記デュアルPCMハイウェイからの前記信号は、少
なくとも第１、第２、および第３の時分割多重チャネル
を含み、前記タイムスロット割当器マルチプレクサは３
個のソースバッファを有し、当該３個のソースバッファ
が、前記３個の時分割多重チャネルのうちのそれぞれ予
め定められた１つに対応する、特許請求の範囲第４項に
記載のプログラム可能タイムスロット割当器マルチプレ
クサ。７．前記デュアルPCMハイウェイからの前記信号が、少
なくとも第１、第２、および第３の時分割多重チャネル
を含み、前記タイムスロット割当器マルチプレクサは３
個の行先バッファを有し、当該３個の行先バッファが、
前記３個の時分割多重チャネルのうちのそれぞれ予め定
められた１つに対応する、特許請求の範囲第５項に記載
のプログラム可能タイムスロット割当器マルチプレク
サ。８．前記行先バッファ手段により発生される前記直列デ
ータ信号を受信し、かつ前記内部タイミング信号のうち
の予め定められたものを受取り、そこから直列時分割多
重信号を発生するための送信マルチプレクサ手段をさら
に含む、特許請求の範囲第１項に記載のプログラム可能
タイムスロット割当器マルチプレクサ。９．第１の同期クロックに応答して動作する第１の装置
と、第２の同期クロックに応答して動作する第２の装置
との間でのデータ伝送を同期させるための装置であっ
て、前記装置は複数個のタイミング信号を発生するため
のクロック手段を有し、前記装置は、前記第１の同期クロックに応答し、前記第１の装置から
データ信号を受信し、前記内部タイミング信号のうちの
予め定められたものを受信する直列イン並列アウトレジ
スタと、前記直列イン並列アウトレジスタからデータ信号を並列
に受信し、前記内部タイミング信号のうちの予め定めら
れたものを受信する、第１の複数ビットの並列イン並列
アウト記憶レジスタと、前記第２の同期クロックに応答し、前記第１の複数ビッ
トの記憶レジスタからデータ信号を並列に受信し、前記
内部タイミング信号のうちの予め定められたものを受信
する第２の複数ビットの並列イン並列アウト記憶レジス
タとを含み、前記第２の装置は、前記第２の記憶レジスタからのデー
タ信号を並列に受信する、装置。１０．前記第２の同期クロックに応答し、前記第２の装
置からデータ信号を並列に受信し、前記内部タイミング
信号のうちの予め定められたものを受信する第３の複数
ビットの並列イン並列アウト記憶レジスタと、前記第３の記憶レジスタからデータ信号を並列に受信
し、前記内部タイミング信号のうちの予め定められたも
のを受信する第４の複数ビットの並列イン並列アウト記
憶レジスタと、前記第１の同期クロックに応答し、前記第４の記憶レジ
スタからデータ信号を並列に受信し、前記内部タイミン
グ信号のうちの予め定められたものを受信する並列イン
直列アウトレジスタとをさらに含み、前記第１の装置は、前記並列イン直列アウトレジスタか
らデータ信号を直列に受信する、特許請求の範囲第９項
に記載の装置。１１．前記第１および第２の装置は、複数個の時分割多
重チャネル上で動作し、前記装置は、各前記チャネルについて前記第３の、第４
のおよび並列イン直列アウトレジスタを含み、さらに、
前記並列イン直列アウトレジスタのそれぞれにより発生
される前記直列データ信号を受信し、かつ前記内部タイ
ミング信号のうちの予め定められたものを受信し、そこ
から直列時分割多重信号を発生するための送信マルチプ
レクサ手段をさらに含む、特許請求の範囲第10項に記載
の装置。１２．第１の同期クロックに応答して動作する第１の装
置と、第２の同期クロックに応答して動作する第２の装
置との間でのデータ伝送を、受信および受信ロードタイミング信号を含むタイミング
信号に応答して、前記第１の装置から直列データ信号を
受信し、そこから並列の複数ビットの信号を発生して前
記第２の装置に与えるためのソースバッファ手段を用い
て同期化させるための同期方法であって、前記ソースバッファ手段は少なくとも第１、第２および
第３のレジスタを含み、前記同期方法はａ）前記第１のクロック信号の予め定められた倍数で反
復する第１のタイミング信号と、前記第１のクロック信
号から予め定められた間隔の後に生じる第２のタイミン
グ信号と、前記第１のタイミング信号から予め定められ
た間隔の後に生じる第３のタイミング信号と、前記第２
のタイミング信号から、第１のタイミング信号のクロッ
ク周期の予め定められた個数（ｎ）だけシフトされた第
４のタイミング信号とを発生する段階と、ｂ）前記受信タイミング信号を受信すると、前記第１の
タイミング信号に同期して、前記ソースバッファ手段の
前記第１のレジスタ内に、前記第１の装置から直列に受
信されたｎ個の前記データ信号を並列にストアする段階
と、ｃ）前記第１のタイミング信号の、次の周期の間に前記
受信ロードタイミング信号を受信すると、前記第１のレ
ジスタにより段階（ｂ）で受信された前記ｎ個のデータ
信号を前記ソースバッファ手段の前記第２のレジスタに
並列に転送する段階と、ｄ）前記第４のタイミング信号を受信すると、段階
（ｃ）で前記第２のレジスタにより受信された前記ｎ個
のデータ信号を、前記ソースバッファ手段の前記第３の
レジスタに並列に転送する段階と、ｅ）前記第２の同期信号を受信すると、前記ステップ
（ｄ）で前記第３のレジスタにより受信された前記ｎ個
のデータ信号を前記第２の装置に並列に転送する段階と
を含む、同期方法。１３．さらに送信および送信ロードタイミング信号を含
む前記タイミング信号に応答し、前記第２の装置からｎ
個のデータ信号を並列に受信してそこから直列信号を発
生して前記第１の装置に与えるための行先バッファ手段
をさらに用いる方法であって、前記行先バッファ手段は少なくとも第４、第５および第
６のレジスタを含み、前記方法はさらに、ｆ）前記第４のタイミング信号を受信すると、前記第２
の装置から並列に受信された前記ｎ個のデータ信号を、
前記行先バッファ手段の前記第４のレジスタ内に並列に
ストアする段階と、ｇ）段階（ｆ）で受信された前記第４のタイミング信号
の終了前に、段階（ｆ）で前記第４のレジスタにより受
信された前記ｎ個のデータ信号を、前記行先バッファ手
段の前記第５のレジスタに並列に転送する段階と、ｈ）前記第１のタイミング信号の次の周期の間に前記送
信ロードタイミング信号を受信すると、段階（ｇ）で前
記第５のレジスタが受信した前記ｎ個のデータ信号を、
前記行先バッファ手段の前記第６のレジスタに並列に転
送する段階と、ｉ）前記送信タイミング信号を受信すると、段階（ｈ）
で前記第６のレジスタにより受信された前記ｎ個のデー
タ信号を、前記第１のタイミング信号に同期して前記第
１の装置に直列に転送する段階とを含む、特許請求の範
囲第12項に記載の同期方法。１４．前記第１および第２の装置は、複数個の時分割多
重チャネル上で動作し、前記ソースバッファ手段は、各
前記チャネルについて前記第１、第２および第３のレジ
スタを含み、かつ段階（ａ）ないし（ｅ）は、前記チャ
ネルの各々内のデータ信号に対して、前記レジスタによ
り実行される、特許請求の範囲第12項に記載の同期方
法。１５．前記第１および第２の装置は、複数個の時分割多
重チャネル上で動作し、前記行先バッファ手段は、各前
記チャネルについて前記第４、第５および第６のレジス
タを含み、さらにマルチプレクサ手段を含み、段階
（ｆ）ないし（ｉ）は、前記チャネルの各々内のデータ
信号に対して、前記レジスタにより実行され、さらにｊ）前記第６のレジスタにより受信された、それぞれの
チャネルを表わす前記複数個のデータ信号を、前記第１
の装置への直列転送に先立って時分割多重する段階を含
む、特許請求の範囲第14項記載の同期方法。