JP2846055B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】 (産業上の利用分野) この発明は半導体装置の製造方法に関し、特にDRAMの
メモリセルなどにおけるキャパシタの製造方法に関する
ものである。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a capacitor in a DRAM memory cell or the like.
(従来の技術) 第2図に、従来のDRAMのスタック(積層)型メモリセ
ルの製造方法を示す。(Prior Art) FIG. 2 shows a method of manufacturing a conventional DRAM (stacked) memory cell.
まず第2図(a)に示すように、シリコン基板1の表
面部にLOCOS法により厚いフィールド酸化膜2を選択的
に形成し、素子分離を行う。次にゲート絶縁膜となる薄
い酸化膜3を基板1表面に形成し、さらに全面にゲート
電極を形成するためのポリシリコン4を形成し、これ
に、POCl3を拡散源としてリンをドープして導電性を持
たせる。次にゲートホトリソとポリシリコン4および酸
化膜3の異方性エッチングを行い、第2図(a)のよう
にゲート電極4aとゲート絶縁膜3aを形成する。その後、
ゲート電極4aをマスクとしてヒ素(75As+)をイオン注
入することにより、基板1内にソース・ドレインとして
の一対の拡散層5a,5bを形成する。以上でトランスファ
ゲートトランジスタとしてのMOSトランジスタが完成す
る。First, as shown in FIG. 2A, a thick field oxide film 2 is selectively formed on a surface portion of a silicon substrate 1 by a LOCOS method to perform element isolation. Next, a thin oxide film 3 serving as a gate insulating film is formed on the surface of the substrate 1, and a polysilicon 4 for forming a gate electrode is formed on the entire surface. This is doped with phosphorus using POCl 3 as a diffusion source. Have conductivity. Next, anisotropic etching of the gate photolitho, the polysilicon 4 and the oxide film 3 is performed to form a gate electrode 4a and a gate insulating film 3a as shown in FIG. afterwards,
By arsenic (75 As +) of the gate electrode 4a as a mask ion implantation, forming a pair of diffusion layers 5a, 5b of the source and drain in the substrate 1. Thus, a MOS transistor as a transfer gate transistor is completed.
次に第2図(b)に示すように、基板1上の全面にCV
D SiO2膜6を第1層間絶縁膜として成長させる。そし
て、このCVD SiO2膜6に、ホトリソと異方性エッチング
によって、前記ソース・ドレインの一方の拡散層5a上に
おいてコンタクトホール7を開ける。その後、コンタク
トホール7内を含む全面に、キャパシタの電荷蓄積電極
を形成するためのポリシリコン8を形成し、これに、PO
Cl3を拡散源としてリンをドープして導電性を持たせ、
それのポリシリコン8をホトリソ・エッチングによって
第2図(b)に示すようにパターニングすることによ
り、前記一方の拡散層5aに電気的に接続されるキャパシ
タ電荷蓄積電極8aを形成する。次に、その電荷蓄積電極
8aの表面を含む全面にキャパシタ絶縁膜となる薄いシリ
コン窒化膜9を形成し、さらにその上の全面にキャパシ
タのプレート電極を形成するためのポリシリコン10を形
成する。そして、このポリシリコン10にPOCl3を拡散源
としてリンをドープして導電性の持たせた後、このポリ
シリコン10をホトリソ・エッチングで第2図(b)に示
すようにパターニングすることにより、電荷蓄積電極8a
上にシリコン窒化膜9(キャパシタ絶縁膜)を挾んでキ
ャパシタのプレート電極10aを形成する。この時同時に
シリコン窒化膜9もプレート電極10aと同一パターンに
エッチングされる。これによりキャパシタが完成する。Next, as shown in FIG.
The D SiO 2 film 6 is grown as a first interlayer insulating film. Then, a contact hole 7 is formed in the CVD SiO 2 film 6 by photolithography and anisotropic etching on one of the diffusion layers 5a of the source and the drain. Thereafter, a polysilicon 8 for forming a charge storage electrode of a capacitor is formed on the entire surface including the inside of the contact hole 7, and
Doping phosphorus with Cl 3 as a diffusion source to make it conductive,
The polysilicon 8 is patterned by photolithography as shown in FIG. 2B to form a capacitor charge storage electrode 8a electrically connected to the one diffusion layer 5a. Next, the charge storage electrode
A thin silicon nitride film 9 serving as a capacitor insulating film is formed on the entire surface including the surface of 8a, and a polysilicon 10 for forming a plate electrode of the capacitor is formed on the entire surface thereof. After doping the polysilicon 10 with phosphorus using POCl 3 as a diffusion source to impart conductivity, the polysilicon 10 is patterned by photolitho etching as shown in FIG. Charge storage electrode 8a
A plate electrode 10a of the capacitor is formed on top of the silicon nitride film 9 (capacitor insulating film). At this time, the silicon nitride film 9 is simultaneously etched into the same pattern as the plate electrode 10a. Thus, the capacitor is completed.
その後は第2図(c)に示すように、基板1上の全面
に第2層間絶縁膜としてBPSG膜11を成長させ、その表面
平滑化のためのフローを900℃程度で行い、さらにホト
リソ・エッチングによってBPSG膜11とCVD SiO2膜6にソ
ース・ドレインの他方の拡散層5b上でコンタクトホール
12を開ける。さらにそのコンタクトホール12を通して前
記他方の拡散層5bに接続されるビット線13をアルミのス
パッタとホトリソ・エッチングで形成する。Thereafter, as shown in FIG. 2 (c), a BPSG film 11 is grown on the entire surface of the substrate 1 as a second interlayer insulating film, and a flow for smoothing the surface is performed at about 900 ° C. Contact holes are formed in the BPSG film 11 and the CVD SiO 2 film 6 by etching on the other diffusion layer 5b of the source / drain.
Open 12 Further, a bit line 13 connected to the other diffusion layer 5b through the contact hole 12 is formed by aluminum sputtering and photolithographic etching.
(発明が解決しようとする課題) しかしながら、以上のような従来の製造方法では、セ
ルの面積の縮小化に伴ない電荷蓄積電極8aの面積が縮小
化されると、充分なキャパシタ容量が得られず、ホール
ドタイム不良などのデバイス特性の劣化が生じる問題点
があった。(Problems to be Solved by the Invention) However, in the above-described conventional manufacturing method, when the area of the charge storage electrode 8a is reduced along with the reduction in the area of the cell, a sufficient capacitor capacity can be obtained. However, there is a problem in that device characteristics such as hold time failure are deteriorated.
この発明は、以上述べたキャパシタ容量が充分に確保
できないという問題点を除去し、キャパシタ形成面積が
小さくても大きなキャパシタ容量を得ることができる半
導体装置の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device which eliminates the above-described problem that the capacitor capacity cannot be sufficiently secured, and can obtain a large capacitor capacity even if the capacitor forming area is small.
(課題を解決するための手段) この発明では、不純物ドープのポリシリコン層と不純
物ノンドープのポリシリコン層とが薄いシリコン酸化膜
を挾んで相互に積層された構造のキャパシタの電荷蓄積
電極を形成し、その電荷蓄積電極の側面を、不純物のド
ープ、ノンドープを利用して選択的にエッチングするこ
とにより、該側面を凹凸構造とする。According to the present invention, a charge storage electrode of a capacitor having a structure in which an impurity-doped polysilicon layer and an impurity non-doped polysilicon layer are stacked on each other with a thin silicon oxide film interposed therebetween is formed. The side surface of the charge storage electrode is selectively etched using impurity doping or non-doping, so that the side surface has an uneven structure.
(作 用) 上記この発明においては、電荷蓄積電極の側面を凹凸
構造とすることにより、該電極の表面積を増大させるこ
とができる。したがって、以後、その凹凸側面を含む電
荷蓄積電極の全表面にキャパシタ絶縁膜を形成し、さら
に全表面を覆うようにキャパシタのプレート電極を形成
することにより、キャパシタ形成面積が小さくても大容
量のキャパシタを形成できる。(Operation) In the above invention, the surface area of the charge storage electrode can be increased by forming the side surface of the charge storage electrode with an uneven structure. Therefore, thereafter, a capacitor insulating film is formed on the entire surface of the charge storage electrode including the uneven side surface, and a plate electrode of the capacitor is formed so as to cover the entire surface. Capacitors can be formed.
なお、電荷蓄積電極のポリシリコン層間の薄いシリコ
ン酸化膜は、不純物ドープのポリシリコン層と不純物ノ
ンドープのポリシリコン層の積層構造を形成する際に、
不純物ドープのポリシリコン層から不純物ノンドープの
ポリシリコン層に不純物が拡散するのを防止するマスク
として作用するが、側面凹凸形成後は不要であるため、
例えばランプを用いた急速アニールあるいは不純物のイ
オン注入、または高温・長時間の熱処理により凝集・破
壊させる。これにより複数層のポリシリコン層は一体と
なる。また、高温・長時間の熱処理時、または急速アニ
ール後あるいは不純物イオン注入後の低温の熱処理など
により、不純物ドープのポリシリコン層から不純物ノン
ドープのポリシリコン層に不純物がドープされる。これ
により電荷蓄積電極のポリシリコン層は全体に不純物が
ドープされ、ポリシリコン層全体に導電性が付与され
る。The thin silicon oxide film between the polysilicon layers of the charge storage electrode is used to form a stacked structure of an impurity-doped polysilicon layer and an impurity non-doped polysilicon layer.
Although it acts as a mask to prevent diffusion of impurities from the impurity-doped polysilicon layer to the impurity non-doped polysilicon layer, it is unnecessary after the formation of the side surface irregularities,
For example, aggregation and destruction are performed by rapid annealing using a lamp, ion implantation of impurities, or heat treatment at a high temperature for a long time. As a result, the plurality of polysilicon layers are integrated. Further, the impurity is doped from the impurity-doped polysilicon layer to the impurity non-doped polysilicon layer by a high-temperature, long-time heat treatment, or a low-temperature heat treatment after rapid annealing or impurity ion implantation. As a result, the polysilicon layer of the charge storage electrode is entirely doped with impurities, and conductivity is imparted to the entire polysilicon layer.
(実施例) 以下この発明の一実施例を第1図を参照して説明す
る。一実施例は、この発明をDRAMのスタック型メモリセ
ルのキャパシタの製造方法に応用した場合である。勿論
この発明は他のキャパシタの製造方法にも応用できる。(Embodiment) An embodiment of the present invention will be described below with reference to FIG. One embodiment is a case where the present invention is applied to a method of manufacturing a capacitor of a stacked memory cell of a DRAM. Of course, the present invention can be applied to other methods of manufacturing a capacitor.
まず第1図(a)に示すように、P型シリコン基板21
の表面部にLOCOS法により厚いフィールド酸化膜22を選
択的に形成し、素子分離を行う。次にゲート絶縁膜とな
る300Åの薄い酸化膜23を基板21表面に形成し、さらに
全面にゲート電極を形成するためのポリシリコン層24を
2500Å厚に形成し、これに、POCl3を拡散源としてリン
をドープして導電性を持たせる。次にゲートホトリソと
ポリシリコン層24および酸化膜23の異方性エッチングを
行い、第1図(a)のようにゲート電極24aとゲート絶
縁膜23aを形成する。その後、ゲート電極24aをマスクと
してヒ素(75AS+)を加速電圧40KeV,ドーズ量5E15ions/
cm2でイオン注入することにより、基板21内にソース・
ドレインとしての一対の拡散層25a,25bを形成する。以
上でトランスファゲートトランジスタとしてのMOSトラ
ンジスタが完成する。First, as shown in FIG. 1A, a P-type silicon substrate 21 is formed.
A thick field oxide film 22 is selectively formed on the surface of the device by the LOCOS method to perform element isolation. Next, a thin oxide film 23 of 300 mm serving as a gate insulating film is formed on the surface of the substrate 21, and a polysilicon layer 24 for forming a gate electrode is further formed on the entire surface.
It is formed to a thickness of 2500 mm, and is doped with phosphorus using POCl 3 as a diffusion source to have conductivity. Next, anisotropic etching of the gate photolitho, the polysilicon layer 24 and the oxide film 23 is performed to form a gate electrode 24a and a gate insulating film 23a as shown in FIG. Thereafter, the acceleration arsenic (75 AS +) of the gate electrode 24a as a mask voltage 40 KeV, dose 5E15ions /
By implanting ions in cm 2 , the source
A pair of diffusion layers 25a and 25b as drains are formed. Thus, a MOS transistor as a transfer gate transistor is completed.
次に第1図(b)に示すように、基板21上の全面に第
1層間絶縁膜としてシリコン酸化膜26を3000Åと、シリ
コン窒化膜27を300Å成長させる。そして、この2層膜2
6,27に、ホトリソと異方性エッチングによって、前記ソ
ース・ドレインの一方の拡散層25a上においてコンタク
トホール28を開ける。Next, as shown in FIG. 1B, a silicon oxide film 26 and a silicon nitride film 27 are grown on the entire surface of the substrate 21 as a first interlayer insulating film by 3000 .ANG. And this two-layer film 2
In steps 6 and 27, a contact hole 28 is opened on one of the source / drain diffusion layers 25a by photolithography and anisotropic etching.
その後、コンタクトホール28を含む前記2層膜26,27
上の全面に第1図(c)に示すようにポリシリコン層29
を1000Å厚に形成する。そして、このポリシリコン層29
にヒ素(75As+)をドーズ量1E16ions/cm2,加速電圧40Ke
Vでイオン注入し、さらにこのポリシリコン層29の表面
にシリコン酸化膜30を10〜20Å厚に熱酸化で形成した
後、このポリシリコン層29上に第2のポリシリコン層31
を800Å厚に形成する。そして、この第2のポリシリコ
ン層31の表面にシリコン酸化膜32を10〜20Å厚に形成し
た後、この第2のポリシリコン層31上に第3のポリシリ
コン層33を800Å厚に形成し、この第3のポリシリコン
層33にヒ素(75As+)をドーズ量1E16ions/cm2,加速電圧
20KeVでイオン注入し、表面にシリコン酸化膜34を10〜2
0Å厚に形成した後、この第3のポリシリコン層33上に
第4のポリシリコン層35を800Å厚に形成する。ここ
で、シリコン酸化膜30,32,34は、このようにポリシリコ
ン層29,31,33,35を積層構造に形成する際、ヒ素がドー
プされたポリシリコン層29,33からノンドープのポリシ
リコン層31,35にヒ素が拡散することを防止するマスク
として働く。Thereafter, the two-layer films 26 and 27 including the contact holes 28 are formed.
As shown in FIG. 1C, a polysilicon layer 29 is formed on the entire upper surface.
Is formed to a thickness of 1000 mm. Then, this polysilicon layer 29
Dose 1E16ions / cm 2 of arsenic (75 As +), the accelerating voltage 40Ke
V ions are implanted, and a silicon oxide film 30 is formed on the surface of the polysilicon layer 29 by thermal oxidation to a thickness of 10 to 20 mm, and then a second polysilicon layer 31 is formed on the polysilicon layer 29.
Is formed to a thickness of 800 mm. Then, after a silicon oxide film 32 is formed to a thickness of 10 to 20 mm on the surface of the second polysilicon layer 31, a third polysilicon layer 33 is formed to a thickness of 800 mm on the second polysilicon layer 31. the third arsenic in the polysilicon layer 33 (75 As +) the dose 1E16ions / cm 2, the accelerating voltage
Ion implantation is performed at 20 KeV, and a silicon oxide film 34 is
After being formed to a thickness of 0 °, a fourth polysilicon layer 35 is formed on this third polysilicon layer 33 to a thickness of 800 °. Here, when the polysilicon layers 29, 31, 33, and 35 are formed in a stacked structure, the silicon oxide films 30, 32, and 34 are converted from the arsenic-doped polysilicon layers 29 and 33 to non-doped polysilicon. It acts as a mask to prevent arsenic from diffusing into layers 31,35.
次に、ポリシリコン層29,31,33,35およびシリコン酸
化膜30,32,34からなる積層構造上に第1図(d)に示す
ようにレジストパターン36を形成し、これをマスクとし
て前記積層構造をパターニングすることにより、前記積
層構造の残存パターンからなるキャパシタの電荷蓄積電
極37を形成する。Next, as shown in FIG. 1 (d), a resist pattern 36 was formed on the laminated structure composed of the polysilicon layers 29, 31, 33, 35 and the silicon oxide films 30, 32, 34, and the resist pattern 36 was used as a mask. By patterning the laminated structure, the charge storage electrode 37 of the capacitor having the remaining pattern of the laminated structure is formed.
その後、前記レジストパターン36と、露出したシリコ
ン窒化膜27をマスクとして、例えば硝酸(HNO3)とフッ
酸(HF)の混合溶液で電荷蓄積電極37の側面をウエット
エッチングする。すると、この時、不純物としてヒ素を
高濃度にドープしたポリシリコン層29,33は、不純物を
ドープしていないポリシリコン層31,35より5〜10倍程
度速くエッチングされ、その結果として、電荷蓄積電極
37の側面は第1図(e)に示すように凹凸構造となる。Thereafter, using the resist pattern 36 and the exposed silicon nitride film 27 as a mask, the side surfaces of the charge storage electrode 37 are wet-etched with a mixed solution of, for example, nitric acid (HNO 3 ) and hydrofluoric acid (HF). Then, at this time, the polysilicon layers 29 and 33 doped with arsenic at a high concentration are etched about 5 to 10 times faster than the polysilicon layers 31 and 35 not doped with the impurities. electrode
The side surface of 37 has an uneven structure as shown in FIG.
次に、950〜1000℃の窒素雰囲気で30分程度の熱処理
を行う。この熱処理により、電荷蓄積電極37のポリシリ
コン層29,31,33,35間のシリコン酸化膜30,32,34は凝集
して破壊され、したがって各ポリシリコン層29,31,33,3
5は第1図(f)に示すように密着して一体となる。ま
た、ヒ素ドープのポリシリコン層29,33からノンドープ
のポリシリコン層31,35にヒ素が拡散し、ポリシリコン
層29,31,33,35の全体に不純物がドープされ導電性が付
与された状態となる。Next, heat treatment is performed in a nitrogen atmosphere at 950 to 1000 ° C. for about 30 minutes. By this heat treatment, the silicon oxide films 30, 32, and 34 between the polysilicon layers 29, 31, 33, and 35 of the charge storage electrode 37 are aggregated and broken, and accordingly, the respective polysilicon layers 29, 31, 33, and 3
As shown in FIG. 1 (f), 5 is tightly integrated. In addition, arsenic diffuses from the arsenic-doped polysilicon layers 29 and 33 to the non-doped polysilicon layers 31 and 35, and the entire polysilicon layers 29, 31, 33, and 35 are doped with impurities to provide conductivity. Becomes
このシリコン酸化膜の凝集・破壊および不純物拡散
は、次のような方法とすることもできる。それは、まず
1050〜1100℃,20秒,窒素雰囲気での急速アニール(RT
A;Rapid Thermal Anneal)を行うか、あるいはヒ素(75
As+)を加速電圧100KeV,ドーズ量5E14ions/cm2程度でイ
オン注入してシリコン酸化膜30,32,34を凝集・破壊さ
せ、その後、850〜900℃の窒素雰囲気で30分程度熱処理
を行って、ポリシリコン層29,33からヒ素をノンドープ
のポリシリコン層31,35に拡散させる方法である。この
方法によれば、1000℃程度以上の高温の熱処理が短時間
あるいは不要となるため、素子に与える影響を少なくで
きる利点がある。The coagulation / destruction and the impurity diffusion of the silicon oxide film can be performed by the following method. First of all,
Rapid annealing in nitrogen atmosphere at 1050-1100 ° C for 20 seconds (RT
A; Rapid Thermal Anneal or arsenic ( 75
The as +) acceleration voltage 100 KeV, and ion-implanted at a dose 5E14ions / cm 2 about the silicon oxide film 30, 32, 34 are aggregated, destroyed, after which subjected to about 30 minutes thermal treatment in a nitrogen atmosphere at 850 to 900 ° C. Then, arsenic is diffused from the polysilicon layers 29 and 33 into the non-doped polysilicon layers 31 and 35. According to this method, a heat treatment at a high temperature of about 1000 ° C. or more is not necessary for a short time, so that there is an advantage that the influence on the element can be reduced.
次に、電荷蓄積電極37の凹凸側面および上面を含む基
板21上の全面に第1図(f)に示すようにキャパシタ絶
縁膜となる100Å厚のシリコン窒化膜38をCVD法で形成す
る。さらにそのシリコン窒化膜38を挾んで電荷蓄積電極
37を覆うように、基板21上の全面にキャパシタのプレー
ト電極形成用のポリシリコン層39を2000Å厚にCVD法で
形成する。そして、このポリシリコン層39にPOCl3を拡
散源としてリンをドープして導電性を持たせる。その
後、このポリシリコン層39をホトリソ・エッチングで第
1図(f)に示すようにパターニングして、電荷蓄積電
極37を覆う部分を残すことにより、キャパシタのプレー
ト電極39aを形成する。この時同時にシリコン窒化膜38
もプレート電極39aと同一パターンにエッチングされ
る。これにより、電荷蓄積電極37の側面を凹凸にして電
荷蓄積電極37の表面積を増大させることにより大容量と
したキャパシタが完成する。Next, as shown in FIG. 1 (f), a 100 nm thick silicon nitride film 38 serving as a capacitor insulating film is formed on the entire surface of the substrate 21 including the concave and convex side surfaces and the upper surface of the charge storage electrode 37 by a CVD method. Further, the charge storage electrode is sandwiched between the silicon nitride films 38.
A polysilicon layer 39 for forming a plate electrode of a capacitor is formed on the entire surface of the substrate 21 so as to cover 37 by a CVD method to a thickness of 2000 μm. Then, the polysilicon layer 39 is doped with phosphorus using POCl 3 as a diffusion source to have conductivity. Thereafter, the polysilicon layer 39 is patterned by photolithography as shown in FIG. 1 (f) to leave a portion covering the charge storage electrode 37, thereby forming a capacitor plate electrode 39a. At this time, the silicon nitride film 38
Is also etched into the same pattern as the plate electrode 39a. Thus, a capacitor having a large capacity is completed by increasing the surface area of the charge storage electrode 37 by making the side surfaces of the charge storage electrode 37 uneven.
その後は前記第1図(f)に示すように基板21上の全
面に第2層間絶縁膜としてBPSG膜40を8000Å厚に成長さ
せ、その表面平滑化のためのフローを900℃の窒素雰囲
気中で行い、さらにホトリソ・エッチングによってBPSG
膜40およびシリコン窒化膜27ならびにシリコン酸化膜26
に拡散層25b上でコンタクトホール41を開ける。さらに
そのコンタクトホール41を通して前記拡散層25bに接続
されるビット線42をアルミの7000Å厚のスパッタとホト
リソ・エッチングによって形成する。Thereafter, as shown in FIG. 1 (f), a BPSG film 40 as a second interlayer insulating film is grown to a thickness of 8000 mm over the entire surface of the substrate 21, and a flow for smoothing the surface is performed in a nitrogen atmosphere at 900 ° C. BPSG by photolitho etching
Film 40, silicon nitride film 27 and silicon oxide film 26
Next, a contact hole 41 is formed on the diffusion layer 25b. Further, a bit line 42 connected to the diffusion layer 25b through the contact hole 41 is formed by aluminum sputtering with a thickness of 7000 mm and photolithographic etching.
(発明の効果) 以上詳細に説明したように、この発明の製造方法によ
れば、キャパシタの電荷蓄積電極の側面を凹凸として電
荷蓄積電極の表面積を増大させたので、キャパシタ形成
面積が小さくても大きなキャパシタ容量を得ることがで
き、例えばDRAMのメモリセルにおいて、ホールドタイム
不良などのデバイス特性の劣化を防止できる。また、こ
の発明の製造方法によれば、不純物のドープ,ノンドー
プによるポリシリコン層のエッチング速度の違いを利用
して容易に電荷蓄積電極の側面を上述のように凹凸に形
成でき、生産性よく容量の大きいキャパシタを製造でき
る。(Effects of the Invention) As described above in detail, according to the manufacturing method of the present invention, the surface area of the charge storage electrode is increased by making the side surface of the charge storage electrode of the capacitor uneven, so that the capacitor formation area is small. It is possible to obtain a large capacitor capacity, and to prevent deterioration of device characteristics such as defective hold time in a DRAM memory cell, for example. Further, according to the manufacturing method of the present invention, the side surface of the charge storage electrode can be easily formed as described above by utilizing the difference in the etching rate of the polysilicon layer between the impurity doping and the non-doping, and the productivity is improved. Can be manufactured.
第1図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第2図は従来のDRAMのスタック型メモ
リセルの製造方法を示す工程断面図である。 29,31,33,35……ポリシリコン層、30,32,34……シリコ
ン酸化膜、37……電荷蓄積電極、38……シリコン窒化
膜、39a……プレート電極。FIG. 1 is a process sectional view showing one embodiment of a method of manufacturing a semiconductor device according to the present invention, and FIG. 2 is a process sectional view showing a method of manufacturing a conventional stacked memory cell of a DRAM. 29, 31, 33, 35 ... polysilicon layer, 30, 32, 34 ... silicon oxide film, 37 ... charge storage electrode, 38 ... silicon nitride film, 39a ... plate electrode.
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/822 H01L 27/108 H01L 21/8242Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 27/04 H01L 21/822 H01L 27/108 H01L 21/8242
Claims (1)
ンドープのポリシリコン層とが薄いシリコン酸化膜を挾
んで交互に積層された構造のキャパシタの電荷蓄積電極
を形成する工程と、 その電荷蓄積電極の側面を、不純物のドープ、ノンドー
プを利用して選択的にエッチングすることにより、該側
面を凹凸構造とする工程と、 その後、ポリシリコン層間の前記薄いシリコン酸化膜を
凝集・破壊させ、かつ不純物ドープのポリシリコン層か
ら不純物ノンドープのポリシリコン層に不純物をドープ
させる工程と、 その後、電荷蓄積電極の全表面にキャパシタ絶縁膜を形
成し、さらに全表面を覆うようにキャパシタのプレート
電極を形成する工程とを具備してなる半導体装置の製造
方法。A step of forming a charge storage electrode of a capacitor having a structure in which an impurity-doped polysilicon layer and an impurity non-doped polysilicon layer are alternately stacked with a thin silicon oxide film interposed therebetween; A step of selectively etching the side surface by using impurity doping or non-doping, thereby forming the side surface with a concavo-convex structure; thereafter, the thin silicon oxide film between the polysilicon layers is aggregated and destroyed, and the impurity is doped. Doping an impurity from the polysilicon layer to the non-doped polysilicon layer, and thereafter forming a capacitor insulating film on the entire surface of the charge storage electrode and further forming a plate electrode of the capacitor so as to cover the entire surface A method for manufacturing a semiconductor device, comprising:
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JP2107353A JP2846055B2 (en) | 1990-04-25 | 1990-04-25 | Method for manufacturing semiconductor device |
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JPH046865A JPH046865A (en) | 1992-01-10 |
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JP3322031B2 (en) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | Semiconductor device |
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- 1990-04-25 JP JP2107353A patent/JP2846055B2/en not_active Expired - Fee Related
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