JP2845469B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パワー半導体集積回路装置等の半導体装
置に関し、特に横型絶縁ゲートバイポーラトランジスタ
（以下、LIGBTと称する。）のラッチアップ耐量が改善
された半導体装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as a power semiconductor integrated circuit device, and more particularly to an improved insulated latch-up capacity of a lateral insulated gate bipolar transistor (hereinafter referred to as a LIGBT). And a semiconductor device.

［従来の技術］ 従来から、モノリシック集積回路装置（以下、ICと称
する。）において使用される高速スイッチングデバイス
として、横型二重拡散MOSトランジスタ（以下、LDMOSと
称する。）がある。このLDMOSは、多数キャリアデバイ
スであるため、バイポーラトランジスタと異なり、少数
キャリアの蓄積がなく、非常に高速に動作する。また、
LDMOSは、ソース・ドレイン構造が対称な通常の横型MOS
トランジスタとは異なり、二重拡散構造が用いられてい
るため、原理的に高耐圧化が容易である。しかしなが
ら、LDMOSは多数キャリアデバイスであるので、高比抵
抗層の電導度変調効果を有しない。そのため、バルクシ
リコンの比抵抗の増加、つまりデバイス耐圧の増加とと
もに、そのオン抵抗が急激に増大する。LDMOSのオン抵
抗はほぼ耐圧の2.5乗の割合で増加する。このようにオ
ン抵抗が増加することは、パワー損失が増大することを
意味するので、熱放散のために大きなチップサイズを必
要とする。一方、オン抵抗を一定に保つためには、デバ
イス面積を増加する必要がある。これによってもチップ
サイズの増大がもたらされる。2. Description of the Related Art Conventionally, as a high-speed switching device used in a monolithic integrated circuit device (hereinafter, referred to as an IC), there is a lateral double-diffused MOS transistor (hereinafter, referred to as an LDMOS). Since the LDMOS is a majority carrier device, unlike a bipolar transistor, it operates at very high speed without accumulation of minority carriers. Also,
LDMOS is a normal horizontal MOS with a symmetrical source / drain structure
Unlike a transistor, a double diffusion structure is used, so that a high breakdown voltage can be easily achieved in principle. However, since LDMOS is a majority carrier device, it does not have the conductivity modulation effect of the high resistivity layer. Therefore, as the specific resistance of bulk silicon increases, that is, the withstand voltage of the device increases, the on-resistance thereof rapidly increases. The on-resistance of the LDMOS increases almost at the rate of 2.5 to the withstand voltage. An increase in on-resistance in this way means an increase in power loss, and thus requires a large chip size for heat dissipation. On the other hand, to keep the on-resistance constant, it is necessary to increase the device area. This also results in an increase in chip size.

このように、LDMOSは優れたスイッチング特性を有す
るが、バイポーラトランジスタに比較して大きなオン抵
抗のために、その使用電源電圧は100V以下の低い電圧に
制限されていた。As described above, although the LDMOS has excellent switching characteristics, its use power supply voltage is limited to a low voltage of 100 V or less due to a large on-resistance compared to the bipolar transistor.

LDMOSにおけるこのような問題を解決するトランジス
タとして、電界効果（MOS）動作と、バイポーラ動作と
を１つに融合させた横型絶縁ゲート型バイポーラトラン
ジスタ（以下、LIGBTと称する。）が存在する。このLIG
BTについて第７図を用いて説明する。As a transistor that solves such a problem in LDMOS, there is a lateral insulated gate bipolar transistor (hereinafter, LIGBT) that combines a field effect (MOS) operation and a bipolar operation into one. This LIG
BT will be described with reference to FIG.

第７図は、LIGBTを示す部分断面図である。図におい
て、ｐ型のシリコン基板１には高濃度のｎ型埋込層21が
形成されている。そのｎ型埋込層21の上にはｎ型の単結
晶層がエピタキシャル成長によって形成されている。こ
のｎ型単結晶層は、ｐ型分離拡散領域42,43によって電
気的に互いに絶縁されている。その結果、ｎ型エピタキ
シャル島領域31が形成される。このｎ型エピタキシャル
島領域31の中には、ドレイン領域（この場合、アノード
領域とも呼ばれる）になる深い接合深さを有するｐ型ア
ノード拡散領域62、およびｐ型バックゲート拡散領域61
が形成されている。ｎ型エピタキシャル島領域31の上に
は絶縁膜としてのシリコン酸化膜２を介してポリシリコ
ン膜が成長させられ、リンを拡散することによってｎ型
にドーピングされたゲート電極71が形成されている。こ
のゲート電極71をマスクとして、チャネル領域であるｐ
型バックゲート拡散領域81とｎ型ソース領域91が自己整
合的に形成されている。層間絶縁膜としてのシリコン酸
化膜２を形成した後、配線用のコンタクト孔が開孔され
ることによって、アルミニウム等からなる配線層が形成
される。この配線層はソース電極101およびアノード電
極102として形成されている。FIG. 7 is a partial sectional view showing a LIGBT. In the figure, a high concentration n-type buried layer 21 is formed in a p-type silicon substrate 1. On the n-type buried layer 21, an n-type single crystal layer is formed by epitaxial growth. This n-type single crystal layer is electrically insulated from each other by p-type isolation diffusion regions 42 and 43. As a result, an n-type epitaxial island region 31 is formed. In the n-type epitaxial island region 31, a p-type anode diffusion region 62 having a deep junction depth to be a drain region (also referred to as an anode region in this case) and a p-type back gate diffusion region 61
Are formed. On the n-type epitaxial island region 31, a polysilicon film is grown via a silicon oxide film 2 as an insulating film, and an n-type doped gate electrode 71 is formed by diffusing phosphorus. Using the gate electrode 71 as a mask, the channel region p
The back gate diffusion region 81 and the n-type source region 91 are formed in a self-aligned manner. After forming the silicon oxide film 2 as an interlayer insulating film, a wiring contact hole for wiring is formed to form a wiring layer made of aluminum or the like. This wiring layer is formed as a source electrode 101 and an anode electrode 102.

第8A図はLDMOSの断面構造を示す部分断面図、第8B図
はその等価回路を示す回路図である。第8A図に示される
LDMOSにおいては、第７図に示されたｐ型アノード拡散
領域62の代わりにｎ型ドレイン領域95が形成されてい
る。そのため、ｎ型エピタキシャル島領域31の抵抗がそ
のまま固有のMOSトランジスタに続いて接続される結
果、オン抵抗が増大することになる。FIG. 8A is a partial sectional view showing a sectional structure of an LDMOS, and FIG. 8B is a circuit diagram showing an equivalent circuit thereof. Shown in Figure 8A
In the LDMOS, an n-type drain region 95 is formed instead of the p-type anode diffusion region 62 shown in FIG. Therefore, as a result of the resistance of the n-type epitaxial island region 31 being connected directly to the specific MOS transistor, the on-resistance increases.

第9A図は、第７図に示されたLIGBTの断面構造を拡大
して示す部分断面図、第9B図はその等価回路を示す回路
図である。このLIGBTによれば、第8A図に示されるｎ型
ドレイン領域95がｐ型アノード拡散領域62によって置換
えられているために、固有のMOSトランジスタに電流が
流れると同時に、このアノード接合からｎ型エピタキシ
ャル島領域31へと少数キャリアの注入が開始される。そ
のため、このｎ型エピタキシャル島領域31の抵抗が変調
されることによりオン抵抗が低下する。9A is a partial cross-sectional view showing an enlarged cross-sectional structure of the LIGBT shown in FIG. 7, and FIG. 9B is a circuit diagram showing an equivalent circuit thereof. According to this LIGBT, since the n-type drain region 95 shown in FIG. 8A is replaced by the p-type anode diffusion region 62, a current flows through a unique MOS transistor, and at the same time, an n-type epitaxial The injection of minority carriers into the island region 31 is started. Therefore, the on-resistance is reduced by modulating the resistance of the n-type epitaxial island region 31.

［発明が解決しようとする課題］ このように、LIGBTによれば、アノード接合によるエ
ピタキシャル層の電導度変調効果のために、そのオン抵
抗が大幅に改善され得る。しかしながら、アノード接合
からの少数キャリアの注入は、LIGBTの動作に大きな問
題を引き起こす危険性が存在する。[Problems to be Solved by the Invention] As described above, according to the LIGBT, the on-resistance can be significantly improved due to the conductivity modulation effect of the epitaxial layer due to the anode junction. However, there is a risk that minority carrier injection from the anodic junction will cause major problems in the operation of the LIGBT.

第9B図に示されたLIGBTの等価回路から明らかなよう
に、LIGBTにはnpnトランジスタQ1とpnpトランジスタQ2
とから構成されるサイリスタが内臓されている。npnト
ランジスタQ1は、ｎ型ソース領域91をエミッタ、ｐ型バ
ックゲート（チャネル）拡散領域61,81をベース、ｎ型
エピタキシャル島領域31をコレクタとするトランジスタ
である。pnpトランジスタQ2は、ｐ型アノード拡散領域6
2をエミッタ、ｎ型エピタキシャル島領域31をベース、
ｐ型バックゲート拡散領域61,81をコレクタとするトラ
ンジスタである。この内蔵サイリスタはトランジスタQ1
のベース・エミッタ間がソース電極101によって短絡さ
れているために、通常では動作しない。しかしながら、
この短絡部の抵抗をR_Sとするならば、トランジスタQ2の
コレクタ電流が増加し、この抵抗R_Sにおける電圧効果が
約0.6Vに達すると、トランジスタQ1がオンし、このサイ
リスタが動作することになる（ラッチアップ）。サイリ
スタは１度オンすると、主電流をオフしない限り電流が
流れ続ける。その結果、この場合、LIGBTのゲートによ
る電流制御能力が失われることになり、スイッチングデ
バイスとして機能しなくなる。As is clear from the equivalent circuit of the LIGBT shown in FIG. 9B, the LIGBT has an npn transistor Q1 and a pnp transistor Q2.
And a thyristor composed of The npn transistor Q1 is a transistor having an n-type source region 91 as an emitter, p-type back gate (channel) diffusion regions 61 and 81 as bases, and an n-type epitaxial island region 31 as a collector. The pnp transistor Q2 has a p-type anode diffusion region 6
2 as emitter, n-type epitaxial island region 31 as base,
This is a transistor having the p-type back gate diffusion regions 61 and 81 as collectors. This built-in thyristor is transistor Q1
Does not operate normally because the base-emitter of the second transistor is short-circuited by the source electrode 101. However,
If the resistance of this short-circuit part is R _S , the collector current of the transistor Q2 increases, and when the voltage effect at this resistance R _S reaches about 0.6 V, the transistor Q1 turns on and this thyristor operates. (Latch-up). When the thyristor is turned on once, current continues to flow unless the main current is turned off. As a result, in this case, the current control capability of the LIGBT gate is lost, and the LIGBT does not function as a switching device.

LIGBTは、その低いオン抵抗に特徴がある。つまり、
大電流デバイスとしてLIGBTは価値を有する。したがっ
て、上述のようにラッチアップによって使用電流の上限
が規制されると、デバイスとしての価値が大きく減じら
れることになる。LIGBT is characterized by its low on-resistance. That is,
LIGBT has value as a high-current device. Therefore, when the upper limit of the current used is regulated by the latch-up as described above, the value as a device is greatly reduced.

そこで、この発明は上記のような問題点を解消するた
めになされたもので、ラッチアップによって使用電流の
制限を受け難い、すなわちラッチアップ耐量を向上させ
ることが可能な絶縁ゲート型バイポーラトランジスタを
有する半導体装置を提供することを目的とする。Therefore, the present invention has been made to solve the above-described problems, and has an insulated gate bipolar transistor that is hardly limited by the current used by latch-up, that is, can improve the latch-up withstand voltage. It is an object to provide a semiconductor device.

［課題を解決するための手段］ この発明に従った半導体装置は、半導体基板と、第２
導電型の第１および第２の不純物領域と、第１導電型の
第３の不純物領域と、ゲート電極とを備えている。半導
体基板は主表面を有し、第１導電型の半導体領域が半導
体基板に形成されている。第１および第２の不純物領域
は、半導体領域の主表面上に互いに間隔を隔てて形成さ
れている。第３の不純物領域は第１の不純物領域内に形
成されている。ゲート電極は、半導体領域と第３の不純
物領域との間に挟まれた第１の不純物領域の表面上に絶
縁膜を介して形成されている。それによって、第１の不
純物領域の表面はチャネル領域を構成している。第２の
不純物領域をドレイン、第３の不純物領域をソースとす
る絶縁ゲート型バイポーラトランジスタが構成されてい
る。Means for Solving the Problems A semiconductor device according to the present invention comprises a semiconductor substrate
The semiconductor device includes first and second impurity regions of a conductivity type, a third impurity region of a first conductivity type, and a gate electrode. The semiconductor substrate has a main surface, and a first conductivity type semiconductor region is formed on the semiconductor substrate. The first and second impurity regions are formed on the main surface of the semiconductor region at an interval from each other. The third impurity region is formed in the first impurity region. The gate electrode is formed on the surface of the first impurity region interposed between the semiconductor region and the third impurity region via an insulating film. Thereby, the surface of the first impurity region forms a channel region. An insulated gate bipolar transistor having the second impurity region as a drain and the third impurity region as a source is configured.

このような半導体装置において、第２の不純物領域の
接合深さよりも深い接合深さを有し、かつ半導体領域よ
りも高い濃度を有する第１導電型の第４の不純物領域
が、第２の不純物領域とチャネル領域との間の半導体領
域に位置し、かつ第２の不純物領域の直下に位置しない
ように形成されている。In such a semiconductor device, the fourth impurity region of the first conductivity type having a junction depth larger than the junction depth of the second impurity region and having a higher concentration than the semiconductor region is formed by the second impurity region. The semiconductor device is formed so as to be located in the semiconductor region between the region and the channel region and not to be located immediately below the second impurity region.

［作用］ この発明においては、第２の不純物領域とチャネル領
域との間の半導体領域に高い濃度を有する第４の不純物
領域が形成されている。そのため、ドレイン（アノー
ド）としての第２の不純物領域から注入された第２導電
型のキャリアが第１導電型の第４の不純物領域において
多く再結晶し、第１導電型の半導体領域中を通って第１
の不純物領域、つまりチャネル領域に到達する確率が大
きく減じられることになる。その結果、第２導電型の第
１および第２の不純物領域と第１導電型の半導体領域と
によって構成されるトランジスタの電流増幅率が小さく
なり、サイリスタがオンする電流レベルを大きく上昇さ
せることが可能になる。[Operation] In the present invention, a fourth impurity region having a high concentration is formed in the semiconductor region between the second impurity region and the channel region. Therefore, carriers of the second conductivity type injected from the second impurity region serving as a drain (anode) are recrystallized largely in the fourth impurity region of the first conductivity type and pass through the semiconductor region of the first conductivity type. First
, That is, the probability of reaching the impurity region, that is, the channel region. As a result, the current amplification factor of the transistor formed by the first and second impurity regions of the second conductivity type and the semiconductor region of the first conductivity type is reduced, and the current level at which the thyristor is turned on is greatly increased. Will be possible.

また、この発明においては、接合深さの深い、かつ高
濃度の第４の不純物領域は、第２の不純物領域とチャネ
ル領域との間の半導体領域に位置するが、第２の不純物
領域の直下に位置しないように形成されている。そのた
め、第４の不純物領域を形成するためのマスク形状を変
更することによって、すなわちマスクパターンの変更に
よって、上述のように構成されるトランジスタの電流増
幅率を制御することが可能になる。したがって、その制
御を容易に行なうことができる。In the present invention, the fourth impurity region having a high junction depth and a high concentration is located in the semiconductor region between the second impurity region and the channel region, but is located immediately below the second impurity region. It is formed so as not to be located at. Therefore, by changing the mask shape for forming the fourth impurity region, that is, by changing the mask pattern, the current amplification factor of the transistor configured as described above can be controlled. Therefore, the control can be easily performed.

［実施例］ 以下、この発明の一実施例について図を用いて説明す
る。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

第1A図〜第1D図はこの発明に従ったLIGBTと、npnバイ
ポーラトランジスタ（以下、npnTRと称する。）とを含
む半導体装置の製造工程を順に示す部分断面図である。1A to 1D are partial cross-sectional views sequentially showing the manufacturing steps of a semiconductor device including a LIGBT according to the present invention and an npn bipolar transistor (hereinafter, referred to as npnTR).

まず、第1A図を参照して、ｐ型シリコン基板１にｎ型
埋込層21,22が形成される。このｎ型埋込層21,22の上に
は、ｎ型のエピタキシャル層が成長させられる。その
後、深いｐ型分離拡散領域41,42,43が形成されることに
よって、ｎ型エピタキシャル層は、互いに電気的に絶縁
されたｎ型エピタキシャル島領域31,32に分離される。n
pnTRが形成される領域においては、コレクタ抵抗を減ら
すために接合深さの深い高濃度のｎ型コレクタ拡散領域
52が形成される。これと同時に、LIGBTが形成される領
域においても同様にｎ型拡散領域51が形成される。First, referring to FIG. 1A, n-type buried layers 21 and 22 are formed in p-type silicon substrate 1. On the n-type buried layers 21 and 22, an n-type epitaxial layer is grown. Thereafter, by forming deep p-type separation / diffusion regions 41, 42, and 43, the n-type epitaxial layer is separated into n-type epitaxial island regions 31 and 32 that are electrically insulated from each other. n
In the region where pnTR is formed, a high-concentration n-type collector diffusion region with a deep junction is used to reduce the collector resistance.
52 are formed. At the same time, an n-type diffusion region 51 is similarly formed in the region where the LIGBT is formed.

次に、第1B図を参照して、ｐ型の不純物が拡散される
ことにより、npnTRのｐ型ベース拡散領域63が形成され
る。これと同時に同一の拡散処理によって、LIGBTを構
成する高濃度のｐ型バックゲート（チャネル）拡散領域
61、およびＰ型アノード拡散領域62が形成される。その
後、シリコン基板１の表面上に形成された絶縁膜として
のシリコン酸化膜２を介して、多結晶シリコンが化学的
気相薄膜成長法等によって形成される。この多結晶シリ
コンにはｎ型不純物としてリンがドーピングされた後、
ゲート形状に加工される。このようにしてゲート電極71
が形成される。Next, referring to FIG. 1B, a p-type impurity is diffused to form a p-type base diffusion region 63 of npnTR. At the same time, by the same diffusion process, the high-concentration p-type back gate (channel) diffusion region that constitutes the LIGBT
61 and a P-type anode diffusion region 62 are formed. Thereafter, polycrystalline silicon is formed by a chemical vapor deposition method or the like via a silicon oxide film 2 as an insulating film formed on the surface of the silicon substrate 1. After this polycrystalline silicon is doped with phosphorus as an n-type impurity,
It is processed into a gate shape. Thus, the gate electrode 71
Is formed.

第1C図を参照して、低濃度のｐ型不純物が拡散される
ことにより、LIGBTを構成するｐ型バックゲート（チャ
ネル）拡散領域81が形成される。さらに、高濃度のｎ型
不純物としてのリンが拡散されることにより、LIGBTを
構成するｎ型ソース領域91、npnTRを構成するｎ型エミ
ッタ領域92およびｎ型コレクタ領域93が形成される。Referring to FIG. 1C, a low concentration p-type impurity is diffused to form a p-type back gate (channel) diffusion region 81 constituting the LIGBT. Further, high-concentration phosphorus as an n-type impurity is diffused to form an n-type source region 91 constituting the LIGBT, an n-type emitter region 92 and an n-type collector region 93 constituting the npnTR.

最後に、第1D図を参照して、絶縁膜としてのシリコン
酸化膜２を介して配線用のコンタクト孔が開孔された
後、アルミニウム等によってそれぞれの領域に配線層が
形成される。図においては、配線層としてソース電極10
1、アノード電極102、エミッタ電極103、ベース電極104
およびコレクタ電極105が示されている。Finally, referring to FIG. 1D, after a contact hole for wiring is opened through a silicon oxide film 2 as an insulating film, a wiring layer is formed in each region by aluminum or the like. In the figure, the source electrode 10 is used as a wiring layer.
1, anode electrode 102, emitter electrode 103, base electrode 104
And a collector electrode 105 are shown.

このようにして、LIGBTとnpnバイポーラトランジスタ
とを含む半導体装置が製造される。この例では、npnTR
を構成する接合深さの深いｎ型コレクタ拡散領域52の形
成工程を利用することにより、LIGBTを構成するＰ型ア
ノード拡散領域62側の接合深さの深いｎ型拡散領域51が
形成される。そのため、新たに工程を追加する必要はな
く、製造コストの上で非常に有利である。Thus, a semiconductor device including the LIGBT and the npn bipolar transistor is manufactured. In this example, npnTR
By using the step of forming the n-type collector diffusion region 52 having a large junction depth, the n-type diffusion region 51 having a large junction depth on the P-type anode diffusion region 62 side constituting the LIGBT is formed. Therefore, it is not necessary to add a new process, which is very advantageous in manufacturing cost.

第1D図に示されるように、本発明に従った半導体装置
においては、エピタキシャル層中にアノード接合よりも
深い接合深さを有し、かつエピタキシャル層よりも高い
濃度を有するｎ型の拡散領域が設けられることによっ
て、アノード接合とチャネル領域との間の注入キャリア
の流れがこのｎ型拡散領域によって遮断されるようにな
っている。すなわち、ラッチアップによる使用電流の制
限をなくするためには、サイリスタのオン電流を実使用
電流以上に上げればよい。サイリスタのオン電流レベル
は、それを構成するトランジスタQ1とQ2の電流増幅率に
よって決定されるので、少なくともいずれかのトランジ
スタの電流増幅率を小さくすればよい。この発明におい
ては、アノード接合とチャネル領域との間のエピタキシ
ャル層、つまり、サイリスタを構成するトランジスタQ2
（第9B図参照）のベース領域に高濃度領域が形成される
ため、アノードから注入されたホールがこの高濃度領域
で多く再結合し、エピタキシャル層中を通ってコレク
タ、つまりチャネル領域に到達する確率が大きく減じら
れることになる。その結果、トランジスタQ2の電流増幅
率が小さくなり、サイリスタがオンする電流レベルを大
きく上げることが可能になる。As shown in FIG. 1D, in the semiconductor device according to the present invention, an n-type diffusion region having a deeper junction depth than the anode junction in the epitaxial layer and having a higher concentration than the epitaxial layer is formed. With this arrangement, the flow of injected carriers between the anode junction and the channel region is blocked by the n-type diffusion region. That is, in order to eliminate the limitation of the operating current due to the latch-up, the ON current of the thyristor may be increased to the actual operating current or more. Since the on-current level of the thyristor is determined by the current amplification factor of the transistors Q1 and Q2 constituting the thyristor, the current amplification factor of at least one of the transistors may be reduced. According to the present invention, the epitaxial layer between the anode junction and the channel region, that is, the transistor Q2 forming the thyristor
Since a high-concentration region is formed in the base region (see FIG. 9B), many holes injected from the anode recombine in the high-concentration region and reach the collector, that is, the channel region through the epitaxial layer. The probability will be greatly reduced. As a result, the current amplification factor of the transistor Q2 decreases, and the current level at which the thyristor is turned on can be greatly increased.

第2A図および第2B図には本発明の他の実施例が示され
ている。第2A図はこの発明の他の実施例に従った断面構
造を示す部分断面図、第2B図は第2A図に示された構造に
おいてアノード部分のみの構造を立体的に示す部分拡大
斜視図である。これらの図を参照して、この発明のもう
１つの実施例について説明する。この実施例では、ｐ型
アノード拡散領域62は、接合深さの深いｎ型拡散領域51
によってその周囲が囲まれている。この構造は、ｐ型ア
ノード拡散領域62をエミッタ、ｎ型エピタキシャル島領
域31をベース、ｐ型シリコン基板１をコレクタとする、
縦型の寄生pnpトランジスタの動作を抑えるために、基
板方向へのキャリアの注入をも抑えるようにした構造で
ある。第2B図に示されるように、この構造においては、
接合深さの深いｎ型拡散領域51を形成するためのマスク
形状を変更することによって、チャネル領域とアノード
領域との間のｎ型エピタキシャル島領域31に形成される
高濃度のｎ型拡散領域51の切込み幅Ｌを自由に設定する
ことが可能となる。したがって、ｐ型アノード拡散領域
62、ｎ型エピタキシャル島領域31、ｐ型バックゲート拡
散領域61,81とから構成されるpnpトランジスタQ2の電流
増幅率をマスクパターンによって制御することが可能に
なる。その結果、エピタキシャル層の電導度変調の程度
と、ラッチアップに対するマージンとの割合を最適に設
計することが可能になる。すなわち、必要以上にラッチ
アップへのマージンが大きくなり、オン抵抗が増大する
ことを回避することができる。2A and 2B show another embodiment of the present invention. FIG. 2A is a partial cross-sectional view showing a cross-sectional structure according to another embodiment of the present invention, and FIG. 2B is a partially enlarged perspective view three-dimensionally showing only the anode portion in the structure shown in FIG. 2A. is there. Referring to these drawings, another embodiment of the present invention will be described. In this embodiment, the p-type anode diffusion region 62 is an n-type diffusion region 51 having a large junction depth.
Is surrounded by. This structure has a p-type anode diffusion region 62 as an emitter, an n-type epitaxial island region 31 as a base, and a p-type silicon substrate 1 as a collector.
In order to suppress the operation of the vertical parasitic pnp transistor, the structure is such that carrier injection toward the substrate is also suppressed. As shown in FIG. 2B, in this structure:
By changing the mask shape for forming the n-type diffusion region 51 having a large junction depth, the high-concentration n-type diffusion region 51 formed in the n-type epitaxial island region 31 between the channel region and the anode region is changed. Can be set freely. Therefore, the p-type anode diffusion region
It becomes possible to control the current amplification factor of the pnp transistor Q2 composed of the 62, the n-type epitaxial island region 31, and the p-type back gate diffusion regions 61 and 81 by the mask pattern. As a result, it is possible to optimally design the ratio between the degree of conductivity modulation of the epitaxial layer and the margin for latch-up. That is, it is possible to prevent a margin for latch-up from being increased more than necessary and an increase in on-resistance.

第３図は、この発明の他の実施例を示す部分断面図で
ある。この図においては、ソースが基板と同電位にある
ようなLIGBTの例が示されている。この場合、ｎ型埋込
層21がアノード領域の直下のみに限られて形成されるこ
とにより、ｎ型埋込層の存在によるLIGBTの耐圧低下を
防止することができると同時に、アノードと基板とのパ
ンチスルーをも抑えることが可能になる。FIG. 3 is a partial sectional view showing another embodiment of the present invention. In this figure, an example of a LIGBT in which the source is at the same potential as the substrate is shown. In this case, since the n-type buried layer 21 is formed only immediately below the anode region, it is possible to prevent a decrease in the withstand voltage of the LIGBT due to the presence of the n-type buried layer, and at the same time, the anode and substrate Punch-through can be suppressed.

第４図はこの発明のさらに他の実施例を示す部分断面
図である。この図においては、ｎ型埋込層をすべて除い
て、アノード領域の周囲を接合深さの深いｎ型拡散領域
51によって囲んだ例が示されている。この場合、アノー
ド領域の周囲に形成されたｎ型拡散領域51は基板からの
空乏層の伸びに対するストッパとして働くために、ｎ型
埋込層が不要になり、製造工程の簡略化が可能になる。FIG. 4 is a partial sectional view showing still another embodiment of the present invention. In this figure, except for all the n-type buried layers, the periphery of the anode region is an n-type diffusion region having a deep junction depth.
An example surrounded by 51 is shown. In this case, since the n-type diffusion region 51 formed around the anode region functions as a stopper against the extension of the depletion layer from the substrate, the n-type buried layer becomes unnecessary, and the manufacturing process can be simplified. .

第５図は、接合深さの深いｎ型拡散領域51をアノード
領域から離して形成した例を示す部分断面図である。こ
の場合、ｐ型アノード拡散領域62とｎ型拡散領域51とに
よって作られる接合耐圧を向上させることができる。ま
た、順方向のみならず、逆方向にも大きな電圧がかかる
のを阻止することが可能な特性が得られる。FIG. 5 is a partial sectional view showing an example in which an n-type diffusion region 51 having a large junction depth is formed away from an anode region. In this case, the junction breakdown voltage formed by the p-type anode diffusion region 62 and the n-type diffusion region 51 can be improved. Further, a characteristic is obtained that can prevent a large voltage from being applied not only in the forward direction but also in the reverse direction.

第６図は、接合深さの深いｎ型拡散領域51とｐ型アノ
ード拡散領域62とを電気的に短絡した例を示す部分断面
図である。この場合、順方向電導時においてｎ型領域に
蓄積したホールをアノード電極102から直接に抜き出す
ことができるので、スイッチング時間の短縮が可能にな
る。FIG. 6 is a partial cross-sectional view showing an example in which an n-type diffusion region 51 having a large junction depth and a p-type anode diffusion region 62 are electrically short-circuited. In this case, holes accumulated in the n-type region during forward conduction can be directly extracted from the anode electrode 102, so that the switching time can be reduced.

なお、以上の実施例では、LIGBTのｐ型アノード拡散
領域62と、高濃度のｐ型バックゲート（チャネル）拡散
領域61とを同一の拡散処理によって形成しているが、こ
れと別の拡散処理によってｐ型アノード拡散領域62を形
成しても何ら問題はない。また、以上の実施例において
示される導電型式においてｐ型とｎ型とを逆にした半導
体装置にもこの発明は適用される。In the above embodiment, the p-type anode diffusion region 62 of the LIGBT and the high-concentration p-type back gate (channel) diffusion region 61 are formed by the same diffusion process. There is no problem if the p-type anode diffusion region 62 is formed. The present invention is also applicable to a semiconductor device in which the p-type and the n-type are reversed in the conductivity type shown in the above embodiment.

この発明の実施態様は以下のように要約される。 Embodiments of the present invention are summarized as follows.

（ａ） 第１導電型の第４の不純物領域は、半導体基板
の他の領域において同時に形成される、バイポーラトラ
ンジスタの接合深さの深いコレクタ領域形成における同
一の拡散処理によって形成される。(A) The fourth impurity region of the first conductivity type is formed by the same diffusion process in the formation of a collector region having a large junction depth of a bipolar transistor, which is simultaneously formed in another region of the semiconductor substrate.

（ｂ） 第１導電型の第４の不純物領域は、半導体基板
内に形成される高濃度の第１導電型の埋込層にまで到達
している。(B) The fourth impurity region of the first conductivity type reaches a high-concentration buried layer of the first conductivity type formed in the semiconductor substrate.

（ｃ） 第１導電型の第４の不純物領域は、第２導電型
の第２の不純物領域の周囲を囲むようにして形成され、
この囲みに入れられた切込みの大きさにより、絶縁ゲー
ト型トランジスタのオン抵抗とラッチアップ耐量とが制
御される。(C) the fourth impurity region of the first conductivity type is formed so as to surround the periphery of the second impurity region of the second conductivity type;
The on-resistance and latch-up withstand capability of the insulated gate transistor are controlled by the size of the cut in the box.

（ｄ） 第１導電型の第４の不純物領域は、第２導電型
の第２の不純物領域と電気的に短絡されている。(D) The fourth impurity region of the first conductivity type is electrically short-circuited with the second impurity region of the second conductivity type.

［発明の効果］ 以上のように、この発明によれば、内蔵されているサ
イリスタを構成する少なくとも１つのトランジスタの電
流増幅率を有効に下げることができるので、ラッチアッ
プ耐量を向上させることが可能になる。また、この発明
によれば、上記のトランジスタの電流増幅率をマスクパ
ターンの変更によって制御することができるので、その
制御を容易に行なうことができる。[Effects of the Invention] As described above, according to the present invention, the current amplification factor of at least one transistor constituting the built-in thyristor can be effectively reduced, so that the latch-up resistance can be improved. become. Further, according to the present invention, since the current amplification factor of the transistor can be controlled by changing the mask pattern, the control can be easily performed.

【図面の簡単な説明】[Brief description of the drawings]

第1A図、第1B図、第1C図、第1D図はこの発明に従った半
導体装置の製造工程を順に示す部分断面図である。 第2A図、第2B図はこの発明に従った半導体装置のもう１
つの実施例を示す部分断面図、部分拡大斜視図である。 第３図はこの発明に従った半導体装置の第３の実施例を
示す部分断面図である。 第４図はこの発明に従った半導体装置の第４の実施例を
示す部分断面図である。 第５図はこの発明に従った半導体装置の第５の実施例を
示す部分断面図である。 第６図はこの発明に従った半導体装置の第６の実施例を
示す部分断面図である。 第７図は従来の横型絶縁ゲート型バイポーラトランジス
タの構造を示す部分断面図である。 第8A図、第8B図は従来の横型二重拡散MOSトランジスタ
の構造を示す部分断面図、その等価回路を示す回路図で
ある。 第9A図、第9B図は従来の横型絶縁ゲート型バイポーラト
ランジスタの構造を示す部分断面図、その等価回路を示
す回路図である。 図において、１はｐ型シリコン基板、２はシリコン酸化
膜、31,32はｎ型エピタキシャル島領域、51はｎ型拡散
領域、61,81はｐ型バックゲート拡散領域、62はｐ型ア
ノード拡散領域、71はゲート電極、91はｎ型ソース領域
である。 なお、各図中、同一符号または同一番号は同一部分また
は相当部分を示す。FIG. 1A, FIG. 1B, FIG. 1C, and FIG. 1D are partial cross-sectional views sequentially showing the manufacturing process of the semiconductor device according to the present invention. 2A and 2B show another example of the semiconductor device according to the present invention.
FIG. 2 is a partial cross-sectional view and a partially enlarged perspective view showing one embodiment. FIG. 3 is a partial sectional view showing a third embodiment of the semiconductor device according to the present invention. FIG. 4 is a partial sectional view showing a fourth embodiment of the semiconductor device according to the present invention. FIG. 5 is a partial sectional view showing a fifth embodiment of the semiconductor device according to the present invention. FIG. 6 is a partial sectional view showing a sixth embodiment of the semiconductor device according to the present invention. FIG. 7 is a partial sectional view showing the structure of a conventional lateral insulated gate bipolar transistor. 8A and 8B are a partial sectional view showing the structure of a conventional lateral double-diffused MOS transistor, and a circuit diagram showing an equivalent circuit thereof. 9A and 9B are a partial sectional view showing the structure of a conventional lateral insulated gate bipolar transistor, and a circuit diagram showing an equivalent circuit thereof. In the figure, 1 is a p-type silicon substrate, 2 is a silicon oxide film, 31 and 32 are n-type epitaxial island regions, 51 is an n-type diffusion region, 61 and 81 are p-type back gate diffusion regions, and 62 is a p-type anode diffusion. A region, 71 is a gate electrode, and 91 is an n-type source region. In the drawings, the same reference numerals or the same numbers indicate the same or corresponding parts.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】主表面を有し、かつ第１導電型の半導体領
域が形成された半導体基板と、 前記半導体領域の主表面上に互いに間隔を隔てて形成さ
れた第２導電型の第１および第２の不純物領域と、 前記第１の不純物領域内に形成された第１導電型の第３
の不純物領域と、 前記半導体領域と前記第３の不純物領域との間に挟まれ
た前記第１の不純物領域の表面上に絶縁膜を介して形成
されたゲート電極とを備え、それによって前記第１の不
純物領域の表面はチャネル領域を構成しており、 前記第２の不純物領域をドレイン、前記第３の不純物領
域をソースとする絶縁ゲート型バイポーラトランジスタ
を有する半導体装置において、 前記第２の不純物領域の接合深さよりも深い接合深さを
有し、かつ前記半導体領域よりも高い濃度を有する第１
導電型の第４の不純物領域が、前記第２の不純物領域と
前記チャネル領域との間の前記半導体領域に位置し、か
つ前記第２の不純物領域の直下に位置しないように形成
されていることを特徴とする、半導体装置。1. A semiconductor substrate having a main surface and a semiconductor region of a first conductivity type formed thereon, and a first substrate of a second conductivity type formed on the main surface of the semiconductor region at a distance from each other. And a second impurity region, and a third of the first conductivity type formed in the first impurity region.
An impurity region, and a gate electrode formed on a surface of the first impurity region interposed between the semiconductor region and the third impurity region via an insulating film. A semiconductor device having an insulated gate bipolar transistor having a drain as the second impurity region and a source as the third impurity region, wherein a surface of the first impurity region constitutes a channel region; A first junction having a junction depth greater than the junction depth of the region and a higher concentration than the semiconductor region;
A fourth impurity region of a conductivity type is formed so as to be located in the semiconductor region between the second impurity region and the channel region and not to be located immediately below the second impurity region. A semiconductor device characterized by the above-mentioned.