JP2844650B2 - Switch capacitor output voltage control circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイツチトキヤパシタ方式の出力電圧制御回
路に関し、特に少ない素子数で高い昇圧比または降圧比
が得られ、小型軽量化が可能となる出力電圧制御回路に
関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output voltage control circuit of a switch capacitor type, and in particular, a high step-up ratio or a low step-down ratio can be obtained with a small number of elements, thereby enabling a reduction in size and weight. It relates to an output voltage control circuit.

〔従来の技術〕[Conventional technology]

従来の昇圧制御を行うスイツチトキヤパシタ方式出力
電圧制御回路を第11図に示し、その動作説明に供するタ
イムチヤートおよび回路図をそれぞれ第12図および第13
図に示す。第11図において、S₁〜S_3N-2はスイツチ、C₁
〜C_Nはキヤパシタ、１は入力電圧端子、２は出力電圧端
子、３は入出力共通の端子である。FIG. 11 shows a conventional switch capacitor type output voltage control circuit for performing a boosting control, and FIGS. 12 and 13 are time charts and circuit diagrams for explaining the operation thereof.
Shown in the figure. In FIG. 11, S _{1 to} S _3N-2 are switches, C ₁
CC _N is a capacitor, 1 is an input voltage terminal, 2 is an output voltage terminal, and 3 is a common input / output terminal.

第12図は、上記スイツチS₁〜スイツチS_3N-2のスイツ
チングのタイミング波形を表わし、図中の（ａ）はスイ
ツチＳ_３・Ｋ（Ｋ＝1,2,3・・・）とスイツチS_3N-2のタ
イムチヤートであり、（ｂ）はスイツチＳ_３・Ｋとスイ
ツチS_3N-2以外のスイツチのタイムチヤートである。そ
してこの回路においては図中の（１）と（２）で示す２
通りのタイミングでスイツチングされている。FIG. 12, the switches S ₁ ~ represents switch S _3N-2 timing waveform switching-, (a) in the figure switch _{S 3 · K (K = 1,2,3} ···) and switch S a Taimuchiyato of _3N-2, (b) is a Taimuchiyato of switch S _{3 · K} and switch S _3N-2 other than switches. In this circuit, 2 (1) and (2) shown in FIG.
Switching is performed at the same timing.

第13図（ａ）と（ｂ）は、それぞれタイミング（１）
と（２）のとき第11図で示す回路の入力電圧端子１に印
加された入力電圧V₁が、キヤパシタC₁〜C_Nに充電される
様子とそのときの出力電圧V₁を示している。FIGS. 13 (a) and 13 (b) show the timing (1), respectively.
The input voltages V ₁ applied to the input voltage terminal 1 of the circuit shown in FIG. 11 when the (2) illustrates the output voltage V ₁ of the moment and manner that is charged to Kiyapashita C ₁ -C _N .

以上のように構成された従来の回路についてその動作
を説明する。まず、第12図においてタイミング（１）の
ときは、スイツチＳ_３・ＫつまりS₃,S₆,S₉・・・とスイ
ッチS_3N-2が「OFF」し他のスイッチは「ON」状態となつ
ているので、第11図で示された回路は等価的に第13図
（ａ）のタイミング（１）で示された回路のように、キ
ヤパシタC₁〜C_N-1が並列に接続されたものになる。そし
てこのとき、入力電圧端子１に入力電圧V₁が印加されて
いるので、キヤパシタC₁〜C_N-1が入力電圧V₁で充電され
ることになる。The operation of the conventional circuit configured as described above will be described. First, when the timing (1) in Figure 12, switch S _{3 · K,} i.e. _{S 3, S 6, S 9} ··· and the switch S _3N-2 is "OFF" and the other switch is "ON" state Therefore, the circuit shown in FIG. 11 is equivalent to the circuit shown by the timing (1) in FIG. 13A, in which capacitors C _{1 to} C _N-1 are connected in parallel. Will be done. And this time, since the input voltages V ₁ is applied to the input voltage terminal 1, so that the Kiyapashita C ₁ -C _N-1 is charged by the input voltages V _1.

次に、第12図においてタイミング（２）のときは、ス
イツチS_3K,S_3N-2が「ON」し他のスイツチは「OFF」状態
となつているので、第11図で示された回路は等価的に第
13図（ｂ）のタイミング（２）で示された回路のよう
に、キヤパシタC₁〜C_N-1とキヤパシタC_Nが直列に接続さ
れたものになる。そしてこのとき、キヤパシタC₁〜C_N-1
は入力電圧V₁で充電されているので、キヤパシタC_Nが電
圧NV₁で充電されることになる。そしてこのタイミング
（１），（２）を交互に繰り返すスイツチング動作によ
つてキヤパシタC₁〜C_Nに充電を行ない、出力電圧端子２
から入力電圧V₁をＮ倍に昇圧した出力電圧V₂＝NV₁が得
られるものとなる。Next, at the timing (2) in FIG. 12, since the switches S _3K and S _3N-2 are “ON” and the other switches are in the “OFF” state, the circuit shown in FIG. Is equivalent to
As in the circuit shown in the timing (2) of FIG. 13 (b), it becomes what Kiyapashita C ₁ ~C _N-1 and Kiyapashita C _N are connected in series. At this time, the capacitors C _{1 to} C _N-1
Since it is charged by the input voltage V _1, so that the Kiyapashita C _N is charged with a voltage NV _1. And the timing (1), (2) is carried out for a charged by connexion Kiyapashita C ₁ -C _N in switching-operation alternately repeated, the output voltage terminal 2
From this, an output voltage V ₂ = NV ₁ obtained by boosting the input voltage V ₁ N times is obtained.

次に、従来の降圧制御を行うスイツチトキヤパシタ方
式出力電圧制御回路を第14図に示し、その動作説明に供
するタイムチヤートおよび回路図をそれぞれ第15図およ
び第16図に示す。第14図において、31は入力電圧端子、
32は出力電圧端子、33は入出力共通の端子、S₁〜S_3N-2
はスイツチである。そしてC₁〜C_Nはキヤパシタで、C₁が
初段,C_Nが最終段に相当するキヤパシタである。Next, a conventional switch capacitor type output voltage control circuit for performing step-down control is shown in FIG. 14, and time charts and circuit diagrams for explaining the operation thereof are shown in FIGS. 15 and 16, respectively. In FIG. 14, 31 is an input voltage terminal,
32 is the output voltage terminal, 33 is the input / output common terminal, S _{1 to} S _3N-2
Is a switch. C _{1 to} C _N are the capacitors, C ₁ is the first stage, and C _N is the last stage.

第15図はスイツチS₁〜スイツチS_3N-2のスイツチング
のタイミング波形を表わし、図中の（ａ）はスイツチS₁
とスイツチＳ_３・Ｋ（Ｋ＝1,2,3・・・）のタイムチヤ
ートであり、（ｂ）はスイツチS₁とスイツチＳ_３・Ｋ以
外のスイツチのタイムチヤートである。そしてこの回路
においては図中の（１）と（２）で示す２通りのタイミ
ングでスイツチングされている。Figure 15 represents the timing waveforms of switching-in switch S ₁ ~ switch S _3N-2, in the figure (a) is switch S ₁
The switch _S is Taimuchiyato of _{3 · K (K = 1,2,3 ···} ), (b) is a Taimuchiyato of switch other than the switch S ₁ and switch _{S 3 · K.} In this circuit, switching is performed at two timings indicated by (1) and (2) in the figure.

第16図（ａ）はタイミング（１）のときの第14図の回
路の等価回路図、第16図（ｂ）はタイミング（２）のと
きの第14図の回路の等価回路図である。FIG. 16 (a) is an equivalent circuit diagram of the circuit of FIG. 14 at timing (1), and FIG. 16 (b) is an equivalent circuit diagram of the circuit of FIG. 14 at timing (2).

以上のように構成された従来の回路についてその動作
を説明する。まず、第15図において、タイミング（１）
のときは、スイツチS₁とスイツチＳ_３・Ｋ、すなわちス
イツチS₃,S₆,S₉,・・・S_3N-3が「ON」し他のスイツチは
「OFF」となつているので、第14図の回路は等価的に第1
6図（ａ）のタイミング（１）で示された回路のように
直列に接続されたキヤパシタC₁〜C_Nを入力電圧端子31に
印加された入力電圧V₁で充電したものになる。すなわ
ち、各キヤパシタC₁,C₂,C₃,・・・,C_N-1,C_Nの電圧をそ
れぞれV_C1,V_C2,V_C3,・・・Ｖ_{Ｃ（Ｎ−１）},V_CNとすれ
ば、入力電圧V₁は V₁＝V_C1＋V_C2＋V_C3＋・・・・＋Ｖ_{Ｃ（Ｎ−１）}＋V_CN （１） となり、入力電圧V₁は各キヤパシタの電圧の和に等しく
なる。The operation of the conventional circuit configured as described above will be described. First, in FIG. 15, the timing (1)
In this case, the switches S ₁ and S _{3 · K} , that is, the switches S ₃ , S ₆ , S ₉ ,..., S _3N-3 are “ON”, and the other switches are “OFF”. The circuit in FIG. 14 is equivalent to the first
Made to those charged with the applied input voltages V ₁ to the input voltage terminal 31 connected Kiyapashita C ₁ -C _N in series as in the circuit shown in the timing (1) of FIG. 6 (a). That is, each Kiyapashita _{C 1, C 2, C 3} , ···, C N-1, C N voltages respectively _{V C1, V C2, V C3} , ··· V C (N-1), V CN Then, the input voltage V ₁ becomes V ₁ = V _C1 + V _C2 + V _C3 +... + V _{C (N-1)} + V _CN (1), and the input voltage V ₁ is equal to the sum of the voltages of the respective capacitors. Become.

次に、第15図においてタイミング（２）のときは、ス
イツチS₁とスイツチＳ_３・Ｋとが「OFF」し、他のスイ
ツチは「ON」となつているので、第14図の回路は等価的
に第16図（ｂ）のタイミング（２）で示された回路のよ
うに入力電圧V₁がキヤパシタから切り離されてキヤパシ
タC₁〜C_Nが並列に接続されたものになる。そして、この
とき出力電圧端子32から得られる出力電圧V₂は各キヤパ
シタC₁〜C_Nの電圧と等しくなる。すなわち、出力電圧V₂
は V₂＝V_C1＝V_C2＝V_C3＝・・・・Ｖ_{Ｃ（Ｎ−１）}＝V
_CN （２） 従つて、出力電圧V₂は（１）式と（２）式とから 出力電圧V₂＝V₁/Nとなり、入力電圧V₁の1/N倍の出力
電圧が得られることになる。Then, when the timing (2) in FIG. 15, switch S ₁ and switch S _{3 · K} and is "OFF", since the other switches are summer "ON", the circuit of Figure 14 is input voltage V ₁ is disconnected from Kiyapashita Kiyapashita C ₁ -C _N as the circuit shown in the timing (2) of FIG. 16 (b) is one which is connected in parallel equivalently. The output voltage V ₂ obtained from the output voltage terminal 32 at this time becomes equal to the voltage of each Kiyapashita C ₁ -C _N. That is, the output voltage V ₂
Is V ₂ = V _C1 = V _C2 = V _C3 =... V _(N−1) = V
_CN (2) Therefore, the output voltage V ₂ is obtained from the equations (1) and (2), so that the output voltage V ₂ = V ₁ / N, and an output voltage 1 / N times the input voltage V ₁ can be obtained. become.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

このような従来のスイツチトキヤパシタ方式出力電圧
制御回路では、入力電圧より高い昇圧電圧または低い降
圧電圧が必要な場合、キヤパシタやスイツチの素子数が
多くなつて小型化，軽量化および低消費電力化が困難に
なるという問題があつた。In such a conventional switch capacitor type output voltage control circuit, when a boost voltage or a step-down voltage that is higher than the input voltage is required, the number of elements of the capacitor or the switch is increased to reduce the size, weight, and power consumption. There was a problem that it became difficult.

〔課題を解決するための手段〕[Means for solving the problem]

このような課題を解決するために本発明は、入力電圧
端子と、出力電圧端子と、入出力共通端子とを有し、入
力電圧端子と出力電圧端子との間に、キャパシタと，一
端が共通接続され他端はそれぞれキャパシタの一端及び
他端に接続される第１及び第２のスイッチと，一端がキ
ャパシタの他端に接続され他端は入出力共通端子に接続
される第３のスイッチとからなるＮ−１個の充電回路
と、第４のスイッチと，出力電圧端子と入出力共通端子
間に接続される出力キャパシタとからなる充電出力回路
とを順に配設するとともに、前段の充電回路のキャパシ
タの一端を後段の充電回路の第１のスイッチの一端に接
続し、かつ初段の充電回路の第１のスイッチの一端を入
力電圧端子に接続し、最終段の充電回路の第１のスイッ
チの他端を充電出力回路の第４のスイッチを介して出力
電圧端子に接続するようにした出力電圧制御回路におい
て、初段の充電回路である第１段の充電回路の第１及び
第２のスイッチをオンするとともに第３のスイッチをオ
フしてキャパシタに入力電圧端子からの入力電圧を充電
する第１のスイッチング手段と、第１のスイッチング手
段による充電の終了後に前段である第１段の充電回路の
第１及び第２のスイッチをオフしかつ第３のスイッチを
オンするとともに、後段である第２段の充電回路の第１
及び第２のスイッチをオンしかつ第３のスイッチをオフ
して前記入力電圧と第１のスイッチング手段によるキャ
パシタの充電電圧との加算電圧を第２段の充電回路のキ
ャパシタに充電する第２のスイッチング手段と、第２の
スイッチング手段の充電動作と同様の充電動作を残りの
充電回路分繰り返し行う第３のスイッチング手段と、第
３のスイッチング手段により最終段の充電回路への充電
が終了すると最終段の充電回路の第１及び第２のスイッ
チをオフしかつ充電出力回路の第４のスイッチをオンし
て前記出力キャパシタに前記入力電圧と各充電回路の充
電電圧の加算電圧とを充電する第４のスイッチング手段
と、第４のスイッチング手段の充電動作が終了すると、
前記第１ないし第４のスイッチング手段を順次駆動して
充電動作を順次実行させる手段とを備えたものである。In order to solve such a problem, the present invention has an input voltage terminal, an output voltage terminal, and an input / output common terminal, and a capacitor and one end are shared between the input voltage terminal and the output voltage terminal. A first switch connected to the other end of the capacitor and a second switch connected to the other end of the capacitor, and a third switch connected to the other end of the capacitor and one end connected to the input / output common terminal. And a charging output circuit including a fourth switch, an output capacitor connected between an output voltage terminal and an input / output common terminal, and a charging circuit in a preceding stage. One end of the capacitor of the first stage is connected to one end of a first switch of a subsequent stage charging circuit, and one end of the first switch of the first stage charging circuit is connected to an input voltage terminal. The other end of the charging output In the output voltage control circuit connected to the output voltage terminal via the fourth switch, the first and second switches of the first-stage charging circuit, which is the first-stage charging circuit, are turned on and the third is turned on. First switching means for turning off the switch to charge the capacitor with the input voltage from the input voltage terminal; and first and second charging circuits of the first stage charging circuit which is the preceding stage after the charging by the first switching means is completed. The switch is turned off and the third switch is turned on.
And turning on the second switch and turning off the third switch to charge the capacitor of the second stage charging circuit with the added voltage of the input voltage and the charging voltage of the capacitor by the first switching means. A switching unit, a third switching unit that repeats a charging operation similar to the charging operation of the second switching unit for the remaining charging circuits, and a final unit when the charging of the last stage charging circuit by the third switching unit is completed. Turning off the first and second switches of the charging circuit of the stage and turning on the fourth switch of the charging output circuit to charge the output capacitor with the input voltage and the sum of the charging voltages of the charging circuits. When the charging operation of the fourth switching means and the charging operation of the fourth switching means are completed,
Means for sequentially driving the first to fourth switching means to sequentially execute a charging operation.

また、入力電圧端子と出力電圧端子との間に、Ｎ−１
個の充電回路を順に配設するとともに、入力電圧端子に
接続される第４のスイッチと、出力電圧端子と入出力共
通端子間に接続される出力キャパシタとを設け、前段の
充電回路の第１のスイッチの一端を後段の充電回路のキ
ャパシタの一端に接続し、かつ初段の充電回路のキャパ
シタの一端を第４のスイッチを介して入力電圧端子に接
続し、最終段の充電回路の第１のスイッチの一端を出力
電圧端子に接続するようにした出力電圧制御回路におい
て、第４のスイッチ及び各充電回路の第２のスイッチを
オンするとともに各充電回路の第１及び第３のスイッチ
をオフして各充電回路のキャパシタ及び出力キャパシタ
を直列に接続し、入力電圧端子に印加されている入力電
圧を各充電回路のキャパシタ及び出力キャパシタに充電
する第１のスイッチング手段と、第１のスイッチング手
段による充電が終了すると、第４のスイッチをオフして
入力電圧端子を各充電回路から切り離すとともに、前段
である第１段の充電回路の第１及び第３のスイッチをオ
ンしかつ第２のスイッチをオフして前段の充電回路のキ
ャパシタと後段である第２段以降の充電回路のキャパシ
タとを並列接続する第２のスイッチング手段と、第２の
スイッチング手段の動作が終了すると並列接続された前
段の充電回路の第１及び第３のスイッチをオフしてその
充電回路のキャパシタを後段の充電回路のキャパシタか
ら切り離すとともに、次の充電回路の第１及び第３のス
イッチをオンしかつ第２のスイッチをオフして前記次の
充電回路のキャパシタと後段である第３段以降の充電回
路のキャパシタとを並列接続する第３のスイッチング手
段と、第３のスイッチング手段による充電回路のキャパ
シタの切り離し動作及び並列接続動作と同様の動作を残
りの充電回路分繰り返し行う第４のスイッチング手段
と、第４のスイッチング手段の切り離し動作及び並列接
続動作が終了すると、前記第１ないし第４のスイッチン
グ手段を順次駆動して同様の動作を順次実行させる手段
とを備えたものである。Further, N-1 is connected between the input voltage terminal and the output voltage terminal.
And a fourth switch connected to the input voltage terminal, and an output capacitor connected between the output voltage terminal and the input / output common terminal. Is connected to one end of a capacitor of a charging circuit of a subsequent stage, and one end of a capacitor of a charging circuit of a first stage is connected to an input voltage terminal via a fourth switch. In the output voltage control circuit in which one end of the switch is connected to the output voltage terminal, the fourth switch and the second switch of each charging circuit are turned on, and the first and third switches of each charging circuit are turned off. A first switch for connecting a capacitor and an output capacitor of each charging circuit in series, and charging an input voltage applied to an input voltage terminal to the capacitor and the output capacitor of each charging circuit. When the charging by the charging means and the first switching means is completed, the fourth switch is turned off to disconnect the input voltage terminal from each charging circuit, and the first and third charging circuits of the preceding first stage charging circuit are turned off. A second switching means for turning on the switch and turning off the second switch to connect in parallel a capacitor of the charging circuit of the preceding stage and a capacitor of the charging circuit of the second and subsequent stages as the subsequent stage; When the operation is completed, the first and third switches of the preceding charging circuit connected in parallel are turned off to disconnect the capacitor of the charging circuit from the capacitor of the following charging circuit, and the first and third switches of the next charging circuit. Is turned on and the second switch is turned off, and the capacitor of the next charging circuit is connected in parallel with the capacitors of the third and subsequent charging circuits at the subsequent stage. Switching means, a fourth switching means for repeating the same operation as the disconnection operation and the parallel connection operation of the capacitor of the charging circuit by the third switching means for the remaining charging circuits, and a disconnection operation of the fourth switching means. Means for sequentially driving the first to fourth switching means to sequentially execute the same operation when the parallel connection operation is completed.

〔作用〕[Action]

はじめに、初段のキヤパシタが入力電圧で充電され
る。そしてこの充電が終了すると、次に接続された次段
のキヤパシタが、入力電圧と充電された初段のキヤパシ
タの電圧との和の電圧で充電される。このようにして順
次最終段のキヤパシタまで充電されると、出力電圧端子
から入力電圧を2^N-1倍に昇圧した出力電圧が得られる。First, the first stage capacitor is charged with the input voltage. When the charging is completed, the next connected next-stage capacitor is charged with the sum of the input voltage and the charged voltage of the first-stage capacitor. When the capacitor at the last stage is sequentially charged in this way, an output voltage obtained by boosting the input voltage to ^2N-1 times from the output voltage terminal is obtained.

また、Ｎ個のキャパシタを直列に接続して入力電圧に
よる充電を行った後、この入力電圧を切り離し、直列に
接続されたキャパシタの中で初段のキャパシタから順次
キャパシタを取り出してこのキャパシタと後段のキャパ
シタとを並列に接続し、この接続が終了後この取り出さ
れたキャパシタを切り離して最終的に第Ｎ−１段のキャ
パシタと最終段の第Ｎ段のキャパシタ（出力キャパシ
タ）とを並列に接続する。そしてこの結果、入力電圧の
1/2_N-1倍の出力電圧が得られる。Also, after N capacitors are connected in series and charged by the input voltage, the input voltage is disconnected, the capacitors are sequentially taken out of the first-stage capacitor among the capacitors connected in series, and this capacitor and the subsequent stage are connected. A capacitor is connected in parallel, and after the connection is completed, the extracted capacitor is disconnected and finally the N-1st stage capacitor and the final Nth stage capacitor (output capacitor) are connected in parallel. . And as a result, the input voltage
1/2 _N-1 times output voltage is obtained.

〔実施例〕〔Example〕

次に本発明の実施例について図面を参照して説明す
る。第１図は本発明の昇圧制御を行うスイツチトキヤパ
シタ方式出力電圧制御回路の一実施例を示す回路図であ
る。同図は、第11図の従来のスイツチトキヤパシタ方式
出力電圧制御回路と同様な構成であるので、同一符号を
付してその説明は省略する。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of a switch capacitor type output voltage control circuit for performing a boost control according to the present invention. This figure has the same configuration as that of the conventional switch capacitor type output voltage control circuit shown in FIG. 11, so the same reference numerals are given and the description is omitted.

第２図はこの回路の動作説明に供するタイムチヤート
である。図中の（ａ）〜（ｈ）は各スイツチのタイミン
グチヤートであり、それぞれ（ａ）はスイツチS₁,S₂、
（ｂ）はスイツチS₃、（ｃ）はスイツチS₄,S₅、（ｄ）
はスイツチS₆、（ｅ）はスイツチS₇,S₈、（ｆ）はスイ
ツチS₉、（ｇ）はスイツチS_3N-5,S_3N-4、（ｈ）はスイ
ツチS_3N-3,S_3N-2がそれぞれON/OFFするタイミングを示
している。そしてこの実施例の場合、図中の（１）〜
（Ｎ）で示すＮ通りのタイミングでスイツチングされて
いる。FIG. 2 is a time chart for explaining the operation of this circuit. (A) to (h) in the figure are timing charts of the respective switches, and (a) respectively shows the switches S ₁ , S ₂ ,
(B) is a switch S ₃ , (c) is a switch S ₄ , S ₅ , (d)
Is switch S ₆ , (e) is switch S ₇ , S ₈ , (f) is switch S ₉ , (g) is switch S _3N-5 , S _3N-4 , (h) is switch S _3N-3 , S _The timing at which _3N-2 is turned ON / OFF is shown. In the case of this embodiment, (1) to (1) in FIG.
Switching is performed at N different timings shown by (N).

第３図は、本発明の動作説明に供する等価回路図であ
り、同図の（ａ）〜（ｅ）はそれぞれタイミング（１）
〜（Ｎ）のとき、第１図で示す回路の入力電圧端子１に
印加された入力電圧V₁が、キヤパシタC₁〜C_Nに充電され
る様子とそのときの出力電圧V₂を示している。FIG. 3 is an equivalent circuit diagram for explaining the operation of the present invention, wherein (a) to (e) of FIG.
When ~ of (N), the input voltages V ₁ applied to the input voltage terminal 1 of the circuit shown in FIG. 1 is shows the output voltage V ₂ at that time and how to be charged in Kiyapashita C ₁ -C _N I have.

以上のように構成された本発明の実施例についてその
動作を説明する。第２図において、タイミング（１）の
ときはスイツチS₁,S₂が「ON」し他のスイツチは「OFF」
状態となつているので、第１図の回路は等価的に第３図
（ａ）のタイミング（１）で示された回路となる。この
とき、キヤパシタC₁は入力電圧端子１と接続され、印加
された入力電圧V₁によつて充電される。そして他のキヤ
パシタは入力電圧端子１と接続されていないので充電さ
れない。The operation of the embodiment of the present invention configured as described above will be described. In FIG. 2, at the timing (1), the switches S ₁ and S ₂ are turned “ON”, and the other switches are turned “OFF”.
1 is equivalent to the circuit shown at the timing (1) in FIG. 3 (a). At this time, Kiyapashita C ₁ is connected to an input voltage terminal 1, it is by connexion charged to the applied input voltage V _1. The other capacitors are not charged because they are not connected to the input voltage terminal 1.

キヤパシタC₁への充電が終了すると、次のタイミング
（２）となりこのときはスイツチS₃,S₄,S₅が「ON」し他
は「OFF」状態となつているので、第１図の回路は等価
的に第３図（ｂ）のタイミング（２）で示された回路と
なる。このときキヤパシタC₂は、キヤパシタC₁および入
力電圧端子１と直列に接続され、入力電圧V₁と充電され
たキヤパシタC₁の電圧V₁との和の電圧2V₁によつて充電
される。このキヤパシタC₂の充電が終了すると、さらに
次のタイミング（３）となり、キヤパシタC₃は上記と同
様にして電圧4V₁によつて充電される。When charging the Kiyapashita C ₁ is completed, the next timing (2) and makes this case switch S _3, S _4, S ₅ is other then "ON" is summer and "OFF" state, the first view The circuit is equivalent to the circuit shown at the timing (2) in FIG. 3 (b). Kiyapashita C ₂ this time is connected to Kiyapashita C ₁ and the input voltage terminal 1 and the series is by connexion charged to the voltage 2V ₁ of the sum of the voltage V ₁ of the Kiyapashita C ₁ which is charged with the input voltages V _1. When the charging of the Kiyapashita C ₂ is completed, further next timing (3), and Kiyapashita C ₃ is by connexion charged to the voltage 4V ₁ in the same manner as described above.

こうしてキヤパシタは、１個づつ順次２倍に昇圧され
た充電電圧で充電され、タイミング（Ｎ）まで到達し、
その結果、キヤパシタC_Nは、入力電圧V₁とキヤパシタC₁
〜C_N-1に充電された電圧の総和電圧2^N-1・V₁が充電され
る。このようなタイミング（１）〜（Ｎ）を周期的に繰
り返してキヤパシタC₁〜C_Nに充電を行うことによつて、
出力電圧V₂＝2^N-1・V₁が得られることになる。In this way, the capacitors are charged one by one with the charging voltage that has been sequentially doubled, and reach the timing (N).
As a result, Kiyapashita C _N, the input voltage V ₁ and Kiyapashita C ₁
A total voltage 2 ^N−1 · V _{1 of} the voltages charged to CC _N−1 is charged. By repeating the timings (1) to (N) periodically to charge the capacitors C _{1 to} C _N ,
An output voltage V ₂ = 2 ^N−1 · V ₁ is obtained.

第４図は本発明の昇圧制御を行うスイツチトキヤパシ
タ方式出力電圧制御回路の他の実施例で、４個のキヤパ
シタC₁〜C₄とスイツチ素子として低オン抵抗で高速動作
が可能なMOSFET（以下、FETという）を10個（３×４−
２＝10）使用して入力電圧を８倍（2^4-1＝８）に昇圧し
た出力電圧を得る昇圧回路の回路図である。同図におい
て、11〜20はFET、φ_１〜φ_６はそれぞれFETのゲートに
入力される信号であり、そして21は入力電圧端子、22は
出力電圧端子、23は入出力共通端子である。Figure 4 is a further embodiment of Sui Tutsi Tokiya Pas Sita scheme output voltage control circuit for step-up control of the present invention, four Kiyapashita C ₁ -C ₄ and a switch element capable of high speed operation at low ON-resistance MOSFET ( Hereinafter, 10 FETs (3 × 4-
FIG. 2 is a circuit diagram of a booster circuit that obtains an output voltage obtained by boosting an input voltage by 8 times (2 ^4-1 = 8) using 2 = 10). In the figure, 11 to 20 FET, phi ₁ to [phi] ₆ is the signal input to the gate of each FET, and 21 denotes an input voltage terminal, 22 an output voltage terminal, 23 is an input-output common terminal.

第５図はこの回路の動作説明に供するタイムチヤート
であり、同図の（ａ）〜（ｆ）は、それぞれ上記のFET
のゲートに入力される信号（φ_１）〜（φ_６）のタイミ
ング波形を示す。この実施例の場合、図中の（１）〜
（４）で示す４通りのタイミングでスイツチングされて
いる。FIG. 5 is a time chart for explaining the operation of this circuit, and (a) to (f) of FIG.
2 shows timing waveforms of signals (φ ₁ ) to (φ ₆ ) input to the gates of FIG. In this embodiment, (1) to (1) in FIG.
Switching is performed at four timings indicated by (4).

以上のように構成された本発明の実施例についてその
動作を説明する。まず第５図において、タイミング
（１）ではφ_１のみが「ON」しているので、第４図でこ
の信号φ_１がゲートに入力されるFET11とFET12が「ON」
して、その結果キヤパシタC₁が入力電圧によつて充電さ
れる。次に、タイミング（２）ではφ_２とφ_３が「ON」
しているので、この信号φ_２とφ_３がゲートに入力され
るFET13とFET14,FET15が「ON」して、その結果、キヤパ
シタC₂はキヤパシタC₁および入力電圧端子21と直列に接
続されて、入力電圧と入力電圧に等しいキヤパシタC₁の
充電電圧、すなわち入力電圧の２倍の電圧で充電され
る。そして、次のタイミング（３）のときも同様にし
て、キヤパシタC₃は入力電圧の４倍の電圧で充電され
る。こうしてタイミング（４）のときは、キヤパシタC4
₄は入力電圧の８倍の電圧で充電されることになり、こ
のようなスイツチング動作（１）〜（４）を繰り返し
て、入力電圧を８倍に昇圧した電圧が得られることにな
る。The operation of the embodiment of the present invention configured as described above will be described. First, in FIG. 5, the timing (1) in phi ₁ only is "ON", FET 11 and FET12 this signal phi ₁ is input to the gate in FIG. 4 is "ON"
And, as a result Kiyapashita C ₁ is by connexion charged to the input voltage. Next, at timing (2), φ ₂ and φ ₃ are “ON”.
Since it has to, FET 13 to the signal phi ₂ and phi ₃ is input to the gate and FET 14, FET 15 is in "ON", resulting Kiyapashita C ₂ is connected in series with Kiyapashita C ₁ and the input voltage terminal 21 Te, the charging voltage of Kiyapashita C ₁ is equal to the input voltage and the input voltage, that is charged at twice the voltage of the input voltage. Even in the same manner when the next timing (3), Kiyapashita C ₃ is charged with 4 times the voltage of the input voltage. Thus, at timing (4), the capacitor C4
₄ is charged with a voltage eight times the input voltage, and the switching operation (1) to (4) is repeated to obtain a voltage eight times the input voltage.

次に第６図は、本発明の降圧制御を行うスイツチトキ
ヤパシタ方式出力電圧制御回路の一実施例を示す回路図
である。同図は、第14図の従来のスイツチトキヤパシタ
方式出力電圧制御回路と同様な構成であるので、同一符
号を付してその説明は省略する。Next, FIG. 6 is a circuit diagram showing one embodiment of a switch capacitor type output voltage control circuit for performing the step-down control of the present invention. This figure has the same configuration as that of the conventional switch capacitor type output voltage control circuit shown in FIG. 14, so the same reference numerals are given and the description is omitted.

第７図はこの回路の動作説明に供するタイムチヤート
で、図中の（ａ）〜（ｈ）は各スイツチのタイムチヤー
トである。すなわち、（ａ）はスイツチS₁,S₃、（ｂ）
はスイツチS₂,S₄、（ｃ）はスイツチS₅,S₇、（ｄ）はス
イツチS₈,S₁₀（図示せず）、（ｅ）はスイツチS₆、
（ｆ）はスイツチS₉（図示せず）、（ｇ）はスイツチS
₁₂（図示せず）、（ｈ）はスイツチS_3N-3がそれぞれ「O
N」，「OFF」するタイミング波形を示している。そして
この実施例の場合、図中の（１）〜（Ｎ）で示すＮ通り
のタイミングでスイツチングされている。FIG. 7 is a time chart for explaining the operation of this circuit, and (a) to (h) in the figure are time charts of the respective switches. That is, (a) is the switch S ₁ , S ₃ , (b)
Are switches S ₂ and S ₄ , (c) is switches S ₅ and S ₇ , (d) is switches S ₈ and S ₁₀ (not shown), (e) is switch S ₆ ,
(F) is switch S ₉ (not shown), (g) is switch S
₁₂ (not shown), (h) shows that switch S _3N-3
N "and" OFF "are shown. In this embodiment, switching is performed at N timings (1) to (N) in the drawing.

第８図は本発明の動作説明に供する第６図の回路の等
価回路図であり、第８図（ａ）〜（ｅ）の等価回路図は
それぞれ第７図のタイミング（１）〜（Ｎ）に対応して
いる。FIG. 8 is an equivalent circuit diagram of the circuit of FIG. 6 used for explaining the operation of the present invention, and the equivalent circuit diagrams of FIGS. 8 (a) to (e) correspond to the timings (1) to (N) of FIG. ).

以上のように構成された本発明の実施例についてその
動作を説明する。第７図において、タイミング（１）の
ときスイツチS₁,S₃,S₆,S₉,S₁₂,・・・,S_3N-3が「ON」し
他のスイツチは「OFF」となつているので、第６図の回
路は、等価的に第８図（ａ）のタイミング（１）で示さ
れた回路のようになり、直列に接続されたキヤパシタC₁
〜C_Nを入力電圧端子31に印加された入力電圧V₁で充電し
たものになる。すなわち、各キヤパシタC₁,C₂,C₃,・・
・,C_N-2,C_N-1,C_Nの電圧を、それぞれV_C1,V_C2,V_C3,・・
・,V_CN-2,V_{Ｃ（Ｎ−１）},V_CNとすれば、入力電圧V₁は V₁＝V_C1＋V_C2＋V_C3＋・・・・＋V_CN-2＋Ｖ_{Ｃ（Ｎ＋１）}
＋V_CN （３） となり、入力電圧V₁は各キヤパシタの電圧の和に等しく
なる。The operation of the embodiment of the present invention configured as described above will be described. In FIG. 7, at timing (1), switches S ₁ , S ₃ , S ₆ , S ₉ , S ₁₂ ,..., S _3N-3 are turned “ON”, and the other switches are turned “OFF”. Therefore, the circuit of FIG. 6 is equivalent to the circuit shown by the timing (1) of FIG. 8A, and the capacitor C ₁ connected in series is equivalent to the circuit shown in FIG.
-C _N becomes those charged by the input voltages V ₁ applied to the input voltage terminal 31 a. That is, each capacitor C ₁ , C ₂ , C ₃ ,
, C _N-2 , C _N-1 , C _N are respectively changed to V _C1 , V _C2 , V _C3 ,
_··· , V _CN-2 , VC _(N-1) , V _CN , the input voltage V ₁ is V ₁ = V _C1 + V _C2 + V _C3 + ... + V _CN-2 + V _{C (N + 1)}
+ V _CN (3), and the input voltage V ₁ becomes equal to the sum of the voltages of the capacitors.

次に第７図において、タイミング（２）のときは、ス
イツチS₂,S₄,S₆,S₉,S₁₂,・・・,S_3N-3が「ON」し他のス
イツチは「OFF」となつているので、第６図の回路は等
価的に第８図（ｂ）のタイミング（２）で示された回路
のようになり、初段のキヤパシタC₁と直列に接続された
キヤパシタC₂〜C_Nとを並列に接続したものになる。そし
てこのときのキヤパシタC₁の電圧V_C1は V_C1＝V_C2＋V_C3＋・・・＋Ｖ_{Ｃ（Ｎ−２）}＋Ｖ
_{Ｃ（Ｎ−１）}＋V_CN （４） となり、キヤパシタC₂〜C_Nの電圧の和に等しい。Next, in FIG. 7, at timing (2), the switches S ₂ , S ₄ , S ₆ , S ₉ , S ₁₂ ,..., S _3N-3 are turned “ON”, and the other switches are turned “OFF”. 6 is equivalent to the circuit shown by the timing (2) in FIG. 8B, and the capacitor C connected in series with the _first- stage capacitor C1. and ₂ -C _N becomes those connected in parallel. The voltage V _C1 of the capacitor C _{1 at} this time is V _C1 = V _C2 + V _C3 +... + V _{C (N−2)} + V
_{C (N−1)} + V _CN (4), which is equal to the sum of the voltages of the capacitors C _{2 to} C _N.

次に同様に第７図において、タイミング（３）のとき
は第８図（ｃ）に示すような接続になり、キヤパシタC₂
の電圧V_C2は次のようになる。Then in the same manner as FIG. 7, when the timing (3) become connected as shown in Figure No. 8 (c), Kiyapashita C ₂
Voltage V _C2 is as follows.

V_C2＝V_C3＋・・・＋Ｖ_{Ｃ（Ｎ−２）}＋Ｖ_{Ｃ（Ｎ−１）}
＋V_CN （５） 同様に第２図において、タイミング（Ｎ−１）のとき
は第８図（ｄ）に示すような接続になり、キヤパシタC
_N-2の電圧Ｖ_{Ｃ（Ｎ−２）}は次のようになる。 _VC2 = _VC3 + ... + VC _(N-2) + VC _(N-1)
+ V _CN (5) Similarly, in FIG. 2, at the timing (N−1), the connection is as shown in FIG.
_N-2 of the voltage _{V C (N-2)} is as follows.

Ｖ_{Ｃ（Ｎ−２）}＝Ｖ_{Ｃ（Ｎ−１）}＋V_CN （６） 同様に、第７図におけるタイミングＮのときは第８図
（ｅ）に示すような接続になり、キヤパシタC_N-1の電圧
Ｖ_{Ｃ（Ｎ−１）}は次のようになる。VC _(N−2) = VC _(N−1) + V _CN (6) Similarly, at timing N in FIG. 7, the connection is as shown in FIG. 8 (e), and the capacitor C _{N− first} voltage _{V C (N-1)} is as follows.

Ｖ_{Ｃ（Ｎ−１）}＝V_CN＝V₂ （７） この結果、電圧Ｖ_{Ｃ（Ｎ−１）}は出力電圧端子32から
得られる出力電圧V₂と最終段のキヤパシタC_Nの電圧V_CN
とに等しくなる。従つて、（３）〜（７）式から入力電
圧V₁と出力電圧V₂の関係 V₂＝V₁/2^N-1が得られる。 _{V C (N-1) =} V CN = V 2 (7) As a result, the voltage _{V C (N-1)} is the voltage V _CN of Kiyapashita C _N of the output voltage V ₂ and the final stage obtained from the output voltage terminal 32
Becomes equal to Accordance connexion, (3) to (7) Relationship ^{_{V 2 = V 1/2 N}} -1 of the input voltages V ₁ and the output voltage V ₂ from the equation is obtained.

すなわち、Ｎ個のキヤパシタと3N−２個のスイツチを
用いて入力電圧の1/2^N-1倍の出力電圧が得られることに
なり、従来の1/N倍の出力電圧に比較して高い降圧比の
出力電圧が得られるものとなる。In other words, an output voltage of 1/2 ^N-1 times the input voltage can be obtained using N capacitors and 3N-2 switches, which is higher than the output voltage of 1 / N times the conventional output voltage. An output voltage having a step-down ratio can be obtained.

次に第９図は本発明の降圧制御を行うスイツチトキヤ
パシタ方式出力電圧制御回路の他の実施例を示す回路図
である。すなわち、４個のキヤパシタC₁〜C₄と10個（３
×４−２）のFETとを使用して、入力電圧を1/8倍（1/2
^4-1）に降圧した出力電圧を得る降圧回路図である。Next, FIG. 9 is a circuit diagram showing another embodiment of the switch capacitor type output voltage control circuit for performing the step-down control of the present invention. That is, four capacitors C _{1 to} C ₄ and 10 (3
× 4-2) FET and the input voltage is 1/8 times (1/2
FIG. 4 is a step-down circuit diagram for obtaining a step-down output voltage in ^4-1 ).

同図において、41〜50はFET、51は入力電圧端子、52
は出力電圧端子、53は入出力共通端子、φ_１〜φ_５はFE
Tのゲートに入力される信号、₁,_５は信号φ₁,φ_５
の反転信号である。尚、FET41は反転信号_１のときの
み「ON」するFET、FET49は信号φ_５以外のとき「ON」す
るFETである。In the figure, 41 to 50 are FETs, 51 is an input voltage terminal, 52
An output voltage terminal, the input-output common terminal 53, phi ₁ to [phi] ₅ is FE
The signals input to the gate of T, ₁ and ₅ are the signals φ ₁ and φ ₅
Is an inversion signal of. Incidentally, FET 41 is FET, FET 49 to "ON" only when the inverted signal ₁ is a FET to "ON" when other than the signal phi _5.

第10図はこの回路の動作説明に供するタイムチヤート
であり、同図の（ａ）〜（ｆ）は、それぞれFETのゲー
トに入力される信号φ_１〜φ_５のタイミング波形を示
す。この実施例の場合、図中の（１）〜（４）で示す４
通りのタイミングでスイツチングされている。Figure 10 is a Taimuchiyato illustrating the operation of the circuit, of FIG. (A) ~ (f), respectively showing the timing waveforms of signals phi ₁ to [phi] ₅ input to the gate of the FET. In the case of this embodiment, 4 (1) to (4) shown in FIG.
Switching is performed at the same timing.

以上のように構成された本発明の実施例についてその
動作を説明する。まず第10図において、タイミング
（１）のときは信号φ_１と信号φ_４とが「ON」し、他の
信号は「OFF」しているので、FET41,43,46,49が「ON」
し他のFETは「OFF」となつている。The operation of the embodiment of the present invention configured as described above will be described. First, in FIG. 10, the timing (1) when the signal phi ₁ and the signal phi ₄ and is "ON", since the other signals are "OFF", FET41,43,46,49 is "ON"
The other FETs are "OFF".

そして入力電圧端子51に印加される入力電圧をV₁と
し、キヤパシタC₁,C₂,C₃,C₄の電圧をそれぞれV_C1,V_C2,V
_C3,V_C4とすれば、 V₁＝V_C1＋V_C2＋V_C3＋V_C4 （８） となる。The input voltage applied to the input voltage terminal 51 is V _1, and the voltages of the capacitors C ₁ , C ₂ , C ₃ , C ₄ are V _C1 , V _C2 , V
Assuming that _C3 and V _C4 , V ₁ = V _C1 + V _C2 + V _C3 + V _C4 (8)

次に同様に、第10図におけるタイミング（２）のと
き、キヤパシタC₁の電圧V_C1は次のようになる。Then Similarly, when time (2) in FIG. 10, the voltage V _C1 of Kiyapashita C ₁ is as follows.

V_C1＝V_C2＋V_C3＋V_C4 （９） 同様に、第10図におけるタイミング（３）のときキヤ
パシタC₂の電圧V_C2は次のようになる。 _{V C1 = V C2 + V C3} + V C4 (9) Similarly, the voltage V _C2 of Kiyapashita C ₂ when time (3) in FIG. 10 is as follows.

V_C2＝V_C3＋V_C4 （10） 同様に、第10図におけるタイミング（４）のときキヤ
パシタC₃の電圧V_C3は V_C3−V_C4 （11） となり、これが出力電圧端子52から得られる出力電圧V₂
に等しいものとなり、従つて（８）〜（11）式からV₂＝
V₁/8となつて入力電圧の1/8倍の出力電圧が得られるこ
とになり従来の出力電圧1/4に比較して２倍の降圧比の
出力電圧が得られるものとなる。V _C2 = V _C3 + V _C4 (10) Similarly, at timing (4) in FIG. 10, the voltage V _C3 of the capacitor C ₃ becomes V _C3 −V _C4 (11), which is the output obtained from the output voltage terminal 52. Voltage V ₂
Therefore, from equations (8) to (11), V ₂ =
The output voltage of V _1/8 and Do connexion twice the step-down ratio compared to become a conventional output voltage 1/4 the 1/8 times the output voltage is obtained in the input voltage becomes the obtained.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明のスイツチトキヤパシタ方
式出力電圧制御回路によれば、入力電圧を印加する入力
電圧端子と昇圧された出力電圧を得る出力電圧端子の間
に、Ｎ個のキヤパシタとこのキヤパシタの接続制御を行
う3N−２個のスイツチとを設け、このスイツチは入力電
圧端子側に設けられた初段のキヤパシタから順次キヤパ
シタごとに充電制御を行い、かつ充電されたキヤパシタ
の電圧の和の電圧により次段のキヤパシタの充電を行う
スイッチング手段を有しているので、回路を構成するキ
ヤパシタおよびスイツチ等の素子を追加することなく、
高い昇圧電圧が得られるという効果がある。As described above, according to the switch capacitor type output voltage control circuit of the present invention, N capacitors and this capacitor are connected between the input voltage terminal for applying the input voltage and the output voltage terminal for obtaining the boosted output voltage. 3N-2 switches for controlling the connection of the switches are provided, and the switches perform charge control for each capacitor sequentially from the first stage capacitor provided on the input voltage terminal side, and the voltage of the sum of the voltages of the charged capacitors is provided. Since the switching means for charging the next-stage capacitor is provided, without adding elements such as a capacitor and a switch constituting the circuit,
There is an effect that a high boosted voltage can be obtained.

また、入力電圧を印加する入力電圧端子と降圧された
出力電圧を得る出力電圧端子との間にＮ個のキヤパシタ
と3N−２個のスイツチとを設け、Ｎ個のキヤパシタを直
列に接続して入力電圧による充電を行つた後、この入力
電圧を切り離し直列に接続されたキヤパシタの中で初段
の第１のキヤパシタから順次１個づつキヤパシタをとり
だしてこのキヤパシタと後段のキヤパシタとを並列に接
続し、この接続が終了後このとり出されたキヤパシタを
切り離して、最終的に第Ｎ−１段のキヤパシタと最終段
の第Ｎのキヤパシタとを並列に接続するように上記スイ
ツチのスイツチング手段を構成しているので、回路を構
成するキヤパシタおよびスイツチ等の素子を追加するこ
となく高い降圧比の電圧が得られるという効果がある。Further, N capacitors and 3N-2 switches are provided between an input voltage terminal for applying an input voltage and an output voltage terminal for obtaining a stepped-down output voltage, and N capacitors are connected in series. After charging by the input voltage, the input voltage is disconnected, and one capacitor is sequentially taken out of the first-stage first capacitor from among the series-connected capacitors, and this capacitor and the second-stage capacitor are connected in parallel. After the connection is completed, the extracted capacitor is cut off, and the switching means of the switch is constituted so as to finally connect the (N-1) th capacitor and the last Nth capacitor in parallel. Therefore, there is an effect that a voltage having a high step-down ratio can be obtained without adding elements such as a capacitor and a switch constituting the circuit.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の昇圧制御を行うスイツチトキヤパシタ
方式出力電圧制御回路の一実施例を示す回路図、第２図
はこの回路のタイムチヤート、第３図はこの回路の動作
説明に供する等価回路図、第４図は本発明の昇圧制御を
行うスイツチトキヤパシタ方式出力電圧制御回路の他の
実施例を示す回路図、第５図はそのタイムチヤートであ
る。第６図は本発明の降圧制御を行うスイツチトキヤパ
シタ方式出力電圧制御回路の一実施例を示す回路図、第
７図はこの回路のタイムチヤート、第８図はこの回路の
動作説明に供する等価回路図、第９図は本発明の降圧制
御を行うスイツチトキヤパシタ方式出力電圧制御回路の
他の実施例を示す回路図、第10図はそのタイムチヤート
である。第11図は従来の昇圧制御を行うスイツチトキヤ
パシタ方式出力電圧制御回路図、第12図はそのタイムチ
ヤート、第13図はその動作説明に供する等価回路図であ
る。第14図は従来の降圧制御を行うスイツチトキヤパシ
タ方式出力電圧制御回路図、第15図はそのタイムチヤー
ト、第16図はその動作説明に供する等価回路図である。 1,31……入力電圧端子、2,32……出力電圧端子、3,33…
…入出力共通端子、S₁〜S_3N-2……スイツチ、C₁〜C_N…
…キヤパシタ。FIG. 1 is a circuit diagram showing an embodiment of a switch capacitor type output voltage control circuit for boosting control according to the present invention, FIG. 2 is a time chart of this circuit, and FIG. 3 is an equivalent circuit for explaining the operation of this circuit. FIG. 4 is a circuit diagram showing another embodiment of the switch capacitor type output voltage control circuit for performing the boost control of the present invention, and FIG. 5 is a time chart thereof. FIG. 6 is a circuit diagram showing an embodiment of a switch capacitor type output voltage control circuit for performing step-down control according to the present invention, FIG. 7 is a time chart of this circuit, and FIG. 8 is an equivalent circuit for explaining the operation of this circuit. FIG. 9 is a circuit diagram showing another embodiment of the switch capacitor type output voltage control circuit for performing the step-down control of the present invention, and FIG. 10 is a time chart thereof. FIG. 11 is a circuit diagram of a conventional switch capacitor type output voltage control circuit for performing boosting control, FIG. 12 is a time chart thereof, and FIG. 13 is an equivalent circuit diagram for explaining the operation thereof. FIG. 14 is a circuit diagram of a conventional switch capacitor type output voltage control circuit for performing step-down control, FIG. 15 is a time chart thereof, and FIG. 16 is an equivalent circuit diagram for explaining the operation thereof. 1,31 …… Input voltage terminal, 2,32 …… Output voltage terminal, 3,33…
… Input / output common terminal, S _{1 to} S _3N-2 … Switch, C _{1 to} C _N …
... Capashita.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】入力電圧端子と、出力電圧端子と、入出力
共通端子とを有し、入力電圧端子と出力電圧端子との間
に、キャパシタと，一端が共通接続され他端はそれぞれ
キャパシタの一端及び他端に接続される第１及び第２の
スイッチと，一端がキャパシタの他端に接続され他端は
入出力共通端子に接続される第３のスイッチとからなる
Ｎ−１（Ｎは３以上の整数）個の充電回路と、第４のス
イッチと，出力電圧端子と入出力共通端子間に接続され
る出力キャパシタとからなる充電出力回路とを順に配設
するとともに、前段の充電回路のキャパシタの一端を後
段の充電回路の第１のスイッチの一端に接続し、かつ初
段の充電回路の第１のスイッチの一端を入力電圧端子に
接続し、最終段の充電回路の第１のスイッチの他端を充
電出力回路の第４のスイッチを介して出力電圧端子に接
続するようにしたスイッチトキャパシタ方式出力電圧制
御回路において、 初段の充電回路である第１段の充電回路の第１及び第２
のスイッチをオンするとともに第３のスイッチをオフし
てキャパシタに入力電圧端子からの入力電圧を充電する
第１のスイッチング手段と、 第１のスイッチング手段による充電の終了後に前段であ
る第１段の充電回路の第１及び第２のスイッチをオフし
かつ第３のスイッチをオンするとともに、後段である第
２段の充電回路の第１及び第２のスイッチをオンしかつ
第３のスイッチをオフして前記入力電圧と第１のスイッ
チング手段によるキャパシタの充電電圧との加算電圧を
第２段の充電回路のキャパシタに充電する第２のスイッ
チング手段と、 第２のスイッチング手段の充電動作と同様の充電動作を
残りの充電回路分繰り返し行う第３のスイッチング手段
と、 第３のスイッチング手段により最終段の充電回路への充
電が終了すると最終段の充電回路の第１及び第２のスイ
ッチをオフしかつ充電出力回路の第４のスイッチをオン
して前記出力キャパシタに前記入力電圧と各充電回路の
充電電圧の加算電圧とを充電する第４のスイッチング手
段と、 第４のスイッチング手段の充電動作が終了すると、前記
第１ないし第４のスイッチング手段を順次駆動して充電
動作を順次実行させる手段と を備え、Ｎ個のキャパシタと3N−２個のスイッチとによ
り、前記入力電圧端子に印加された入力電圧の2^N-1倍の
出力電圧を出力電圧端子から得るようにしたことを特徴
とするスイッチトキャパシタ方式出力電圧制御回路。An input voltage terminal, an output voltage terminal, and an input / output common terminal are provided. A capacitor is connected between the input voltage terminal and the output voltage terminal at one end and the other end is connected to the capacitor. N-1 (where N is a first switch) connected to one end and the other end, and a third switch connected to the input / output common terminal at one end is connected to the other end of the capacitor. A charge output circuit comprising a third switch and an output capacitor connected between an output voltage terminal and an input / output common terminal; One end of the capacitor of the first stage is connected to one end of a first switch of a subsequent stage charging circuit, and one end of the first switch of the first stage charging circuit is connected to an input voltage terminal. The other end of the charge output circuit In the switched capacitor type Output voltage control circuit which is adapted through the switch connected to the output voltage terminal, first and second charging circuits of the first stage is a charging circuit of the first stage
A first switching means for turning on the switch and turning off the third switch to charge the capacitor with the input voltage from the input voltage terminal; and a first stage which is a preceding stage after completion of charging by the first switching means. The first and second switches of the charging circuit are turned off and the third switch is turned on, and the first and second switches of the subsequent second-stage charging circuit are turned on and the third switch is turned off. A second switching means for charging the capacitor of the second stage charging circuit with an added voltage of the input voltage and a charging voltage of the capacitor by the first switching means; and a charging operation similar to the charging operation of the second switching means. A third switching means for repeating the charging operation for the remaining charging circuits; and a third switching means for completing the charging of the last charging circuit by the third switching means. Turning off the first and second switches of the charging circuit and turning on the fourth switch of the charging output circuit to charge the output capacitor with the input voltage and the sum of the charging voltages of the charging circuits; Switching means; and means for sequentially driving the first to fourth switching means to sequentially execute the charging operation when the charging operation of the fourth switching means is completed, comprising N capacitors and 3N-2 capacitors. A switched capacitor type output voltage control circuit, wherein an output voltage of 2 ^{N -1} times the input voltage applied to the input voltage terminal is obtained from the output voltage terminal by the switch. 【請求項２】入力電圧端子と、出力電圧端子と、入出力
共通端子とを有し、入力電圧端子と出力電圧端子との間
に、キャパシタと，一端が共通接続され他端はそれぞれ
キャパシタの一端及び他端に接続される第１及び第２の
スイッチと，一端がキャパシタの他端に接続され他端は
入出力共通端子に接続される第３のスイッチとからなる
Ｎ−１（Ｎは３以上の整数）個の充電回路を順に配設す
るとともに、入力電圧端子に接続される第４のスイッチ
と、出力電圧端子と入出力共通端子間に接続される出力
キャパシタとを設け、前段の充電回路の第１のスイッチ
の一端を後段の充電回路のキャパシタの一端に接続し、
かつ初段の充電回路のキャパシタの一端を第４のスイッ
チを介して入力電圧端子に接続し、最終段の充電回路の
第１のスイッチの一端を出力電圧端子に接続するように
したスイッチトキャパシタ方式出力電圧制御回路におい
て、 第４のスイッチ及び各充電回路の第２のスイッチをオン
するとともに各充電回路の第１及び第３のスイッチをオ
フして各充電回路のキャパシタ及び出力キャパシタを直
列に接続し、入力電圧端子に印加されている入力電圧を
各充電回路のキャパシタ及び出力キャパシタに充電する
第１のスイッチング手段と、 第１のスイッチング手段による充電が終了すると、第４
のスイッチをオフして入力電圧端子を各充電回路から切
り離すとともに、前段である第１段の充電回路の第１及
び第３のスイッチをオンしかつ第２のスイッチをオフし
て前段の充電回路のキャパシタと後段である第２段以降
の充電回路のキャパシタとを並列接続する第２のスイッ
チング手段と、 第２のスイッチング手段の動作が終了すると並列接続さ
れた前段の充電回路の第１及び第３のスイッチをオフし
てその充電回路のキャパシタを後段の充電回路のキャパ
シタから切り離すとともに、次の充電回路の第１及び第
３のスイッチをオンしかつ第２のスイッチをオフして前
記次の充電回路のキャパシタと後段である第３段以降の
充電回路のキャパシタとを並列接続する第３のスイッチ
ング手段と、 第３のスイッチング手段による充電回路のキャパシタの
切り離し動作及び並列接続動作と同様の動作を残りの充
電回路分繰り返し行う第４のスイッチング手段と、 第４のスイッチング手段の切り離し動作及び並列接続動
作が終了すると、前記第１ないし第４のスイッチング手
段を順次駆動して同様の動作を順次実行させる手段と を備え、Ｎ個のキャパシタと3N−２個のスイッチとによ
り、前記入力電圧端子に印加された入力電圧の1/2^N-1倍
の出力電圧を出力電圧端子から得るようにしたことを特
徴とするスイッチトキャパシタ方式出力電圧制御回路。2. An input voltage terminal, an output voltage terminal, and an input / output common terminal. A capacitor is connected between the input voltage terminal and the output voltage terminal at one end and the other end is connected to the capacitor. N-1 (where N is a first switch) connected to one end and the other end, and a third switch connected to the input / output common terminal at one end is connected to the other end of the capacitor. And a fourth switch connected to the input voltage terminal, and an output capacitor connected between the output voltage terminal and the input / output common terminal. One end of the first switch of the charging circuit is connected to one end of the capacitor of the subsequent charging circuit,
And a switched capacitor type output in which one end of a capacitor of the first stage charging circuit is connected to an input voltage terminal via a fourth switch, and one end of the first switch of the last stage charging circuit is connected to an output voltage terminal. In the voltage control circuit, the fourth switch and the second switch of each charging circuit are turned on, and the first and third switches of each charging circuit are turned off to connect a capacitor and an output capacitor of each charging circuit in series. A first switching means for charging an input voltage applied to an input voltage terminal to a capacitor and an output capacitor of each charging circuit;
Is turned off to disconnect the input voltage terminal from each charging circuit, and turns on the first and third switches and turns off the second switch of the first stage charging circuit, which is the preceding stage, to turn off the second switch. Switching means for connecting in parallel the capacitor of the second stage and the capacitors of the second and subsequent charging circuits, and the first and the second charging circuits of the preceding stage connected in parallel when the operation of the second switching means is completed. 3 is turned off to disconnect the capacitor of the charging circuit from the capacitor of the subsequent charging circuit, and the first and third switches of the next charging circuit are turned on and the second switch is turned off to turn off the next charging circuit. Third switching means for connecting the capacitor of the charging circuit and the capacitors of the third and subsequent charging circuits at the subsequent stage in parallel; A fourth switching means for repeating the same operation as the capacitor disconnection operation and the parallel connection operation for the remaining charging circuits; and when the disconnection operation and the parallel connection operation of the fourth switching means are completed, the first to fourth switching means Means for sequentially driving the switching means to sequentially execute the same operation, wherein N capacitors and 3N−2 switches make the input voltage terminal ^{N N−1 of} the input voltage applied to the input voltage terminal. A switched capacitor type output voltage control circuit characterized in that a double output voltage is obtained from an output voltage terminal.