JP2842809B2 - キャッシュ索引の障害訂正装置 - Google Patents
キャッシュ索引の障害訂正装置Info
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- 238000010586 diagram Methods 0.000 description 3
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- G06—COMPUTING; CALCULATING OR COUNTING
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【0001】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるストアイン方式のキャッシュ索引の障害訂
正装置、、特にアドレスアレイから読み出したデータに
対する障害訂正装置に関する。
テムにおけるストアイン方式のキャッシュ索引の障害訂
正装置、、特にアドレスアレイから読み出したデータに
対する障害訂正装置に関する。
【0002】
【従来の技術】プロセッサそれぞれがストアイン方式の
キャッシュを有するマルチプロセッサシステムにおい
て、キャッシュについてメモリ一致制御(storag
e coherency control)を行うため
に、キャッシュ・ステータスとしてINV,CE,CS
及びDEが使用されることがある。INVとはキャッシ
ュに登録されているデータが無効、CEとは、キャッシ
ュに登録されているデータが主記憶に格納されているデ
ータと一致し、他のキャッシュにそのコピーが存在しな
い状態、CSとはキャッシュに登録されているデータが
主記憶に格納されているデータと一致し他のキャッシュ
にコピーが存在する状態、DEとはキャッシュに登録さ
れているデータが主記憶に格納されているデータと一致
せず他のキャッシュにも存在しない状態をいう。
キャッシュを有するマルチプロセッサシステムにおい
て、キャッシュについてメモリ一致制御(storag
e coherency control)を行うため
に、キャッシュ・ステータスとしてINV,CE,CS
及びDEが使用されることがある。INVとはキャッシ
ュに登録されているデータが無効、CEとは、キャッシ
ュに登録されているデータが主記憶に格納されているデ
ータと一致し、他のキャッシュにそのコピーが存在しな
い状態、CSとはキャッシュに登録されているデータが
主記憶に格納されているデータと一致し他のキャッシュ
にコピーが存在する状態、DEとはキャッシュに登録さ
れているデータが主記憶に格納されているデータと一致
せず他のキャッシュにも存在しない状態をいう。
【0003】このようなプロトコルによるキャッシュ一
致制御についての文献として、例えば、次のものを挙げ
ることができる。
致制御についての文献として、例えば、次のものを挙げ
ることができる。
【0004】ACM Transaction on Computer Systems, V
ol 4, NOV. 1986, p273-298 “Cache Coherence Protoc
ols: Evaluation Using a Multiprocessor Simulation
Model ” James Archibald and Jean-loup Baer, Unive
rsity of Washington 本技法においては、キャッシュ・ステータスがDEの場
合、制御情報フィールドの障害により、これをCS、ま
たは、CEと判断した時、システムに唯一の情報をもつ
キャッシュを失うことになり、ストアイン方式のキャッ
シュの障害が主記憶の障害となるため、制御情報フィー
ルドの信頼性をあげなければならない。
ol 4, NOV. 1986, p273-298 “Cache Coherence Protoc
ols: Evaluation Using a Multiprocessor Simulation
Model ” James Archibald and Jean-loup Baer, Unive
rsity of Washington 本技法においては、キャッシュ・ステータスがDEの場
合、制御情報フィールドの障害により、これをCS、ま
たは、CEと判断した時、システムに唯一の情報をもつ
キャッシュを失うことになり、ストアイン方式のキャッ
シュの障害が主記憶の障害となるため、制御情報フィー
ルドの信頼性をあげなければならない。
【0005】従来のこの種のキャッシュ索引の障害訂正
装置として、制御情報フィールドにパリティを付与する
方法と、ECCチェックビットを付与する方法が知られ
ている。特に、ここでは、パリティを付与する方法につ
いて、図4を参照して説明する。
装置として、制御情報フィールドにパリティを付与する
方法と、ECCチェックビットを付与する方法が知られ
ている。特に、ここでは、パリティを付与する方法につ
いて、図4を参照して説明する。
【0006】図4において、本キャッシュ索引の障害訂
正装置は、メモリアドレスを格納するアドレスレジスタ
200と、キャッシュに登録されているメモリアドレス
のキーアドレスフィールド及びキャッシュ・ステータス
を判定するための制御情報フィールドを有するアドレス
アレイ201と、アドレスアレイ201から読み出され
たキーアドレスフィールドの1ビットエラー訂正・2ビ
ットエラー検出を行うECC回路202と、キーアドレ
スのアドレス一致を検出する比較器203と、アドレス
アレイ201から読み出された制御情報フィールドから
キャッシュ・ステータスの判定を行うステータス判定回
路204と、比較器203が出力するアドレス一致検出
結果とステータス判定回路204が出力するキャッシュ
・ステータス判定結果からキャッシュ・ヒット/ミスヒ
ットの判定を行うヒット判定回路205と、パリティチ
ェックにより制御情報フィールドの障害検出を行う制御
フィールド障害検出回路206と、制御情報フィールド
更新時にアドレスアレイ201に登録するデータ(制御
情報)を生成する制御情報生成回路207から構成され
る。
正装置は、メモリアドレスを格納するアドレスレジスタ
200と、キャッシュに登録されているメモリアドレス
のキーアドレスフィールド及びキャッシュ・ステータス
を判定するための制御情報フィールドを有するアドレス
アレイ201と、アドレスアレイ201から読み出され
たキーアドレスフィールドの1ビットエラー訂正・2ビ
ットエラー検出を行うECC回路202と、キーアドレ
スのアドレス一致を検出する比較器203と、アドレス
アレイ201から読み出された制御情報フィールドから
キャッシュ・ステータスの判定を行うステータス判定回
路204と、比較器203が出力するアドレス一致検出
結果とステータス判定回路204が出力するキャッシュ
・ステータス判定結果からキャッシュ・ヒット/ミスヒ
ットの判定を行うヒット判定回路205と、パリティチ
ェックにより制御情報フィールドの障害検出を行う制御
フィールド障害検出回路206と、制御情報フィールド
更新時にアドレスアレイ201に登録するデータ(制御
情報)を生成する制御情報生成回路207から構成され
る。
【0007】ここで、制御情報フィールドは、Vビット
(Valid:V=1の時有効/V=0の時無効)、S
ビット(Shared:S=1の時Shared/S=
0の時Exclusive)、Dビット(Dirty:
D=1の時Dirty/D=0の時Clean)からな
り、制御情報生成回路207において、図5のフローチ
ャートに示す通りキャッシュ・ステータスCE,DE,
CS及びINVにより決定し、二重化(VP,SP,D
P)してアドレスアレイ201に登録する。
(Valid:V=1の時有効/V=0の時無効)、S
ビット(Shared:S=1の時Shared/S=
0の時Exclusive)、Dビット(Dirty:
D=1の時Dirty/D=0の時Clean)からな
り、制御情報生成回路207において、図5のフローチ
ャートに示す通りキャッシュ・ステータスCE,DE,
CS及びINVにより決定し、二重化(VP,SP,D
P)してアドレスアレイ201に登録する。
【0008】なお、Vビットとはアドレスアレイ201
に登録されているキーアドレスの有効性、Sビットとは
他のキャッシュにおける同一データの存在性(“1”な
ら存在)、Dビットとは主記憶のデータとの一致性
(“1”なら不一致)をそれぞれ表示する制御情報の要
素ビットを意味する。
に登録されているキーアドレスの有効性、Sビットとは
他のキャッシュにおける同一データの存在性(“1”な
ら存在)、Dビットとは主記憶のデータとの一致性
(“1”なら不一致)をそれぞれ表示する制御情報の要
素ビットを意味する。
【0009】また、キーアドレスフィールドには、1ビ
ットエラー訂正・2ビットエラー検出が可能なECCチ
ェックビットを付加してアドレスアレイ201に登録す
る。
ットエラー訂正・2ビットエラー検出が可能なECCチ
ェックビットを付加してアドレスアレイ201に登録す
る。
【0010】以下に、本例の動作について説明する。ア
ドレスレジスタ200によりアドレスアレイ201から
読み出されたキーアドレスフィールドは、ECC回路2
02を経て、比較器203へ入力され、キーアドレスの
アドレス一致検出を行う。また、同様にアドレスアレイ
201から読み出された制御情報フィールドは、そのま
まステータス判定回路204へ入力され、図6に示すキ
ャッシュ・ステータス判定制御情報パターン一覧表に従
いキャッシュ・ステータス判定を行う。次いで、比較器
203におけるアドレス一致検出とステータス判定回路
204におけるキャッシュ・ステータス判定の各結果に
よりヒット判定回路205において、キャッシュ・ヒッ
ト/ミスヒットの判定を行う。
ドレスレジスタ200によりアドレスアレイ201から
読み出されたキーアドレスフィールドは、ECC回路2
02を経て、比較器203へ入力され、キーアドレスの
アドレス一致検出を行う。また、同様にアドレスアレイ
201から読み出された制御情報フィールドは、そのま
まステータス判定回路204へ入力され、図6に示すキ
ャッシュ・ステータス判定制御情報パターン一覧表に従
いキャッシュ・ステータス判定を行う。次いで、比較器
203におけるアドレス一致検出とステータス判定回路
204におけるキャッシュ・ステータス判定の各結果に
よりヒット判定回路205において、キャッシュ・ヒッ
ト/ミスヒットの判定を行う。
【0011】ここで、アドレスアレイ201から読み出
したキーアドレスフィールドに1ビット障害が検出され
た場合、ECC回路202において障害検出、および障
害訂正を行うことにより、中断することなくキャッシュ
索引処理が実行できる。
したキーアドレスフィールドに1ビット障害が検出され
た場合、ECC回路202において障害検出、および障
害訂正を行うことにより、中断することなくキャッシュ
索引処理が実行できる。
【0012】また、制御情報フィールド障害検出回路2
06においては、アドレスアレイ201から読み出した
二重化された制御情報フィールドVとVP、SとSP、
DとDPについて照合を行うことによりエラーチェック
を行う。
06においては、アドレスアレイ201から読み出した
二重化された制御情報フィールドVとVP、SとSP、
DとDPについて照合を行うことによりエラーチェック
を行う。
【0013】
【発明が解決しようとする課題】この従来のキャッシュ
索引の障害訂正装置では、障害検出ビット以外の制御情
報を参照して、障害を訂正し、キャッシュ・ステータス
を判定することが不可能である。例えば、図6におい
て、Vビットにエラーが発生している場合に、Sビット
とDビットからVビットは特定できないため訂正できな
い。一方、ECCチェックビットのような訂正可能は情
報を付加するとすれば、ハードウェア投資が大となり原
価を高くなる。
索引の障害訂正装置では、障害検出ビット以外の制御情
報を参照して、障害を訂正し、キャッシュ・ステータス
を判定することが不可能である。例えば、図6におい
て、Vビットにエラーが発生している場合に、Sビット
とDビットからVビットは特定できないため訂正できな
い。一方、ECCチェックビットのような訂正可能は情
報を付加するとすれば、ハードウェア投資が大となり原
価を高くなる。
【0014】さらに、このように制御情報を二重化して
登録する従来方法では、訂正が不可能なため、障害を検
出した場合には、システムダウンによるしかなく、シス
テムの信頼性を低下させるという欠点がある。
登録する従来方法では、訂正が不可能なため、障害を検
出した場合には、システムダウンによるしかなく、シス
テムの信頼性を低下させるという欠点がある。
【0015】
【課題を解決するための手段】本発明のキャッシュ索引
の障害訂正装置は、各プロセッサが、イリノイ方式のプ
ロトコルによるメモリ一致制御を採用したストアインキ
ャッシュ方式のキャッシュを有するマルチプロセッサシ
ステムにおけるキャッシュ索引の障害訂正装置におい
て、アドレスアレイに格納するキーアドレスの制御情報
であり、かつ該制御情報に誤りを検出したときに誤りを
訂正しキャッシュステータス判定が行えるように取り決
められた制御情報である、キャッシュに登録されている
アドレスが有効であることを示す有効ビット、他のキャ
ッシュにはコピーが存在しないことを示すエクスクルー
シヴビット、およびキャッシュに登録されているデータ
が主記憶のデータを一致していることを示すクリーンビ
ットと、前記アドレスアレイから前記制御情報が読み出
されたときに該制御情報の誤りを検出する制御情報フィ
ールド障害検出回路と、前記制御情報のうちのいずれか
に誤りが検出されたときに該制御情報のビット以外の情
報ビットから誤りの訂正を行ってキャッシュステータス
を判定するキャッシュステータス判定回路とを設けたこ
とを特徴とする。
の障害訂正装置は、各プロセッサが、イリノイ方式のプ
ロトコルによるメモリ一致制御を採用したストアインキ
ャッシュ方式のキャッシュを有するマルチプロセッサシ
ステムにおけるキャッシュ索引の障害訂正装置におい
て、アドレスアレイに格納するキーアドレスの制御情報
であり、かつ該制御情報に誤りを検出したときに誤りを
訂正しキャッシュステータス判定が行えるように取り決
められた制御情報である、キャッシュに登録されている
アドレスが有効であることを示す有効ビット、他のキャ
ッシュにはコピーが存在しないことを示すエクスクルー
シヴビット、およびキャッシュに登録されているデータ
が主記憶のデータを一致していることを示すクリーンビ
ットと、前記アドレスアレイから前記制御情報が読み出
されたときに該制御情報の誤りを検出する制御情報フィ
ールド障害検出回路と、前記制御情報のうちのいずれか
に誤りが検出されたときに該制御情報のビット以外の情
報ビットから誤りの訂正を行ってキャッシュステータス
を判定するキャッシュステータス判定回路とを設けたこ
とを特徴とする。
【0016】
【実施例】次に、本発明について、図面を参照して説明
する。図1は本発明の一実施例を示すブロック図であ
る。
する。図1は本発明の一実施例を示すブロック図であ
る。
【0017】図1において、100はメモリアドレスを
格納するアドレスレジスタ、101はキャッシュに登録
されているメモリアドレスのキーアドレスフィールド及
びキャッシュ・ステータスを判定するための制御情報フ
ィールドを有するアドレスアレイ、102はアドレスア
レイ101から読み出されたキーアドレスフィールドの
1ビットエラー訂正・2ビットエラー検出を行うECC
回路、103はキーアドレスのアドレス一致を検出する
比較器、104はキャッシュ・ステータス更新時にアド
レスアレイ101に登録する制御情報を生成する制御情
報生成回路、105はアドレスアレイ101から読み出
された制御情報フィールドの障害を検出する制御情報フ
ィールド障害検出回路、106は制御情報フィールド障
害検出回路105で障害が検出された時にこれを訂正
し、キャッシュ・ステータスの判定を行うキャッシュ・
ステータス判定回路、107は比較器103が出力する
アドレス一致検出結果とキャッシュ・ステータス判定回
路106が出力するキャッシュ・ステータス判定結果か
らキャッシュ・ヒット/ミスヒットの判定を行うヒット
判定回路である。
格納するアドレスレジスタ、101はキャッシュに登録
されているメモリアドレスのキーアドレスフィールド及
びキャッシュ・ステータスを判定するための制御情報フ
ィールドを有するアドレスアレイ、102はアドレスア
レイ101から読み出されたキーアドレスフィールドの
1ビットエラー訂正・2ビットエラー検出を行うECC
回路、103はキーアドレスのアドレス一致を検出する
比較器、104はキャッシュ・ステータス更新時にアド
レスアレイ101に登録する制御情報を生成する制御情
報生成回路、105はアドレスアレイ101から読み出
された制御情報フィールドの障害を検出する制御情報フ
ィールド障害検出回路、106は制御情報フィールド障
害検出回路105で障害が検出された時にこれを訂正
し、キャッシュ・ステータスの判定を行うキャッシュ・
ステータス判定回路、107は比較器103が出力する
アドレス一致検出結果とキャッシュ・ステータス判定回
路106が出力するキャッシュ・ステータス判定結果か
らキャッシュ・ヒット/ミスヒットの判定を行うヒット
判定回路である。
【0018】なお、キャッシュ・ステータス更新時に、
アドレスアレイに登録する制御情報は、図3のフローチ
ャートに従って決定する。
アドレスアレイに登録する制御情報は、図3のフローチ
ャートに従って決定する。
【0019】次に、アドレスアレイ101からデータを
読み出した時、制御情報フィールドのいずれかのビット
に障害があった場合の、キャッシュ・ヒット/ミスヒッ
ト判定までの処理について説明する。
読み出した時、制御情報フィールドのいずれかのビット
に障害があった場合の、キャッシュ・ヒット/ミスヒッ
ト判定までの処理について説明する。
【0020】まず、アドレスアレイ101から読み出し
た制御情報フィールドを制御情報フィールド障害検出回
路105へ入力する。制御情報フィールド障害検出回路
105では、二重化された制御情報を比較チェックする
ことにより、どの情報に障害があるのかを検出する。次
に、キャッシュ・ステータス判定回路106において、
障害のあった制御情報を訂正し、キャッシュ・ステータ
スを判定する。そして、ヒット判定回路107におい
て、比較器103から出力されるアドレス一致検出の情
報と、ステータス判定回路106から出力されるキャッ
シュ・ステータスにより、キャッシュ・ヒット/ミスヒ
ットを決定する。
た制御情報フィールドを制御情報フィールド障害検出回
路105へ入力する。制御情報フィールド障害検出回路
105では、二重化された制御情報を比較チェックする
ことにより、どの情報に障害があるのかを検出する。次
に、キャッシュ・ステータス判定回路106において、
障害のあった制御情報を訂正し、キャッシュ・ステータ
スを判定する。そして、ヒット判定回路107におい
て、比較器103から出力されるアドレス一致検出の情
報と、ステータス判定回路106から出力されるキャッ
シュ・ステータスにより、キャッシュ・ヒット/ミスヒ
ットを決定する。
【0021】ここで、図2のフローチャートを用いて、
制御情報フィールドの訂正とキャッシュ・ステータス判
定について説明する。図2は、キャッシュ・ステータス
判定回路106での処理を表したフローチャートであ
る。
制御情報フィールドの訂正とキャッシュ・ステータス判
定について説明する。図2は、キャッシュ・ステータス
判定回路106での処理を表したフローチャートであ
る。
【0022】まず、制御情報フィールドのVビットに障
害が検出された場合、E=0、かつ、C=0の時、Vビ
ットを0と訂正し、キャッシュ・ステータスをINVと
判定する。また、E=1、または、C=1の時、Vビッ
トを1と訂正し、EビットとCビットの値により、通常
と同様にキャッシュ・ステータスの判定を行う。
害が検出された場合、E=0、かつ、C=0の時、Vビ
ットを0と訂正し、キャッシュ・ステータスをINVと
判定する。また、E=1、または、C=1の時、Vビッ
トを1と訂正し、EビットとCビットの値により、通常
と同様にキャッシュ・ステータスの判定を行う。
【0023】次に、Eビットに障害が検出された場合、
V=0の時、Eビットを0と訂正し、キャッシュ・ステ
ータスをINVと判定する。また、V=1の時、Cビッ
トにより、C=0の場合、Eビットを1と訂正し、キャ
ッシュ・ステータスをDEと判定する。また、C=1の
場合、Eビットを0と訂正し、キャッシュ・ステータス
をCSと判定する。
V=0の時、Eビットを0と訂正し、キャッシュ・ステ
ータスをINVと判定する。また、V=1の時、Cビッ
トにより、C=0の場合、Eビットを1と訂正し、キャ
ッシュ・ステータスをDEと判定する。また、C=1の
場合、Eビットを0と訂正し、キャッシュ・ステータス
をCSと判定する。
【0024】また、Cビットに障害が検出された場合、
V=0の時、Cビットを0と訂正し、キャッシュ・ステ
ータスをINVと判定する。また、V=1の時、Eビッ
トにより、E=0の場合、Cビットを1と訂正し、キャ
ッシュ・ステータスをCSと判定する。また、E=1の
場合、Cビットを0と判定し、キャッシュ・ステータス
をDEと判定する。
V=0の時、Cビットを0と訂正し、キャッシュ・ステ
ータスをINVと判定する。また、V=1の時、Eビッ
トにより、E=0の場合、Cビットを1と訂正し、キャ
ッシュ・ステータスをCSと判定する。また、E=1の
場合、Cビットを0と判定し、キャッシュ・ステータス
をDEと判定する。
【0025】これまでの処理により、アドレスアレイ1
01から読み出したデータに障害を検出した場合、キャ
ッシュ索引処理を中断することなく、障害訂正を行い、
キォッシュ・ヒット/ミスヒットの判定をすることがで
きることになる。
01から読み出したデータに障害を検出した場合、キャ
ッシュ索引処理を中断することなく、障害訂正を行い、
キォッシュ・ヒット/ミスヒットの判定をすることがで
きることになる。
【0026】
【発明の効果】以上説明したように本発明は、読み出し
たアドレスアレイの制御情報フィールドに障害を検出し
た場合、キャッシュ索引処理を中断することなく、ま
た、最小のハードウェア投資により、障害訂正を行い、
キャッシュ・ヒット/ミスヒットの判定を行うことがで
きる。
たアドレスアレイの制御情報フィールドに障害を検出し
た場合、キャッシュ索引処理を中断することなく、ま
た、最小のハードウェア投資により、障害訂正を行い、
キャッシュ・ヒット/ミスヒットの判定を行うことがで
きる。
【図1】本発明の一実施例のブロック図である。
【図2】本発明の障害訂正/キャッシュ・ステータス判
定のフローチャートである。
定のフローチャートである。
【図3】本発明の制御情報フィールド生成のフローチャ
ートである。
ートである。
【図4】従来技術の一実施例のブロック図である。
【図5】従来技術の制御情報フィールド生成のフローチ
ャートである。
ャートである。
【図6】従来技術のキャッシュ・ステータス判定制御情
報パターン一覧表である。
報パターン一覧表である。
100 アドレスレジスタ 101 アドレスアレイ 102 ECC回路 103 比較器 104 制御情報生成回路 105 制御情報フィールド障害検出回路 106 キャッシュ・ステータス判定回路 107 ヒット判定回路 200 アドレスレジスタ 201 アドレスアレイ 202 ECC回路 203 比較器 204 ステータス判定回路 205 ヒート判定回路 206 制御情報フィールド障害検出回路 207 制御情報生成回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G06F 12/08 - 12/12 G06F 15/16
Claims (1)
- 【請求項1】 各プロセッサが、イリノイ方式のプロト
コルによるメモリ一致制御を採用したストアインキャッ
シュ方式のキャッシュを有するマルチプロセッサシステ
ムにおけるキャッシュ索引の障害訂正装置において、 アドレスアレイに格納するキーアドレスの制御情報であ
って該制御情報に誤りを検出したときに誤りを訂正しキ
ャッシュステータス判定が行えるように取り決められた
制御情報である3つのビット、すなわち、キャッシュに
登録されているアドレスが有効であることを示す有効ビ
ット、他のキャッシュにはコピーが存在しないことを示
すエクスクルーシヴビット、およびキャッシュに登録さ
れているデータが主記憶のデータを一致していることを
示すクリーンビットと; 前記アドレスアレイから前記制御情報が読み出されたと
きに該制御情報の誤りを検出する制御情報フィールド障
害検出回路と;前記障害検出回路において、前記有効ビットに障害が検
出された場合に、前記エクスクルーシヴビットが他のキ
ャッシュにはコピーが”存在”することを示しかつ前記
クリーンビットが前記主記憶のデータと”不一致”であ
ることを示していれば前記有効ビットを”無効”と訂正
し、また、前記エクスクルーシヴビットが”存在せず”
を示しているかもしくは前記クリーンビットが”一致”
を示していれば前記有効ビットを”有効”に訂正し、ま
た、 前記障害検出回路において、前記エクスクルーシヴビッ
トに障害が検出された場合に、前記有効ビットが”無
効”を示しているときには前記エクスクルーシヴビット
を”存在”に訂正し、一方、前記有効ビットが”有効”
を示しているときは前記クリーンビットが”不一致”な
らば前記エクスクルーシヴビットを”存在せず”に訂正
し、一方、前記クリーンビットが”一致”ならば前記エ
クスクルーシヴビットを”存在”に訂正し、また、 前記障害検出回路において、前記クリーンビットに障害
が検出された場合に、前記有効ビットが”無効”を示し
ているときには前記クリーンビットを”不一致”と訂正
し、一方、前記有効ビットが”有効”を示しているとき
には、前記エクスクルーシヴビットが”存在”を示して
いるならば前記クリーンビットを”一致”と訂正し、一
方、前記エクスクルーシヴビットが”存在せず”ならば
前記クリ ーンビットを”不一致”と訂正をして キャッシ
ュステータスを判定するキャッシュステータス判定回路
とを設けたことを特徴とするキャッシュ索引の障害訂正
装置。
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---|---|---|---|
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