JP2842809B2 - キャッシュ索引の障害訂正装置 - Google Patents

キャッシュ索引の障害訂正装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるストアイン方式のキャッシュ索引の障害訂
正装置、、特にアドレスアレイから読み出したデータに
対する障害訂正装置に関する。
【０００２】
【従来の技術】プロセッサそれぞれがストアイン方式の
キャッシュを有するマルチプロセッサシステムにおい
て、キャッシュについてメモリ一致制御（ｓｔｏｒａｇ
ｅ ｃｏｈｅｒｅｎｃｙ ｃｏｎｔｒｏｌ）を行うため
に、キャッシュ・ステータスとしてＩＮＶ，ＣＥ，ＣＳ
及びＤＥが使用されることがある。ＩＮＶとはキャッシ
ュに登録されているデータが無効、ＣＥとは、キャッシ
ュに登録されているデータが主記憶に格納されているデ
ータと一致し、他のキャッシュにそのコピーが存在しな
い状態、ＣＳとはキャッシュに登録されているデータが
主記憶に格納されているデータと一致し他のキャッシュ
にコピーが存在する状態、ＤＥとはキャッシュに登録さ
れているデータが主記憶に格納されているデータと一致
せず他のキャッシュにも存在しない状態をいう。
【０００３】このようなプロトコルによるキャッシュ一
致制御についての文献として、例えば、次のものを挙げ
ることができる。
【０００４】ACM Transaction on Computer Systems, V
ol 4, NOV. 1986, p273-298 “Cache Coherence Protoc
ols: Evaluation Using a Multiprocessor Simulation
Model ” James Archibald and Jean-loup Baer, Unive
rsity of Washington 本技法においては、キャッシュ・ステータスがＤＥの場
合、制御情報フィールドの障害により、これをＣＳ、ま
たは、ＣＥと判断した時、システムに唯一の情報をもつ
キャッシュを失うことになり、ストアイン方式のキャッ
シュの障害が主記憶の障害となるため、制御情報フィー
ルドの信頼性をあげなければならない。
【０００５】従来のこの種のキャッシュ索引の障害訂正
装置として、制御情報フィールドにパリティを付与する
方法と、ＥＣＣチェックビットを付与する方法が知られ
ている。特に、ここでは、パリティを付与する方法につ
いて、図４を参照して説明する。
【０００６】図４において、本キャッシュ索引の障害訂
正装置は、メモリアドレスを格納するアドレスレジスタ
２００と、キャッシュに登録されているメモリアドレス
のキーアドレスフィールド及びキャッシュ・ステータス
を判定するための制御情報フィールドを有するアドレス
アレイ２０１と、アドレスアレイ２０１から読み出され
たキーアドレスフィールドの１ビットエラー訂正・２ビ
ットエラー検出を行うＥＣＣ回路２０２と、キーアドレ
スのアドレス一致を検出する比較器２０３と、アドレス
アレイ２０１から読み出された制御情報フィールドから
キャッシュ・ステータスの判定を行うステータス判定回
路２０４と、比較器２０３が出力するアドレス一致検出
結果とステータス判定回路２０４が出力するキャッシュ
・ステータス判定結果からキャッシュ・ヒット／ミスヒ
ットの判定を行うヒット判定回路２０５と、パリティチ
ェックにより制御情報フィールドの障害検出を行う制御
フィールド障害検出回路２０６と、制御情報フィールド
更新時にアドレスアレイ２０１に登録するデータ（制御
情報）を生成する制御情報生成回路２０７から構成され
る。
【０００７】ここで、制御情報フィールドは、Ｖビット
（Ｖａｌｉｄ：Ｖ＝１の時有効／Ｖ＝０の時無効）、Ｓ
ビット（Ｓｈａｒｅｄ：Ｓ＝１の時Ｓｈａｒｅｄ／Ｓ＝
０の時Ｅｘｃｌｕｓｉｖｅ）、Ｄビット（Ｄｉｒｔｙ：
Ｄ＝１の時Ｄｉｒｔｙ／Ｄ＝０の時Ｃｌｅａｎ）からな
り、制御情報生成回路２０７において、図５のフローチ
ャートに示す通りキャッシュ・ステータスＣＥ，ＤＥ，
ＣＳ及びＩＮＶにより決定し、二重化（ＶＰ，ＳＰ，Ｄ
Ｐ）してアドレスアレイ２０１に登録する。
【０００８】なお、Ｖビットとはアドレスアレイ２０１
に登録されているキーアドレスの有効性、Ｓビットとは
他のキャッシュにおける同一データの存在性（“１”な
ら存在）、Ｄビットとは主記憶のデータとの一致性
（“１”なら不一致）をそれぞれ表示する制御情報の要
素ビットを意味する。
【０００９】また、キーアドレスフィールドには、１ビ
ットエラー訂正・２ビットエラー検出が可能なＥＣＣチ
ェックビットを付加してアドレスアレイ２０１に登録す
る。
【００１０】以下に、本例の動作について説明する。ア
ドレスレジスタ２００によりアドレスアレイ２０１から
読み出されたキーアドレスフィールドは、ＥＣＣ回路２
０２を経て、比較器２０３へ入力され、キーアドレスの
アドレス一致検出を行う。また、同様にアドレスアレイ
２０１から読み出された制御情報フィールドは、そのま
まステータス判定回路２０４へ入力され、図６に示すキ
ャッシュ・ステータス判定制御情報パターン一覧表に従
いキャッシュ・ステータス判定を行う。次いで、比較器
２０３におけるアドレス一致検出とステータス判定回路
２０４におけるキャッシュ・ステータス判定の各結果に
よりヒット判定回路２０５において、キャッシュ・ヒッ
ト／ミスヒットの判定を行う。
【００１１】ここで、アドレスアレイ２０１から読み出
したキーアドレスフィールドに１ビット障害が検出され
た場合、ＥＣＣ回路２０２において障害検出、および障
害訂正を行うことにより、中断することなくキャッシュ
索引処理が実行できる。
【００１２】また、制御情報フィールド障害検出回路２
０６においては、アドレスアレイ２０１から読み出した
二重化された制御情報フィールドＶとＶＰ、ＳとＳＰ、
ＤとＤＰについて照合を行うことによりエラーチェック
を行う。
【００１３】
【発明が解決しようとする課題】この従来のキャッシュ
索引の障害訂正装置では、障害検出ビット以外の制御情
報を参照して、障害を訂正し、キャッシュ・ステータス
を判定することが不可能である。例えば、図６におい
て、Ｖビットにエラーが発生している場合に、Ｓビット
とＤビットからＶビットは特定できないため訂正できな
い。一方、ＥＣＣチェックビットのような訂正可能は情
報を付加するとすれば、ハードウェア投資が大となり原
価を高くなる。
【００１４】さらに、このように制御情報を二重化して
登録する従来方法では、訂正が不可能なため、障害を検
出した場合には、システムダウンによるしかなく、シス
テムの信頼性を低下させるという欠点がある。
【００１５】
【課題を解決するための手段】本発明のキャッシュ索引
の障害訂正装置は、各プロセッサが、イリノイ方式のプ
ロトコルによるメモリ一致制御を採用したストアインキ
ャッシュ方式のキャッシュを有するマルチプロセッサシ
ステムにおけるキャッシュ索引の障害訂正装置におい
て、アドレスアレイに格納するキーアドレスの制御情報
であり、かつ該制御情報に誤りを検出したときに誤りを
訂正しキャッシュステータス判定が行えるように取り決
められた制御情報である、キャッシュに登録されている
アドレスが有効であることを示す有効ビット、他のキャ
ッシュにはコピーが存在しないことを示すエクスクルー
シヴビット、およびキャッシュに登録されているデータ
が主記憶のデータを一致していることを示すクリーンビ
ットと、前記アドレスアレイから前記制御情報が読み出
されたときに該制御情報の誤りを検出する制御情報フィ
ールド障害検出回路と、前記制御情報のうちのいずれか
に誤りが検出されたときに該制御情報のビット以外の情
報ビットから誤りの訂正を行ってキャッシュステータス
を判定するキャッシュステータス判定回路とを設けたこ
とを特徴とする。
【００１６】
【実施例】次に、本発明について、図面を参照して説明
する。図１は本発明の一実施例を示すブロック図であ
る。
【００１７】図１において、１００はメモリアドレスを
格納するアドレスレジスタ、１０１はキャッシュに登録
されているメモリアドレスのキーアドレスフィールド及
びキャッシュ・ステータスを判定するための制御情報フ
ィールドを有するアドレスアレイ、１０２はアドレスア
レイ１０１から読み出されたキーアドレスフィールドの
１ビットエラー訂正・２ビットエラー検出を行うＥＣＣ
回路、１０３はキーアドレスのアドレス一致を検出する
比較器、１０４はキャッシュ・ステータス更新時にアド
レスアレイ１０１に登録する制御情報を生成する制御情
報生成回路、１０５はアドレスアレイ１０１から読み出
された制御情報フィールドの障害を検出する制御情報フ
ィールド障害検出回路、１０６は制御情報フィールド障
害検出回路１０５で障害が検出された時にこれを訂正
し、キャッシュ・ステータスの判定を行うキャッシュ・
ステータス判定回路、１０７は比較器１０３が出力する
アドレス一致検出結果とキャッシュ・ステータス判定回
路１０６が出力するキャッシュ・ステータス判定結果か
らキャッシュ・ヒット／ミスヒットの判定を行うヒット
判定回路である。
【００１８】なお、キャッシュ・ステータス更新時に、
アドレスアレイに登録する制御情報は、図３のフローチ
ャートに従って決定する。
【００１９】次に、アドレスアレイ１０１からデータを
読み出した時、制御情報フィールドのいずれかのビット
に障害があった場合の、キャッシュ・ヒット／ミスヒッ
ト判定までの処理について説明する。
【００２０】まず、アドレスアレイ１０１から読み出し
た制御情報フィールドを制御情報フィールド障害検出回
路１０５へ入力する。制御情報フィールド障害検出回路
１０５では、二重化された制御情報を比較チェックする
ことにより、どの情報に障害があるのかを検出する。次
に、キャッシュ・ステータス判定回路１０６において、
障害のあった制御情報を訂正し、キャッシュ・ステータ
スを判定する。そして、ヒット判定回路１０７におい
て、比較器１０３から出力されるアドレス一致検出の情
報と、ステータス判定回路１０６から出力されるキャッ
シュ・ステータスにより、キャッシュ・ヒット／ミスヒ
ットを決定する。
【００２１】ここで、図２のフローチャートを用いて、
制御情報フィールドの訂正とキャッシュ・ステータス判
定について説明する。図２は、キャッシュ・ステータス
判定回路１０６での処理を表したフローチャートであ
る。
【００２２】まず、制御情報フィールドのＶビットに障
害が検出された場合、Ｅ＝０、かつ、Ｃ＝０の時、Ｖビ
ットを０と訂正し、キャッシュ・ステータスをＩＮＶと
判定する。また、Ｅ＝１、または、Ｃ＝１の時、Ｖビッ
トを１と訂正し、ＥビットとＣビットの値により、通常
と同様にキャッシュ・ステータスの判定を行う。
【００２３】次に、Ｅビットに障害が検出された場合、
Ｖ＝０の時、Ｅビットを０と訂正し、キャッシュ・ステ
ータスをＩＮＶと判定する。また、Ｖ＝１の時、Ｃビッ
トにより、Ｃ＝０の場合、Ｅビットを１と訂正し、キャ
ッシュ・ステータスをＤＥと判定する。また、Ｃ＝１の
場合、Ｅビットを０と訂正し、キャッシュ・ステータス
をＣＳと判定する。
【００２４】また、Ｃビットに障害が検出された場合、
Ｖ＝０の時、Ｃビットを０と訂正し、キャッシュ・ステ
ータスをＩＮＶと判定する。また、Ｖ＝１の時、Ｅビッ
トにより、Ｅ＝０の場合、Ｃビットを１と訂正し、キャ
ッシュ・ステータスをＣＳと判定する。また、Ｅ＝１の
場合、Ｃビットを０と判定し、キャッシュ・ステータス
をＤＥと判定する。
【００２５】これまでの処理により、アドレスアレイ１
０１から読み出したデータに障害を検出した場合、キャ
ッシュ索引処理を中断することなく、障害訂正を行い、
キォッシュ・ヒット／ミスヒットの判定をすることがで
きることになる。
【００２６】
【発明の効果】以上説明したように本発明は、読み出し
たアドレスアレイの制御情報フィールドに障害を検出し
た場合、キャッシュ索引処理を中断することなく、ま
た、最小のハードウェア投資により、障害訂正を行い、
キャッシュ・ヒット／ミスヒットの判定を行うことがで
きる。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】本発明の障害訂正／キャッシュ・ステータス判
定のフローチャートである。
【図３】本発明の制御情報フィールド生成のフローチャ
ートである。
【図４】従来技術の一実施例のブロック図である。
【図５】従来技術の制御情報フィールド生成のフローチ
ャートである。
【図６】従来技術のキャッシュ・ステータス判定制御情
報パターン一覧表である。
【符号の説明】
１００ アドレスレジスタ １０１ アドレスアレイ １０２ ＥＣＣ回路 １０３ 比較器 １０４ 制御情報生成回路 １０５ 制御情報フィールド障害検出回路 １０６ キャッシュ・ステータス判定回路 １０７ ヒット判定回路 ２００ アドレスレジスタ ２０１ アドレスアレイ ２０２ ＥＣＣ回路 ２０３ 比較器 ２０４ ステータス判定回路 ２０５ ヒート判定回路 ２０６ 制御情報フィールド障害検出回路 ２０７ 制御情報生成回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/08 - 12/12 G06F 15/16

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 各プロセッサが、イリノイ方式のプロト
    コルによるメモリ一致制御を採用したストアインキャッ
    シュ方式のキャッシュを有するマルチプロセッサシステ
    ムにおけるキャッシュ索引の障害訂正装置において、 アドレスアレイに格納するキーアドレスの制御情報であ
    って該制御情報に誤りを検出したときに誤りを訂正しキ
    ャッシュステータス判定が行えるように取り決められた
    制御情報である３つのビット、すなわち、キャッシュに
    登録されているアドレスが有効であることを示す有効ビ
    ット、他のキャッシュにはコピーが存在しないことを示
    すエクスクルーシヴビット、およびキャッシュに登録さ
    れているデータが主記憶のデータを一致していることを
    示すクリーンビットと； 前記アドレスアレイから前記制御情報が読み出されたと
    きに該制御情報の誤りを検出する制御情報フィールド障
    害検出回路と；前記障害検出回路において、前記有効ビットに障害が検
    出された場合に、前記エクスクルーシヴビットが他のキ
    ャッシュにはコピーが”存在”することを示しかつ前記
    クリーンビットが前記主記憶のデータと”不一致”であ
    ることを示していれば前記有効ビットを”無効”と訂正
    し、また、前記エクスクルーシヴビットが”存在せず”
    を示しているかもしくは前記クリーンビットが”一致”
    を示していれば前記有効ビットを”有効”に訂正し、ま
    た、 前記障害検出回路において、前記エクスクルーシヴビッ
    トに障害が検出された場合に、前記有効ビットが”無
    効”を示しているときには前記エクスクルーシヴビット
    を”存在”に訂正し、一方、前記有効ビットが”有効”
    を示しているときは前記クリーンビットが”不一致”な
    らば前記エクスクルーシヴビットを”存在せず”に訂正
    し、一方、前記クリーンビットが”一致”ならば前記エ
    クスクルーシヴビットを”存在”に訂正し、また、 前記障害検出回路において、前記クリーンビットに障害
    が検出された場合に、前記有効ビットが”無効”を示し
    ているときには前記クリーンビットを”不一致”と訂正
    し、一方、前記有効ビットが”有効”を示しているとき
    には、前記エクスクルーシヴビットが”存在”を示して
    いるならば前記クリーンビットを”一致”と訂正し、一
    方、前記エクスクルーシヴビットが”存在せず”ならば
    前記クリ ーンビットを”不一致”と訂正をして キャッシ
    ュステータスを判定するキャッシュステータス判定回路
    とを設けたことを特徴とするキャッシュ索引の障害訂正
    装置。
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