JP2836557B2 - Output buffer with drive capability control function - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はＣＭＯＳで構成され
る出力バッファに関し、特にＣＭＯＳゲートアレイに用
いられ、駆動能力コントロール機能を備えた出力バッフ
ァに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer composed of a CMOS, and more particularly to an output buffer used in a CMOS gate array and having a driving capability control function.

【０００２】[0002]

【従来の技術】通常、ＣＭＯＳゲートアレイの出力バッ
ファには、駆動能力の異なる（３ｍＡ，６ｍＡ，１２ｍ
Ａなど）出力バッファが用意されている。しかも、最小
駆動能力の出力バッファ（例えば、３ｍＡ）以外の出力
バッファは、出力段回路（出力用インバータ）として、
最小駆動能力のインバータと、駆動能力の大きいインバ
ータとの２つのインバータを持つものと、本来の駆動能
力のインバータを１つだけ持つものとがある。例えば、
駆動能力１２ｍＡの出力バッファにおいては、駆動能力
が３ｍＡのインバータと９ｍＡのインバータの２つを持
つものと、１２ｍＡのインバータ１つだけを持つものと
がある。2. Description of the Related Art Normally, output buffers of CMOS gate arrays having different driving capacities (3 mA, 6 mA, 12 m) are used.
A) An output buffer is provided. In addition, output buffers other than the output buffer having the minimum driving capability (for example, 3 mA) are used as output stage circuits (output inverters).
There are an inverter having two inverters, an inverter having a minimum driving capability and an inverter having a large driving capability, and an inverter having only one inverter having an original driving capability. For example,
Among output buffers having a driving capacity of 12 mA, there are an output buffer having two inverters having a driving ability of 3 mA and an inverter having a driving capacity of 9 mA, and an output buffer having only one inverter having a driving capacity of 12 mA.

【０００３】それぞれの用途などにより、どちらのタイ
プの出力バッファを用いるかが決まるが、ここでは最小
駆動能力の出力用インバータとそれよりも駆動能力の大
きな出力用インバータの２つのインバータを用いるタイ
プについて説明する。[0003] Which type of output buffer is to be used is determined depending on each application and the like. Here, a type using two inverters, an output inverter having a minimum driving capability and an output inverter having a higher driving capability, is described. explain.

【０００４】かかる出力バッファにおいて、駆動能力を
制御するためのコントロール（制御）信号が「ロウ
（Ｌ）」レベルのときは、本来の駆動能力のバッファ
（例えば、１２ｍＡ）として動作し、「ハイ（Ｈ）」レ
ベルのときは、最小の駆動能力のバッファ（例えば、３
ｍＡ）として動作するようにしている。In such an output buffer, when a control (control) signal for controlling the driving capability is at a "low (L)" level, the buffer operates as a buffer having the original driving capability (for example, 12 mA) and operates as a "high ( H) ”level, the buffer having the minimum driving capacity (for example, 3
mA).

【０００５】このような構成により、ペレット／ウェハ
状態でのテスト（以下、Ｐ／Ｗ試験と称す）実施時に
は、Ｐ／Ｗ試験項目中の出力バッファの駆動能力に依存
しない試験、例えばファンクションテストを実施する時
には、コントロール信号をＨレベルにして試験の簡略化
を行うことができる。With such a configuration, when a test in a pellet / wafer state (hereinafter, referred to as a P / W test) is performed, a test that does not depend on the driving capability of the output buffer in the P / W test item, for example, a function test, is performed. When performing the test, the control signal can be set to the H level to simplify the test.

【０００６】図５は従来の一例を示すＣＭＯＳレベル用
の出力バッファ回路図である。図５に示すように、この
出力バッファは、入力端子ＤＩに接続され、入力信号を
反転させるインバータ回路４０と、制御端子ＣＴＲに接
続され、制御信号を反転させるインバータ４１と、イン
バータ回路４０の出力を制御信号ＣＴＲに基いて転送す
るためのトランスファゲート４２，４３と、これらトラ
ンスファゲート４２，４３の出力を所定電位にプルアッ
プしたり、プルダウンするために、制御信号ＣＴＲおよ
びその反転信号により制御されるプルアップトランジス
タ４４およびプルダウントランジスタ４５と、Ｐ−ＭＯ
Ｓ４６およびＮ−ＭＯＳ４８から形成され、共にインバ
ータ回路４０の出力で制御される最小駆動能力の第１の
出力用インバータ９と、Ｐ−ＭＯＳ４７およびＮ−ＭＯ
Ｓ４９から形成され、それぞれトランスファゲート４
２，４３の出力で制御される駆動能力の大きな第２の出
力用インバータ１０とを有し、これらＰ−ＭＯＳ４６，
Ｎ−ＭＯＳ４８の接続点およびＰ−ＭＯＳ４７，Ｎ−Ｍ
ＯＳ４９の接続点が出力端子ＤＯに接続される。FIG. 5 is a circuit diagram of an output buffer for a CMOS level showing an example of the prior art. As shown in FIG. 5, this output buffer is connected to an input terminal DI and inverts an input signal, an inverter 41 is connected to a control terminal CTR and inverts a control signal, and an output of the inverter circuit 40. Transfer gates 42 and 43 for transferring the output of the transfer gates 42 and 43 based on the control signal CTR, and controlled by the control signal CTR and its inverted signal to pull up or pull down the outputs of the transfer gates 42 and 43 to a predetermined potential. Pull-up transistor 44 and pull-down transistor 45, and P-MO
A first output inverter 9 having a minimum driving capability, which is formed of S46 and N-MOS 48 and both are controlled by the output of the inverter circuit 40; a P-MOS 47 and N-MO
S49, each of which has a transfer gate 4
And a second output inverter 10 having a large driving ability controlled by the outputs of the P-MOSs 46 and 43.
N-MOS 48 connection point and P-MOS 47, NM
A connection point of the OS 49 is connected to the output terminal DO.

【０００７】この出力バッファにおいては、制御信号Ｃ
ＴＲがＬレベルのとき、トランスファゲート４２，４３
がオン状態になり、プルアップトランジスタ４４および
プルダウントランジスタ４５がオフ状態になれため、通
常の駆動能力の出力バッファとして動作する。逆に、制
御信号ＣＴＲがＨレベルになると、トランスファゲート
４２，４３がオフ状態になり、プルアップトランジスタ
４４およびプルダウントランジスタ４５がオン状態にな
れため、第２の出力用インバータ１０を形成するＰ−Ｍ
ＯＳ４７，Ｎ−ＭＯＳ４９がオフ状態になる。すなわ
ち、この場合には、図５の回路は最小駆動能力の出力バ
ッファとして動作する。In this output buffer, control signal C
When TR is at L level, transfer gates 42 and 43
Is turned on, and the pull-up transistor 44 and the pull-down transistor 45 can be turned off, so that the transistor operates as an output buffer with normal driving capability. Conversely, when the control signal CTR goes high, the transfer gates 42 and 43 are turned off, and the pull-up transistor 44 and the pull-down transistor 45 can be turned on. M
The OS 47 and the N-MOS 49 are turned off. That is, in this case, the circuit of FIG. 5 operates as an output buffer having the minimum driving capability.

【０００８】上述した出力バッファにおいては、０．５
μｍプロセスを使用したとき、入力信号が出力端子から
出力されるまでの時間ｔｐｄは、約２．０５ｎＳであ
り、また出力用インバータを除いた回路面積は、約１２
００μｍ² である。In the output buffer described above, 0.5
When the μm process is used, the time tpd until an input signal is output from the output terminal is about 2.05 nS, and the circuit area excluding the output inverter is about 12
00 μm ² .

【０００９】図６は従来の他の例を示すＴＴＬレベル用
の出力バッファ回路図である。図６に示すように、この
出力バッファは、入力ＤＩを反転するインバータ５０
と、このインバータ５０の出力および入力ＤＩを反転さ
せるインバータ回路５１および５３と、制御信号ＣＴＲ
を反転させるインバータ５２と、インバータ回路５１お
よび５３の出力を転送するために、制御信号ＣＴＲやそ
の反転信号により制御されるトランスファゲート５４お
よび５５と、制御信号ＣＴＲにより制御され且つトラン
スファゲート５４，５５の出力電位を所定電圧に引下げ
るプルダウントランジスタ５６および５７と、Ｎ−ＭＯ
Ｓ５８，６０で形成されるとともに、インバータ回路５
１，５３の出力で制御される最小駆動能力の第１の出力
用インバータ９と、Ｎ−ＭＯＳ５９，６１で形成される
とともに、トランスファゲート５４および５５の出力で
制御される駆動能力の大きな第２の出力用インバータ１
０とを有している。ここで、トランスファゲート５４，
５５は、前述した図５のトランスファゲート４２，４３
と同一構成である。FIG. 6 is a TTL level output buffer circuit diagram showing another conventional example. As shown in FIG. 6, the output buffer includes an inverter 50 for inverting the input DI.
Inverter circuits 51 and 53 for inverting the output and input DI of inverter 50, and control signal CTR
52, transfer gates 54 and 55 controlled by a control signal CTR and its inverted signal to transfer outputs of inverter circuits 51 and 53, and transfer gates 54 and 55 controlled by control signal CTR. Pull-down transistors 56 and 57 for lowering the output potential of
S58 and S58, and the inverter circuit 5
The first output inverter 9 having the minimum driving ability controlled by the outputs of the transfer gates 54 and 55 and the second driving inverter 9 having the large driving ability controlled by the outputs of the transfer gates 54 and 55. Output inverter 1
0. Here, the transfer gate 54,
55 is the transfer gates 42 and 43 of FIG.
It is the same configuration as.

【００１０】かかる出力バッファにおいても、図５の出
力バッファと同様、制御信号ＣＴＲがＬレベルであると
きは、通常の駆動能力の出力バッファとして動作し、制
御信号ＣＴＲがＨレベルであるときは、最小駆動能力の
出力バッファとして動作する。In this output buffer, similarly to the output buffer of FIG. 5, when the control signal CTR is at the L level, it operates as an output buffer with normal driving capability, and when the control signal CTR is at the H level, It operates as an output buffer with the minimum driving capability.

【００１１】上述した出力バッファにおいては、図５の
場合と同様に０．５μｍプロセスを使用したとき、入力
信号の出力時間ｔｐｄは、約２．０５ｎＳで同じである
が、出力用インバータを除いた回路面積は、約１４４０
μｍ² に増加する。In the output buffer described above, when a 0.5 μm process is used as in the case of FIG. 5, the output time tpd of the input signal is about 2.05 nS, which is the same, except for the output inverter. The circuit area is about 1440
μm ² .

【００１２】図７は従来の他の例を示すＣＭＯＳレベル
用の３ステート出力バッファ回路図である。図７に示す
ように、この３ステート出力バッファもＰ−ＭＯＳ７０
およびＮ−ＭＯＳ７２からなる最小駆動能力の第１の出
力用インバータ９と、Ｐ−ＭＯＳ７１およびＮ−ＭＯＳ
７３からなる駆動能力の大きな第２の出力用インバータ
１０とを備え、これらを駆動するにあたり、入力信号Ｄ
Ｉおよびイネーブル信号ＥＮのＮＡＮＤ論理をとるＮＡ
ＮＤ回路６２と、イネーブル信号ＥＮおよび制御信号Ｃ
ＴＲをそれぞれ反転させるインバータ回路６３および６
５と、入力信号ＤＩおよびインバータ回路６３の出力を
入力しＮＯＲ論理をとるＮＯＲ回路６４と、制御信号Ｃ
ＴＲおよびその反転信号により制御するとともに、ＮＡ
ＮＤ回路６２およびＮＯＲ回路６４の出力を転送するた
めのトランスファゲート６６および６８と、これらトラ
ンスファゲート６６および６８の出力をプルアップした
り、プルダウンするためのプルアップトランジスタ６７
およびプルダウントランジスタ６９とを有する。これら
トランスファゲート６６，６８は、前述した図５のトラ
ンスファゲート４２，４３と同一構成である。FIG. 7 is a circuit diagram of a three-state output buffer for a CMOS level showing another example of the prior art. As shown in FIG. 7, this three-state output buffer is also a P-MOS 70
And a first output inverter 9 having a minimum driving capability, comprising a P-MOS 71 and an N-MOS 72.
73 and a second output inverter 10 having a large driving capability.
NA that takes NAND logic of I and enable signal EN
ND circuit 62, enable signal EN and control signal C
Inverter circuits 63 and 6 for inverting TR respectively
5, a NOR circuit 64 which receives the input signal DI and the output of the inverter circuit 63 and performs NOR logic, and a control signal C
TR and its inverted signal.
Transfer gates 66 and 68 for transferring the outputs of ND circuit 62 and NOR circuit 64, and pull-up transistors 67 for pulling up and pulling down the outputs of transfer gates 66 and 68
And a pull-down transistor 69. These transfer gates 66 and 68 have the same configuration as the transfer gates 42 and 43 of FIG. 5 described above.

【００１３】かかる回路においても、制御信号ＣＴＲが
Ｌレベルであるときは、通常の駆動能力の３ステート出
力バッファとして動作し、制御信号ＣＴＲがＨレベルで
あるときは、最小駆動能力の３ステート出力バッファと
して動作する。In this circuit, when the control signal CTR is at the L level, the circuit operates as a three-state output buffer with normal driving capability. When the control signal CTR is at the H level, the three-state output buffer with the minimum driving capability is used. Act as a buffer.

【００１４】上述した出力バッファにおいては、図５の
場合と同様に０．５μｍプロセスを使用した場合、入力
信号の出力時間ｔｐｄおよび回路面積は、図６のバッフ
ァと同様である。In the output buffer described above, when a 0.5 μm process is used as in the case of FIG. 5, the output time tpd of the input signal and the circuit area are the same as those of the buffer of FIG.

【００１５】図８は従来の他の例を示すＴＴＬレベル用
の３ステート出力バッファ回路図である。図８に示すよ
うに、このＴＴＬレベル用の３ステート出力バッファも
Ｎ−ＭＯＳ８３およびＮ−ＭＯＳ８５からなる最小駆動
能力の第１の出力用インバータ９と、Ｎ−ＭＯＳ８４お
よびＮ−ＭＯＳ８５からなる駆動能力の大きな第２の出
力用インバータ１０とを備え、これらを駆動するにあた
り、入力信号ＤＩ，イネーブル信号ＥＮおよび制御信号
ＣＴＲをそれぞれ反転するインバータ回路７４，７６お
よび７８と、インバータ回路７４，７６のおよび入力信
号ＤＩをそれぞれ入力してＮＯＲ論理をとるＮＯＲ回路
７５および７７と、これらＮＯＲ回路７５および７７の
出力を転送するために、図５のトランスファゲートと同
一構成にしたトランスファゲート７９および８１と、こ
れらトランスファゲート７９，８１の出力を所定電位に
引下げるプルダウントランジスタ８０および８２とを有
する。FIG. 8 is a TTL level three-state output buffer circuit diagram showing another example of the prior art. As shown in FIG. 8, the three-state output buffer for the TTL level also includes a first output inverter 9 having a minimum driving capability including N-MOS 83 and N-MOS 85 and a driving capability including N-MOS 84 and N-MOS 85. And a second output inverter 10 having a large output voltage, and driving the inverters 74, 76 and 78 for inverting the input signal DI, the enable signal EN and the control signal CTR, and the inverter circuits 74 and 76, respectively. NOR circuits 75 and 77 each receiving an input signal DI to perform NOR logic, transfer gates 79 and 81 having the same configuration as the transfer gate of FIG. 5 for transferring the outputs of these NOR circuits 75 and 77, The outputs of these transfer gates 79 and 81 are reduced to a predetermined potential. And a pull-down transistors 80 and 82 that.

【００１６】この回路においても、制御信号ＣＴＲがＬ
レベルであるときは、通常の駆動能力の３ステート出力
バッファとして動作し、制御信号ＣＴＲがＨレベルであ
るときは、最小駆動能力の３ステート出力バッファとし
て動作する。Also in this circuit, the control signal CTR is L
When it is at the level, it operates as a three-state output buffer with normal driving capability, and when the control signal CTR is at the H level, it operates as a three-state output buffer with minimum driving capability.

【００１７】上述した出力バッファにおいて、入力信号
の出力時間ｔｐｄは、約２．０５ｎＳで同じであるが、
回路面積は約１５２０μｍ² になる要するに、上述した
幾つかの従来の出力バッファにおいては、駆動能力の制
御手段にトランスファゲートやプルアップ回路あるいは
プルダウン回路を用い、通常はこのトランスファゲート
をＯＮ状態にし且つプルアップ回路あるいはプルダウン
回路をＯＦＦ状態にすることで、２組の出力用インバー
タ９，１０を形成する全トランジスタを動作させ、通常
の駆動能力を得るようにしている。一方、Ｐ／Ｗ時に
は、トランスファゲートをＯＦＦ状態にし且つプルアッ
プ回路やプルダウン回路をＯＮ状態にすることで、駆動
能力の大きなトランジスタ、すなわち出力用インバータ
１０をＯＦＦ状態にし、出力バッファを最小駆動能力で
動作させている。In the output buffer described above, the output time tpd of the input signal is about 2.05 ns, which is the same,
In short, the circuit area is about 1520 μm ^{2. In} some of the above-mentioned conventional output buffers, a transfer gate, a pull-up circuit, or a pull-down circuit is used as control means of the driving capability, and the transfer gate is normally turned on and By turning off the pull-up circuit or the pull-down circuit, all the transistors forming the two sets of output inverters 9 and 10 are operated to obtain a normal drive capability. On the other hand, at the time of P / W, by turning off the transfer gate and turning on the pull-up circuit and the pull-down circuit, the transistor having a large driving capability, that is, the output inverter 10 is turned off, and the output buffer is set to the minimum driving capability. It works with.

【００１８】[0018]

【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、２つのトランスファゲートを備え、これ
らをＯＮＮ，ＯＦＦすることにより、２組の出力用イン
バータのＯＮ，ＯＦＦ状態を制御している。The above-described conventional output buffer circuit has two transfer gates, which are turned ON and OFF to control the ON and OFF states of two sets of output inverters. .

【００１９】しかるに、通常の使用時には、これら２つ
のトランスファゲートをＯＮさせ、プルアップ回路ある
いはプルダウン回路をＯＦＦにしているが、これらトラ
ンスファゲートを形成しているトランジスタは、それぞ
れオン抵抗とゲート容量を持っているため、例えば図５
の入力信号を反転させるインバータ回路４０と、駆動能
力の大きな出力用インバータ１０を形成するＰ−ＭＯＳ
４７，Ｎ−ＭＯＳ４９との間の配線の寄生抵抗および寄
生容量が増加したのと同じ状態になる。However, in normal use, these two transfer gates are turned on and the pull-up circuit or the pull-down circuit is turned off. However, the transistors forming these transfer gates have an on-resistance and a gate capacitance, respectively. For example, see FIG.
Circuit that inverts the input signal of the inverter and a P-MOS that forms the output inverter 10 having a large driving capability.
47, the same state as the increase in the parasitic resistance and the parasitic capacitance of the wiring between the N-MOS 49.

【００２０】そこで、かかるトランスファゲートを構成
するトランジスタを増減することが考えられるが、トラ
ンジスタを減らせば抵抗が増え、トランジスタを増やせ
ば容量が増えてしまう。したがって、トランジスタの増
減で対処するときには、いずれの場合でも、出力バッフ
ァの動作速度が遅くなってしまう。Therefore, it is conceivable to increase or decrease the number of transistors constituting the transfer gate. However, if the number of transistors is reduced, the resistance increases, and if the number of transistors is increased, the capacitance increases. Therefore, when the countermeasures are taken by increasing or decreasing the number of transistors, the operation speed of the output buffer is reduced in any case.

【００２１】すなわち、この出力バッファのコントロー
ル機能は、Ｐ／Ｗ時しか使用できないため、Ｐ／Ｗ時以
外、例えば実際に半導体製品に組込まれて使用する時な
どには、出力バッファにとって単なる負荷になってしま
う。That is, since the control function of the output buffer can be used only in the P / W mode, when the P / W mode is not used, for example, when it is actually incorporated in a semiconductor product and used, the output buffer has a simple load. turn into.

【００２２】また、何らかのコントロール機能を備えた
出力バッファの動作を高速にする従来例としては、特開
平４−３３４１１６号公報に記載された回路がある。し
かしながら、この回路は、ＴＴＬレベルの３ステートバ
ッファの動作消費電流を低減するために、高出力インピ
ーダンス状態への移行を高速にするものであり、駆動能
力コントロール機能を備えた出力バッファの動作速度を
高速化するものではない。As a conventional example of increasing the speed of an output buffer having some control function, there is a circuit described in Japanese Patent Application Laid-Open No. 4-334116. However, this circuit speeds up the transition to the high output impedance state in order to reduce the operation current consumption of the TTL level three-state buffer, and reduces the operation speed of the output buffer having the driving capability control function. It does not speed up.

【００２３】本発明の目的は、駆動能力コントロール機
能を備え、動作速度を高速化するとともに、回路面積を
小さくすることのできる駆動能力コントロール機能を備
えた出力バッファを提供することにある。An object of the present invention is to provide an output buffer having a drive capability control function, which has a drive capability control function, can increase the operating speed, and can reduce the circuit area.

【００２４】[0024]

【課題を解決するための手段】本発明の駆動能力コント
ロール機能を備えた出力バッファは、入力端子からの入
力信号を反転させる第１のインバータ回路と、前記第１
のインバータ回路の出力を反転する第２のインバータ回
路と、前記入力信号および制御信号を入力してＮＯＲ論
理を形成する第１のＮＯＲ回路と、前記第１のインバー
タ回路の出力および前記制御信号を入力してＮＯＲ論理
を形成する第２のＮＯＲ回路と、高電位電源および低電
位電源間に直列に接続され且つそれぞれ前記第２および
前記第１のインバータ回路の出力で駆動される第１およ
び第２のＮ−ＭＯＳトランジスタからなり、前記第１，
第２のＮ−ＭＯＳトランジスタの接続点を出力端子に接
続した第１の出力用インバータと、前記高電位電源およ
び前記低電位電源間に直列に接続され、それぞれ前記第
１，第２のＮ−ＭＯＳトランジスタよりも大きな駆動能
力を備えた第３および第４のＮ−ＭＯＳトランジスタか
らなるとともに、前記第３および前記第４のＮ−ＭＯＳ
トランジスタはそれぞれ前記第２のＮＯＲ回路および前
記第１のＮＯＲ回路の出力で駆動され且つ前記第３，第
４のＮ−ＭＯＳトランジスタの接続点を出力端子に接続
した第２の出力用インバータとを有して構成される。According to the present invention, there is provided an output buffer having a driving capability control function, comprising: a first inverter circuit for inverting an input signal from an input terminal;
A second inverter circuit for inverting the output of the inverter circuit, a first NOR circuit for inputting the input signal and the control signal to form a NOR logic, and an output of the first inverter circuit and the control signal. A second NOR circuit for inputting and forming a NOR logic, and first and second circuits connected in series between a high potential power supply and a low potential power supply and driven by outputs of the second and first inverter circuits, respectively. The first and second N- MOS transistors.
A first output inverter connected to the connection point of the second N- MOS transistor to the output terminal, the high potential power source and the connected in series between the low-potential power source, wherein each first, second N- together and a third and fourth N-MOS transistor having a large driving capability than MOS transistors, said third and said fourth N-MOS
Wherein each of the transistors second NOR circuit and the first is driven by the output of the NOR circuit and the third, a second output inverter connected to the connection point of the fourth N-MOS transistor to the output terminal It is configured to have.

【００２５】[0025]

【００２６】また、本発明の駆動能力コントロール機能
を備えた出力バッファは、イネーブル信号を反転させる
第１のインバータと、前記第１のインバータの出力およ
び制御信号を入力してＮＯＲ論理を形成する第１のＮＯ
Ｒ回路と、前記第１のＮＯＲ回路の出力を反転する第２
のインバータと、入力端子からの入力信号および前記イ
ネーブル信号を入力してＮＡＮＤ論理を形成する第１の
ＮＡＮＤ回路と、前記入力信号および前記第１のＮＯＲ
回路の出力を入力してＮＡＮＤ論理を形成する第２のＮ
ＡＮＤ回路と、前記入力信号および前記第１のインバー
タの出力を入力してＮＯＲ論理を形成する第２のＮＯＲ
回路と、前記入力信号および前記第２のインバータの出
力を入力してＮＯＲ論理を形成する第３のＮＯＲ回路
と、高電位電源および低電位電源間に直列に接続され且
つそれぞれ前記第１のＮＡＮＤ回路および前記第２のＮ
ＯＲ回路の出力で駆動される第１のＰ−ＭＯＳおよび第
１のＮ−ＭＯＳトランジスタからなり、前記第１のＰ−
ＭＯＳ，第１のＮ−ＭＯＳトランジスタの接続点を出力
端子に接続した第１の出力用インバータと、前記高電位
電源および前記低電位電源間に直列に接続され、それぞ
れ前記第１のＰ−ＭＯＳ，第１のＮ−ＭＯＳトランジス
タよりも大きな駆動能力を備えた第２のＰ−ＭＯＳおよ
び第２のＮ−ＭＯＳトランジスタからなるとともに、前
記第２のＰ−ＭＯＳおよび前記第２のＮ−ＭＯＳトラン
ジスタはそれぞれ前記第２のＮＡＮＤ回路および前記第
３のＮＯＲ回路の出力で駆動され且つ前記第２のＰ−Ｍ
ＯＳ，第２のＮ−ＭＯＳトランジスタの接続点を出力端
子に接続した第２の出力用インバータとを有し、３ステ
ート駆動を実現して構成される。An output buffer having a driving capability control function according to the present invention includes a first inverter for inverting an enable signal, and a second inverter for inputting an output of the first inverter and a control signal to form a NOR logic. NO of 1
R circuit and a second circuit for inverting the output of the first NOR circuit.
, An input signal from the input terminal and the enable signal, a first NAND circuit forming NAND logic, the input signal and the first NOR
A second N which receives the output of the circuit and forms NAND logic
An AND circuit, and a second NOR circuit which receives the input signal and the output of the first inverter to form NOR logic
A third NOR circuit which receives the input signal and the output of the second inverter to form a NOR logic, is connected in series between a high-potential power supply and a low-potential power supply, and is connected to the first NAND circuit, respectively. Circuit and said second N
The first P-MOS driven by the output of the OR circuit and the first P-MOS
Consists of one of the N-MOS transistors, said first P-
A first output inverter having a connection point between a MOS and a first N- MOS transistor connected to an output terminal; and a first P-MOS connected in series between the high potential power supply and the low potential power supply. , it becomes the second P-MOS and the second N-MOS transistor having a large driving capability than the first N-MOS transistor, said second P-MOS and the second N-MOS transistor is driven by the output of each of said second NAND circuit and said third NOR circuit and said second P-M
OS, and a second output inverter connected to the connection point of the second N-MOS transistor to the output terminal possess, 3 stearyl
It is configured to realize port driving .

【００２７】さらに、本発明の駆動能力コントロール機
能を備えた出力バッファは、入力信号，イネーブル信号
および制御信号をそれぞれ反転するための第１乃至第３
のインバータと、前記イネーブル信号および前記第３の
インバータの出力を入力してＮＡＮＤ論理を形成するＮ
ＡＮＤ回路と、前記第１のインバータの出力および前記
第２のインバータの出力を入力してＮＯＲ論理を形成す
る第１のＮＯＲ回路と、前記第１のインバータの出力お
よび前記ＮＡＮＤ回路の出力を入力してＮＯＲ論理を形
成する第２のＮＯＲ回路と、前記入力信号および前記第
２のインバータの出力を入力してＮＯＲ論理を形成する
第３のＮＯＲ回路と、前記入力信号および前記ＮＡＮＤ
回路の出力を入力してＮＯＲ論理を形成する第４のＮＯ
Ｒ回路と、高電位電源および低電位電源間に直列に接続
され且つそれぞれ前記第１，第３のＮＯＲ回路の出力で
駆動される第１のＮ−ＭＯＳおよび第２のＮ−ＭＯＳト
ランジスタからなり、前記第１，第２のＮ−ＭＯＳトラ
ンジスタの接続点を出力端子に接続した第１の出力用イ
ンバータと、前記高電位電源および前記低電位電源間に
直列に接続され、それぞれ前記第１，第２のＮ−ＭＯＳ
トランジスタよりも大きな駆動能力を備えた第３のＮ−
ＭＯＳおよび第４のＮ−ＭＯＳトランジスタからなると
ともに、前記第３のＮ−ＭＯＳおよび前記第４のＮ−Ｍ
ＯＳトランジスタはそれぞれ前記第２のＮＯＲ回路およ
び前記第４のＮＯＲ回路の出力で駆動され且つ前記第
３，第４のＮ−ＭＯＳトランジスタの接続点を出力端子
に接続した第２の出力用インバータとを有し、３ステー
ト駆動を実現して構成される。Further, the output buffer provided with the driving capability control function of the present invention includes first to third signals for inverting the input signal, the enable signal, and the control signal, respectively.
, And the enable signal and the output of the third inverter are input to form NAND logic.
An AND circuit, a first NOR circuit that receives an output of the first inverter and an output of the second inverter to form NOR logic, and receives an output of the first inverter and an output of the NAND circuit. A second NOR circuit that forms NOR logic by inputting the input signal and the output of the second inverter to form a NOR logic; a second NOR circuit that forms NOR logic by inputting the input signal and the output of the second inverter;
Fourth NO that inputs the output of the circuit and forms NOR logic
An R circuit, and a first N- MOS transistor and a second N- MOS transistor connected in series between the high-potential power supply and the low-potential power supply and driven by the outputs of the first and third NOR circuits, respectively. the first, a first output inverter connected to the output terminal of the connection point of the second N-MOS transistor, the high-potential power supply and the connected in series between the low-potential power source, wherein each first, Second N- MOS
A third N- transistor having a driving capability larger than that of the transistor
MOS and a fourth N- MOS transistor, and the third N-MOS and the fourth N- M
OS transistor is driven by the output of each of said second NOR circuit and the fourth NOR circuit and said third and second output inverter connected to the connection point of the fourth N-MOS transistor to the output terminal have a, 3 stays
It is configured by realizing the auto-drive .

【００２８】[0028]

【発明の実施の形態】次に、本発明の関連技術および実
施の形態について図面を参照して説明する。DETAILED DESCRIPTION OF THE INVENTION Next will be described with reference to the drawings about the form of the relevant art and real <br/> facilities of the present invention.

【００２９】図１は本発明の関連技術を説明するための
ＣＭＯＳレベル用の出力バッファ回路図である。図１に
示すように、本関連技術における出力バッファは、高電
位電源ＶＤＤおよび低電位電源ＧＮＤ間に直列に接続さ
れたＰ−ＭＯＳトランジスタ５，Ｎ−ＭＯＳトランジス
タ７からなり、これら両トランジスタ５，７の接続点を
出力端子ＤＯに接続した最小駆動能力の第１の出力用イ
ンバータ９と、同様に高電位電源ＶＤＤおよび低電位電
源ＧＮＤ間に直列に接続されるとともに、Ｐ−ＭＯＳト
ランジスタ５，Ｎ−ＭＯＳトランジスタ７よりも大きな
駆動能力を有するＰ−ＭＯＳトランジスタ６，Ｎ−ＭＯ
Ｓトランジスタ８からなり、これら両トランジスタ６，
８の接続点を出力端子ＤＯに接続した第２の出力用イン
バータ１０とを有する。FIG. 1 is a circuit diagram of an output buffer for a CMOS level for explaining the related art of the present invention. As shown in FIG. 1, the output buffer according to the related art includes a P-MOS transistor 5 and an N-MOS transistor 7 connected in series between a high-potential power supply VDD and a low-potential power supply GND. 7 is connected in series to a first output inverter 9 having a minimum driving capability, which is connected to an output terminal DO, and a high potential power supply VDD and a low potential power supply GND. P-MOS transistors 6 and N-MO having a greater driving capability than N-MOS transistor 7
An S transistor 8;
And a second output inverter 10 having a connection point 8 connected to the output terminal DO.

【００３０】これらの出力用インバータ９，１０を駆動
するにあたり、本関連技術における出力バッファは、入
力端子ＤＩからの入力信号（以下、ＤＩと称す）を反転
させるインバータ回路１と、制御端子ＣＴＲからのコン
トロール信号（以下、ＣＴＲと称す）を反転させるイン
バータ４と、入力信号ＤＩおよび制御信号ＣＴＲの反転
信号を入力してＮＡＮＤ論理を形成するＮＡＮＤ回路２
と、入力信号ＤＩおよび制御信号ＣＴＲを入力してＮＯ
Ｒ論理を形成するＮＯＲ回路３とを備えている。第１の
出力用インバータ９は、このインバータ９を構成する両
ＭＯＳトランジスタ５，７ともインバータ回路１の出
力、すなわち入力信号ＤＩの反転信号により動作を制御
される。また、第２の出力用インバータ１０は、このイ
ンバータ１０を構成するＰ−ＭＯＳトランジスタ６がＮ
ＡＮＤ回路２の出力により、Ｎ−ＭＯＳトランジスタ８
がＮＯＲ回路３の出力により、それぞれ動作を制御され
る。In driving these output inverters 9 and 10, an output buffer according to the present related art includes an inverter circuit 1 for inverting an input signal (hereinafter referred to as DI) from an input terminal DI, and a control terminal CTR. And a NAND circuit 2 that receives the input signal DI and an inverted signal of the control signal CTR to form a NAND logic.
And input signal DI and control signal CTR to input NO
A NOR circuit 3 for forming R logic. The operation of the first output inverter 9 is controlled by the output of the inverter circuit 1, that is, the inverted signal of the input signal DI, for both the MOS transistors 5 and 7 constituting the inverter 9. Further, the second output inverter 10 is configured such that the P-MOS transistor 6 constituting the inverter 10 is N-type.
By the output of the AND circuit 2, the N-MOS transistor 8
Are controlled by the output of the NOR circuit 3.

【００３１】まず、制御信号ＣＴＲがＨレベルのとき、
第２の出力用インバータ１０を形成するＰ−ＭＯＳトラ
ンジスタ６，Ｎ−ＭＯＳトランジスタ８はＯＦＦ状態に
なるので、出力バッファは最小駆動能力のバッファとし
て動作する。First, when the control signal CTR is at the H level,
Since the P-MOS transistor 6 and the N-MOS transistor 8 forming the second output inverter 10 are turned off, the output buffer operates as a buffer having the minimum driving capability.

【００３２】つぎに、この制御信号ＣＴＲがＬレベルに
なると、ＮＡＮＤ回路２およびＮＯＲ回路３ともインバ
ータとして動作する。このため、出力バッファは本来の
駆動能力のバッファとして動作する。Next, when the control signal CTR goes low, both the NAND circuit 2 and the NOR circuit 3 operate as inverters. For this reason, the output buffer operates as a buffer having the original driving capability.

【００３３】すなわち、前述した各従来例における出力
バッファの駆動能力の切換えは、トランスファゲートに
より行っていたが、本関連技術においては、それぞれ６
個のトランジスタからなるＮＡＮＤ回路２およびＮＯＲ
回路３を用いて行うことにより、余分な抵抗および容量
を無くすことができるので、動作速度を高速化すること
ができる。[0033] That is, switching of the driving capability of the output buffer in the prior art example described above, which had been performed by the transfer gate, in the related art, respectively 6
NAND circuit 2 including two transistors and NOR
By using the circuit 3, unnecessary resistance and capacitance can be eliminated, so that the operation speed can be increased.

【００３４】かかる出力バッファにおいては、０．５μ
ｍプロセスを使用した場合、入力信号が出力端子から出
力されるまでの時間ｔｐｄは、約１．７５ｎＳであり、
前述した各従来例に比較しても、約１〜２割程度改善す
ることができる。In such an output buffer, 0.5 μm
When the m process is used, the time tpd until the input signal is output from the output terminal is about 1.75 nS,
It can be improved by about 10 to 20% as compared with each of the conventional examples described above.

【００３５】また、従来の出力バッファは、トランスフ
ァゲートを１０個のトランジスタで構成しているが、本
関連技術においては、ＮＡＮＤ回路２およびＮＯＲ回路
３をそれぞれ６個のトランジスタで構成することができ
るので、回路面積を小さくすることができる。例えば、
出力用インバータを除いた回路面積は、約８００μｍ2
程度に小さくでき、約２〜３割程度小さくすることがで
きる。In the conventional output buffer, the transfer gate is composed of ten transistors.
In the related art , each of the NAND circuit 2 and the NOR circuit 3 can be composed of six transistors, so that the circuit area can be reduced. For example,
The circuit area excluding the output inverter is about 800μm2
About 30%.

【００３６】図２は本発明の一実施の形態を示すＴＴＬ
レベル用の出力バッファ回路図である。図２に示すよう
に、この出力バッファは、ＶＤＤ，ＧＮＤ間に直列に接
続された最小駆動能力のＮ−ＭＯＳトランジスタ１３，
１５からなり、両ＭＯＳトランジスタ１３，１５の接続
点を出力端子ＤＯに接続した第１の出力用インバータ９
と、ＶＤＤ，ＧＮＤ間に直列に接続され、それぞれＮ−
ＭＯＳトランジスタ１３，１５よりも大きな駆動能力を
備えたＮ−ＭＯＳトランジスタ１４，１６からなるとと
もに、これらＭＯＳトランジスタ１４，１６の接続点を
出力端子ＤＯに接続した第２の出力用インバータ１０と
を有する。FIG. 2 is a TTL diagram showing an embodiment of the present invention.
FIG. 3 is an output buffer circuit diagram for a level. As shown in FIG. 2, the output buffer includes an N-MOS transistor 13, which is connected in series between VDD and GND and has a minimum driving capability,
And a first output inverter 9 having a connection point between the two MOS transistors 13 and 15 connected to the output terminal DO.
Are connected in series between VDD and GND, and N-
It comprises N-MOS transistors 14 and 16 having a greater driving capability than the MOS transistors 13 and 15, and has a second output inverter 10 having a connection point between the MOS transistors 14 and 16 connected to the output terminal DO. .

【００３７】これらの出力用インバータ９，１０を駆動
するにあたり、本実施の形態における出力バッファは、
入力端子からの入力信号ＤＩを反転させる第１のインバ
ータ回路１と、この第１のインバータ回路１の出力を反
転する第２のインバータ回路１１と、入力信号ＤＩおよ
び制御信号ＣＴＲを入力してＮＯＲ論理を形成する第１
のＮＯＲ回路３と、第１のインバータ回路１の出力およ
び制御信号ＣＴＲを入力してＮＯＲ論理を形成する第２
のＮＯＲ回路１２とを備えている。この出力バッファに
おいては、Ｎ−ＭＯＳトランジスタ１３，１５を入力信
号の正転信号および反転信号で制御する一方、Ｎ−ＭＯ
Ｓトランジスタ１４，１６を第２のＮＯＲ回路１２およ
び第１のＮＯＲ回路３の出力でそれぞれ制御する。In driving these output inverters 9 and 10, the output buffer in this embodiment is
A first inverter circuit 1 for inverting an input signal DI from an input terminal, a second inverter circuit 11 for inverting an output of the first inverter circuit 1, and an input signal DI and a control signal CTR for NOR input; The first to form logic
Of the NOR circuit 3 and the output of the first inverter circuit 1 and the control signal CTR to form the NOR logic
And a NOR circuit 12. In this output buffer, the N-MOS transistors 13 and 15 are controlled by the non-inverted signal and the inverted signal of the input signal, while the N-MO transistors 13 and 15 are controlled.
The S transistors 14 and 16 are controlled by the outputs of the second NOR circuit 12 and the first NOR circuit 3, respectively.

【００３８】まず、制御信号ＣＴＲがＨレベルのとき、
第２の出力用インバータ１０を形成するＮ−ＭＯＳトラ
ンジスタ１４，Ｎ−ＭＯＳトランジスタ１６はＯＦＦ状
態になるので、出力バッファは最小駆動能力のバッファ
として動作する。First, when the control signal CTR is at the H level,
Since the N-MOS transistor 14 and the N-MOS transistor 16 forming the second output inverter 10 are turned off, the output buffer operates as a buffer having the minimum driving capability.

【００３９】つぎに、この制御信号ＣＴＲがＬレベルに
なると、ＮＯＲ回路３および１２ともインバータとして
動作する。このため、出力バッファは本来の駆動能力の
バッファとして動作する。Next, when the control signal CTR goes low, both the NOR circuits 3 and 12 operate as inverters. For this reason, the output buffer operates as a buffer having the original driving capability.

【００４０】かかる出力バッファも、トランスファゲー
トやプルアップトランジスタあるいはプルダウントラン
ジスタを用いないので、回路動作を高速化できるととも
に、回路面積も小さくすることができる。Since such an output buffer does not use a transfer gate, a pull-up transistor or a pull-down transistor, the circuit operation can be speeded up and the circuit area can be reduced.

【００４１】図３は本発明の他の実施の形態を示すＣＭ
ＯＳレベル用の３ステート出力バッファ回路図である。
図３に示すように、この出力バッファは、制御信号ＣＴ
Ｒの他に、イネーブル信号を用いたＣＭＯＳレベル用の
３ステート出力バッファである。FIG. 3 is a CM showing another embodiment of the present invention.
FIG. 5 is a circuit diagram of a three-state output buffer for an OS level.
As shown in FIG. 3, this output buffer controls the control signal CT.
A three-state output buffer for CMOS level using an enable signal in addition to R.

【００４２】この３ステート出力バッファは、イネーブ
ル信号ＥＮを反転させる第１のインバータ１７と、この
第１のインバータ１７の出力および制御信号ＣＴＲを入
力してＮＯＲ論理を形成する第１のＮＯＲ回路１８と、
この第１のＮＯＲ回路１８の出力を反転する第２のイン
バータ１９と、入力端子からの入力信号ＤＩおよびイネ
ーブル信号ＥＮを入力してＮＡＮＤ論理を形成する第１
のＮＡＮＤ回路２０と、入力信号ＤＩおよび第１のＮＯ
Ｒ回路１８の出力を入力してＮＡＮＤ論理を形成する第
２のＮＡＮＤ回路２１と、入力信号ＤＩおよび第１のイ
ンバータ１７の出力を入力してＮＯＲ論理を形成する第
２のＮＯＲ回路２２と、入力信号ＤＩおよび第２のイン
バータ１９の出力を入力してＮＯＲ論理を形成する第３
のＮＯＲ回路２３と、ＶＤＤおよびＧＮＤ間に直列に接
続されるとともに、それぞれ第１のＮＡＮＤ回路２０お
よび第２のＮＯＲ回路２２の出力で駆動される最小駆動
能力のＰ−ＭＯＳトランジスタ２４およびＮ−ＭＯＳト
ランジスタ２６からなり、これらのＭＯＳトランジスタ
２４，２６の接続点を出力端子ＤＯに接続した第１の出
力用インバータ９と、同様にＶＤＤおよびＧＮＤ間に直
列に接続され、それぞれＭＯＳトランジスタ２４，２６
よりも大きな駆動能力を備えたＰ−ＭＯＳトランジスタ
２５およびＮ−ＭＯＳトランジスタ２７からなるととも
に、これらのＭＯＳトランジスタ２５，２７をそれぞれ
第２のＮＡＮＤ回路２１および第３のＮＯＲ回路２３の
出力で駆動し且つこれらＭＯＳトランジスタ２５，２７
の接続点を出力端子ＤＯに接続した第２の出力用インバ
ータ１０とを有する。This three-state output buffer is provided with a first inverter 17 for inverting the enable signal EN, and a first NOR circuit 18 for receiving the output of the first inverter 17 and the control signal CTR to form NOR logic. When,
A second inverter 19 that inverts the output of the first NOR circuit 18 and a first inverter that receives an input signal DI and an enable signal EN from an input terminal to form a NAND logic
, The input signal DI and the first NO
A second NAND circuit 21 that receives the output of the R circuit 18 to form NAND logic, a second NOR circuit 22 that receives the input signal DI and the output of the first inverter 17 to form NOR logic, A third signal for forming NOR logic by inputting the input signal DI and the output of the second inverter 19
NOR circuit 23 and P-MOS transistors 24 and N- having the minimum driving capability, which are connected in series between VDD and GND, and are driven by the outputs of the first NAND circuit 20 and the second NOR circuit 22, respectively. A first output inverter 9 having a connection point between these MOS transistors 24 and 26 connected to an output terminal DO, and similarly connected in series between VDD and GND, and MOS transistors 24 and 26 respectively.
A P-MOS transistor 25 and an N-MOS transistor 27 having a greater driving capability, and these MOS transistors 25 and 27 are driven by the outputs of the second NAND circuit 21 and the third NOR circuit 23, respectively. And these MOS transistors 25 and 27
And a second output inverter 10 whose connection point is connected to the output terminal DO.

【００４３】この回路の場合も、制御信号ＣＴＲがＨレ
ベルのとき、第２の出力用インバータ１０を形成するＰ
−ＭＯＳトランジスタ２５，Ｎ−ＭＯＳトランジスタ２
７はＯＦＦ状態になり、出力バッファは最小駆動能力の
バッファとして動作する。同様に、この制御信号ＣＴＲ
がＬレベルになると、ＮＯＲ回路１８はインバータとし
て動作するので、出力バッファは本来の駆動能力の３ス
テートバッファとして動作する。この回路でも、前述し
た２つの例と同様に、従来例と比較すると、高速動作す
るとともに、回路面積を小さくすることができる。Also in this circuit, when the control signal CTR is at the H level, P
-MOS transistor 25, N-MOS transistor 2
7 is turned off, and the output buffer operates as a buffer having the minimum driving capability. Similarly, this control signal CTR
Becomes low level, the NOR circuit 18 operates as an inverter, so that the output buffer operates as a three-state buffer having the original driving capability. Also in this circuit, as in the two examples described above, the circuit operates at a higher speed and the circuit area can be reduced as compared with the conventional example.

【００４４】図４は本発明の他の実施の形態を示すＴＴ
Ｌレベル用の３ステート出力バッファ回路図である。図
４に示すように、このＴＴＬレベル用の３ステート出力
バッファは、入力信号ＤＩ，イネーブル信号ＥＮおよび
制御信号ＣＴＲをそれぞれ反転するための第１乃至第３
のインバータ２８乃至３０と、イネーブル信号ＥＮおよ
び第３のインバータ３０の出力を入力してＮＡＮＤ論理
を形成するＮＡＮＤ回路３１と、第１のインバータ２８
の出力および第２のインバータ２９の出力を入力してＮ
ＯＲ論理を形成する第１のＮＯＲ回路３２と、第１のイ
ンバータ２８の出力およびＮＡＮＤ回路３１の出力を入
力してＮＯＲ論理を形成する第２のＮＯＲ回路３３と、
入力信号ＤＩおよび第２のインバータ２９の出力を入力
してＮＯＲ論理を形成する第３のＮＯＲ回路３４と、入
力信号ＤＩおよびＮＡＮＤ回路３１の出力を入力してＮ
ＯＲ論理を形成する第４のＮＯＲ回路３５と、ＶＤＤ，
ＧＮＤ間に直列に接続され且つそれぞれ第１，第３のＮ
ＯＲ回路３２，３４の出力で駆動されるＮ−ＭＯＳトラ
ンジスタ３６，３８からなり、これら両ＭＯＳトランジ
スタ３６，３８の接続点を出力端子ＤＯに接続した第１
の出力用インバータ９と、同様にＶＤＤ，ＧＮＤ間に直
列に接続され、それぞれ両ＭＯＳトランジスタ３６，３
８よりも大きな駆動能力を備えたＮ−ＭＯＳトランジス
タ３７，３９からなるとともに、これら両ＭＯＳトラン
ジスタ３７，３９をそれぞれ第２のＮＯＲ回路３３およ
び第４のＮＯＲ回路３５の出力で駆動し且つこれら両Ｍ
ＯＳトランジスタ３７，３９の接続点を出力端子ＤＯに
接続した第２の出力用インバータ１０とを有する。FIG. 4 is a TT showing another embodiment of the present invention.
FIG. 3 is a circuit diagram of a three-state output buffer for an L level. As shown in FIG. 4, the three-state output buffer for the TTL level includes first to third signals for inverting the input signal DI, the enable signal EN, and the control signal CTR, respectively.
Inverters 28 to 30, a NAND circuit 31 which receives the enable signal EN and the output of the third inverter 30 to form NAND logic, and a first inverter 28
And the output of the second inverter 29 are
A first NOR circuit 32 that forms the OR logic, a second NOR circuit 33 that receives the output of the first inverter 28 and the output of the NAND circuit 31 and forms the NOR logic,
A third NOR circuit 34 for forming NOR logic by inputting the input signal DI and the output of the second inverter 29 and an N signal for inputting the input signal DI and the output of the NAND circuit 31
A fourth NOR circuit 35 forming an OR logic, VDD,
The first and third N are connected in series between GND, respectively.
An N-MOS transistor 36, 38 driven by the output of the OR circuit 32, 34, and a connection point between the two MOS transistors 36, 38 is connected to an output terminal DO.
Is connected in series between VDD and GND, and both MOS transistors 36 and 3 are connected in series.
N-MOS transistors 37 and 39 having a driving capability greater than 8 are driven by the outputs of the second NOR circuit 33 and the fourth NOR circuit 35, respectively. M
The second output inverter 10 has a connection point between the OS transistors 37 and 39 connected to the output terminal DO.

【００４５】この回路の場合も前述した例と同様に、制
御信号ＣＴＲがＨレベルのとき、第２の出力用インバー
タ１０を形成するＮ−ＭＯＳトランジスタ３７，Ｎ−Ｍ
ＯＳトランジスタ３９はＯＦＦ状態になり、出力バッフ
ァは最小駆動能力のバッファとして動作する。また、こ
の制御信号ＣＴＲがＬレベルになると、ＮＡＮＤ回路３
１はインバータとして動作するので、出力バッファは本
来の駆動能力の３ステートバッファとして動作する。こ
の回路でも、前述した各例と同様に、従来例と比較する
と、高速動作するとともに、回路面積を小さくすること
ができる。In the case of this circuit, similarly to the above-described example, when the control signal CTR is at the H level, the N-MOS transistors 37 and NM which form the second output inverter 10 are used.
The OS transistor 39 is turned off, and the output buffer operates as a buffer with the minimum driving capability. When the control signal CTR goes low, the NAND circuit 3
Since 1 operates as an inverter, the output buffer operates as a three-state buffer having the original driving capability. Also in this circuit, as in each of the above-described examples, high-speed operation can be performed and the circuit area can be reduced as compared with the conventional example.

【００４６】[0046]

【発明の効果】以上説明したように、本発明の駆動能力
コントロール機能を備えた出力バッファは、制御信号に
よる駆動能力の切換え、すなわち出力用インバータの切
換えにあたり、トランスファゲートやプルアップトラン
ジスラあるいはプルダウントランジスタを用いることに
代えて、ＮＡＮＤ回路やＮＯＲ回路を用いることによ
り、余計な抵抗および容量を無くすことができるので、
従来例と比較しても、約１〜２割程度、回路動作を高速
化できるという効果がある。As described above, the output buffer provided with the driving capability control function of the present invention is used for switching the driving capability by the control signal, that is, for switching the output inverter, for the transfer gate, pull-up transistor or pull-down. By using a NAND circuit or a NOR circuit instead of using a transistor, unnecessary resistance and capacitance can be eliminated.
In comparison with the conventional example, there is an effect that the circuit operation can be speeded up by about 10 to 20%.

【００４７】また、本発明の駆動能力コントロール機能
を備えた出力バッファは、ＮＡＮＤ回路やＮＯＲ回路を
用いることにより、必要なトランジスタの数を削減する
ことができるので、出力用インバータを除いた回路面積
を約２〜３割程度、小さくできるという効果がある。The output buffer having the driving capability control function of the present invention can reduce the number of necessary transistors by using a NAND circuit or a NOR circuit. Can be reduced by about 20 to 30%.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の関連技術を説明するためのＣＭＯＳレ
ベル用の出力バッファ回路図である。FIG. 1 is an output buffer circuit diagram for a CMOS level for explaining a related technique of the present invention.

【図２】本発明の一実施の形態を示すＴＴＬレベル用の
出力バッファ回路図である。FIG. 2 is a TTL level output buffer circuit diagram showing one embodiment of the present invention.

【図３】本発明の他の実施の形態を示すＣＭＯＳレベル
用の３ステート出力バッファ回路図である。FIG. 3 is a circuit diagram of a three-state output buffer for a CMOS level showing another embodiment of the present invention.

【図４】本発明の他の実施の形態を示すＴＴＬレベル用
の３ステート出力バッファ回路図である。FIG. 4 is a TTL level three-state output buffer circuit diagram showing another embodiment of the present invention.

【図５】従来の一例を示すＣＭＯＳレベル用の出力バッ
ファ回路図である。FIG. 5 is a CMOS level output buffer circuit diagram showing an example of the related art.

【図６】従来の他の例を示すＴＴＬレベル用の出力バッ
ファ回路図である。FIG. 6 is a TTL level output buffer circuit diagram showing another conventional example.

【図７】従来の他の例を示すＣＭＯＳレベル用の３ステ
ート出力バッファ回路図である。FIG. 7 is a circuit diagram of a three-state output buffer for a CMOS level showing another conventional example.

【図８】従来の他の例を示すＴＴＬレベル用の３ステー
ト出力バッファ回路図である。FIG. 8 is a TTL level three-state output buffer circuit diagram showing another example of the related art.

【符号の説明】[Explanation of symbols]

１，１１ インバータ回路 ２，２０，２１，３１ ＮＡＮＤ回路 ３，１２，，１８，２２，２３，３２〜３５ ＮＯＲ
回路 ４，１７，１９，２８〜３０ インバータ ５，１３，２４，３６ 低駆動能力用第１のＭＯＳト
ランジスタ ６，１４，２５，３７ 高駆動能力用第１のＭＯＳト
ランジスタ ７，１５，２６，３８ 低駆動能力用第２のＭＯＳト
ランジスタ ８，１６，２７，３９ 高駆動能力用第２のＭＯＳト
ランジスタ ９ 第１の出力用インバータ １０ 第２の出力用インバータ ＤＩ 入力端子 ＤＯ 出力端子 ＣＴＲ 制御端子 ＥＮ イネーブル端子 ＶＤＤ 高電位電源1,11 Inverter circuit 2,20,21,31 NAND circuit 3,12,18,22,23,32-35 NOR
Circuits 4, 17, 19, 28 to 30 Inverters 5, 13, 24, 36 First MOS transistors for low drive capability 6, 14, 25, 37 First MOS transistors for high drive capability 7, 15, 26, 38 Second MOS transistor for low drive capability 8, 16, 27, 39 Second MOS transistor for high drive capability 9 First output inverter 10 Second output inverter DI input terminal DO output terminal CTR control terminal EN enable Terminal VDD High potential power supply

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力端子からの入力信号を反転させる第
１のインバータ回路と、前記第１のインバータ回路の出
力を反転する第２のインバータ回路と、前記入力信号お
よび制御信号を入力してＮＯＲ論理を形成する第１のＮ
ＯＲ回路と、前記第１のインバータ回路の出力および前
記制御信号を入力してＮＯＲ論理を形成する第２のＮＯ
Ｒ回路と、高電位電源および低電位電源間に直列に接続
され且つそれぞれ前記第２および前記第１のインバータ
回路の出力で駆動される第１および第２のＮ−ＭＯＳト
ランジスタからなり、前記第１，第２のＮ−ＭＯＳトラ
ンジスタの接続点を出力端子に接続した第１の出力用イ
ンバータと、前記高電位電源および前記低電位電源間に
直列に接続され、それぞれ前記第１，第２のＮ−ＭＯＳ
トランジスタよりも大きな駆動能力を備えた第３および
第４のＮ−ＭＯＳトランジスタからなるとともに、前記
第３および前記第４のＮ−ＭＯＳトランジスタはそれぞ
れ前記第２のＮＯＲ回路および前記第１のＮＯＲ回路の
出力で駆動され且つ前記第３，第４のＮ−ＭＯＳトラン
ジスタの接続点を出力端子に接続した第２の出力用イン
バータとを有することを特徴とする駆動能力コントロー
ル機能を備えた出力バッファ。A first inverter circuit for inverting an input signal from an input terminal; a second inverter circuit for inverting an output of the first inverter circuit; The first N that forms the logic
An OR circuit, and a second NO that forms an NOR logic by receiving an output of the first inverter circuit and the control signal.
An R circuit and first and second N- MOS transistors connected in series between a high potential power supply and a low potential power supply and driven by outputs of the second and first inverter circuits, respectively, A first output inverter having a connection point between the first and second N- MOS transistors connected to an output terminal, and a first output inverter connected in series between the high-potential power supply and the low-potential power supply; N- MOS
And third and fourth N- MOS transistors each having a larger driving capability than the transistor, and the third and fourth N - MOS transistors are respectively connected to the second NOR circuit and the first NOR circuit. And a second output inverter driven by the output of (i) and having a connection point of the third and fourth N- MOS transistors connected to an output terminal. 【請求項２】 イネーブル信号を反転させる第１のイン
バータと、前記第１のインバータの出力および制御信号
を入力してＮＯＲ論理を形成する第１のＮＯＲ回路と、
前記第１のＮＯＲ回路の出力を反転する第２のインバー
タと、入力端子からの入力信号および前記イネーブル信
号を入力してＮＡＮＤ論理を形成する第１のＮＡＮＤ回
路と、前記入力信号および前記第１のＮＯＲ回路の出力
を入力してＮＡＮＤ論理を形成する第２のＮＡＮＤ回路
と、前記入力信号および前記第１のインバータの出力を
入力してＮＯＲ論理を形成する第２のＮＯＲ回路と、前
記入力信号および前記第２のインバータの出力を入力し
てＮＯＲ論理を形成する第３のＮＯＲ回路と、高電位電
源および低電位電源間に直列に接続され且つそれぞれ前
記第１のＮＡＮＤ回路および前記第２のＮＯＲ回路の出
力で駆動される第１のＰ−ＭＯＳおよび第１のＮ−ＭＯ
Ｓトランジスタからなり、前記第１のＰ−ＭＯＳ，第１
のＮ−ＭＯＳトランジスタの接続点を出力端子に接続し
た第１の出力用インバータと、前記高電位電源および前
記低電位電源間に直列に接続され、それぞれ前記第１の
Ｐ−ＭＯＳ，第１のＮ−ＭＯＳトランジスタよりも大き
な駆動能力を備えた第２のＰ−ＭＯＳおよび第２のＮ−
ＭＯＳトランジスタからなるとともに、前記第２のＰ−
ＭＯＳおよび前記第２のＮ−ＭＯＳトランジスタはそれ
ぞれ前記第２のＮＡＮＤ回路および前記第３のＮＯＲ回
路の出力で駆動され且つ前記第２のＰ−ＭＯＳ，第２の
Ｎ−ＭＯＳトランジスタの接続点を出力端子に接続した
第２の出力用インバータとを有し、３ステート駆動を実
現することを特徴とする駆動能力コントロール機能を備
えた出力バッファ。2. A first inverter for inverting an enable signal, a first NOR circuit for receiving an output of the first inverter and a control signal and forming a NOR logic,
A second inverter for inverting an output of the first NOR circuit, a first NAND circuit for inputting an input signal from an input terminal and the enable signal to form a NAND logic, the input signal and the first A second NOR circuit that receives the output of the NOR circuit to form NAND logic, a second NOR circuit that receives the input signal and the output of the first inverter to form NOR logic, and the input A third NOR circuit that receives a signal and an output of the second inverter to form a NOR logic, is connected in series between a high-potential power supply and a low-potential power supply, and is connected to the first NAND circuit and the second Of the first P-MOS and the first N- MO driven by the output of the NOR circuit of FIG.
The first P-MOS , the first P-MOS ,
A first output inverter having a connection point of the N- MOS transistor connected to an output terminal, and a first output inverter connected in series between the high-potential power supply and the low-potential power supply ;
P-MOS , a second P-MOS and a second N -MOS having a larger driving capability than the first N- MOS transistor.
A MOS transistor, and the second P-
A MOS and the second N- MOS transistor are driven by outputs of the second NAND circuit and the third NOR circuit, respectively, and are connected to the second P-MOS and the second N- MOS transistor, respectively.
Have a second output inverter connected to the connection point of the N-MOS transistor to the output terminal, the actual three-state drive
An output buffer having a driving ability control function, characterized in that the current. 【請求項３】 入力信号，イネーブル信号および制御信
号をそれぞれ反転するための第１乃至第３のインバータ
と、前記イネーブル信号および前記第３のインバータの
出力を入力してＮＡＮＤ論理を形成するＮＡＮＤ回路
と、前記第１のインバータの出力および前記第２のイン
バータの出力を入力してＮＯＲ論理を形成する第１のＮ
ＯＲ回路と、前記第１のインバータの出力および前記Ｎ
ＡＮＤ回路の出力を入力してＮＯＲ論理を形成する第２
のＮＯＲ回路と、前記入力信号および前記第２のインバ
ータの出力を入力してＮＯＲ論理を形成する第３のＮＯ
Ｒ回路と、前記入力信号および前記ＮＡＮＤ回路の出力
を入力してＮＯＲ論理を形成する第４のＮＯＲ回路と、
高電位電源および低電位電源間に直列に接続され且つそ
れぞれ前記第１，第３のＮＯＲ回路の出力で駆動される
第１のＮ−ＭＯＳおよび第２のＮ−ＭＯＳトランジスタ
からなり、前記第１，第２のＮ−ＭＯＳトランジスタの
接続点を出力端子に接続した第１の出力用インバータ
と、前記高電位電源および前記低電位電源間に直列に接
続され、それぞれ前記第１，第２のＮ−ＭＯＳトランジ
スタよりも大きな駆動能力を備えた第３のＮ−ＭＯＳお
よび第４のＮ−ＭＯＳトランジスタからなるとともに、
前記第３のＮ−ＭＯＳおよび前記第４のＮ−ＭＯＳトラ
ンジスタはそれぞれ前記第２のＮＯＲ回路および前記第
４のＮＯＲ回路の出力で駆動され且つ前記第３，第４の
Ｎ−ＭＯＳトランジスタの接続点を出力端子に接続した
第２の出力用インバータとを有し、３ステート駆動を実
現することを特徴とする駆動能力コントロール機能を備
えた出力バッファ。3. A first to third inverter for inverting an input signal, an enable signal, and a control signal, respectively, and a NAND circuit which receives the enable signal and the output of the third inverter to form NAND logic. And a first N which forms the NOR logic by inputting the output of the first inverter and the output of the second inverter.
An OR circuit, the output of the first inverter and the N
The second to form the NOR logic by inputting the output of the AND circuit
And a third NOR circuit which receives the input signal and the output of the second inverter to form NOR logic
An R circuit, a fourth NOR circuit which receives the input signal and the output of the NAND circuit to form NOR logic,
A first N- MOS transistor and a second N- MOS transistor connected in series between a high-potential power supply and a low-potential power supply and driven by outputs of the first and third NOR circuits, respectively; , a first output inverter connected to the connection point of the second N-MOS transistor to the output terminal are connected in series the high potential power source and the between the low-potential power source, wherein each first, second N - together and a third N-MOS and fourth N-MOS transistor having a large driving capability than MOS transistors,
The third N-MOS and the fourth N- MOS transistor are driven by the outputs of the second NOR circuit and the fourth NOR circuit, respectively, and
Have a second output inverter connected to the connection point of the N-MOS transistor to the output terminal, the actual three-state drive
An output buffer having a driving ability control function, characterized in that the current.