JP2836311B2 - Lsi設計支援システム - Google Patents
Lsi設計支援システムInfo
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- frame
- chip
- connection diagram
- pad
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】この発明は、ICチップ・フレー
ム間結線図を作成するLSI設計支援システムに関する
ものである。
ム間結線図を作成するLSI設計支援システムに関する
ものである。
【0002】
【従来の技術】図3は従来のICチップ・フレーム間結
線図を作成するLSI設計支援システムのブロック図で
あり、図において、1はICチップのレイアウト設計を
対話的に行うチップ設計部、2はICチップの外部端子
となるフレームの設計を対話的に行うフレーム設計部、
3はチップ設計部1とフレーム設計部2からチップ図面
データ及びフレーム図面データを取り込みフレーム図面
データ上の理想的な位置にチップ図面を配置するデータ
合成部、4はデータ合成部3で作成した合成図面データ
においてICチップの結線部であるパッドとフレーム間
の結線を行う結線図作成部、5は結線図作成部4で作成
されたチップ・フレーム間結線図に対して結線ルールを
満たしているか否かのチェックを行うルールチェック
部、6はルールチェック部5でエラーが発生しなかった
チップ・フレーム間結線図を格納する完成結線図格納部
である。図4はデータ合成部3で作成された合成図面デ
ータである。図において、12はチップ設計部1より入
力したチップ図面データ、13はチップ図面データの一
部でチップ側の結線部となるパッド、17はフレーム設
計部2より入力したフレーム図面データ、30はフレー
ム図面データ14にチップ図面データ12を配置した合
成図面データである。
線図を作成するLSI設計支援システムのブロック図で
あり、図において、1はICチップのレイアウト設計を
対話的に行うチップ設計部、2はICチップの外部端子
となるフレームの設計を対話的に行うフレーム設計部、
3はチップ設計部1とフレーム設計部2からチップ図面
データ及びフレーム図面データを取り込みフレーム図面
データ上の理想的な位置にチップ図面を配置するデータ
合成部、4はデータ合成部3で作成した合成図面データ
においてICチップの結線部であるパッドとフレーム間
の結線を行う結線図作成部、5は結線図作成部4で作成
されたチップ・フレーム間結線図に対して結線ルールを
満たしているか否かのチェックを行うルールチェック
部、6はルールチェック部5でエラーが発生しなかった
チップ・フレーム間結線図を格納する完成結線図格納部
である。図4はデータ合成部3で作成された合成図面デ
ータである。図において、12はチップ設計部1より入
力したチップ図面データ、13はチップ図面データの一
部でチップ側の結線部となるパッド、17はフレーム設
計部2より入力したフレーム図面データ、30はフレー
ム図面データ14にチップ図面データ12を配置した合
成図面データである。
【0003】次に動作について説明する。チップ設計部
1及びフレーム設計部2でそれぞれICチップ及びフレ
ーム設計を対話的に行う。その後、データ合成部3によ
りチップ設計部1から設計後のチップ図面データ12
と、フレーム設計部2に数あるフレーム図面から今回使
用するチップ図面データに最も適したフレーム図面デー
タ17を取り込み、このフレーム図面データ上の理想的
なチップ位置にチップ図面データを配置した合成図面デ
ータ30を作成する。この合成図面において、結線図作
成部4により自動又は対話的にチップとフレーム間の結
線を行い、チップ・フレーム間結線図を作成する。次に
この作成したチップ・フレーム間結線図について実際に
製造工程で結線した時、断線及び線間の接触を防止する
ために定められた結線ルールを満足しているか否かのル
ールを、ルールチェック部5でチェックする。この結線
ルールチェックに合格したチップ・フレーム間結線図は
完成結線図格納部6により格納されるが、不合格になっ
たチップ・フレーム間結線図は再度結線図作成部4で修
正を行い、ルールチェック部5でチェックを行う。
1及びフレーム設計部2でそれぞれICチップ及びフレ
ーム設計を対話的に行う。その後、データ合成部3によ
りチップ設計部1から設計後のチップ図面データ12
と、フレーム設計部2に数あるフレーム図面から今回使
用するチップ図面データに最も適したフレーム図面デー
タ17を取り込み、このフレーム図面データ上の理想的
なチップ位置にチップ図面データを配置した合成図面デ
ータ30を作成する。この合成図面において、結線図作
成部4により自動又は対話的にチップとフレーム間の結
線を行い、チップ・フレーム間結線図を作成する。次に
この作成したチップ・フレーム間結線図について実際に
製造工程で結線した時、断線及び線間の接触を防止する
ために定められた結線ルールを満足しているか否かのル
ールを、ルールチェック部5でチェックする。この結線
ルールチェックに合格したチップ・フレーム間結線図は
完成結線図格納部6により格納されるが、不合格になっ
たチップ・フレーム間結線図は再度結線図作成部4で修
正を行い、ルールチェック部5でチェックを行う。
【0004】
【発明が解決しようとする課題】従来のチップ・フレー
ム間結線図を作成するLSI設計支援システムは以上の
ように構成されているので、同一チップを複数種類のフ
レームに結線する場合、そのチップの過去の結線状態を
知る方法がなく、今回使用するチップを使用して既に作
成しているチップ・フレーム間結線図で結線に使用した
パッドを考慮した結線作業を行うことが出来ない。その
ため、同一チップがピン数の異なる複数種類のフレーム
で使用されるときのパッドの使用は結線図に使用するフ
レームのピン数の少ない方から多い方への包含関係を成
立させるという設計ルールを満たすのが困難で時間がか
かるなどの問題があった。
ム間結線図を作成するLSI設計支援システムは以上の
ように構成されているので、同一チップを複数種類のフ
レームに結線する場合、そのチップの過去の結線状態を
知る方法がなく、今回使用するチップを使用して既に作
成しているチップ・フレーム間結線図で結線に使用した
パッドを考慮した結線作業を行うことが出来ない。その
ため、同一チップがピン数の異なる複数種類のフレーム
で使用されるときのパッドの使用は結線図に使用するフ
レームのピン数の少ない方から多い方への包含関係を成
立させるという設計ルールを満たすのが困難で時間がか
かるなどの問題があった。
【0005】この発明は、上記のような問題点を解消す
るためになされたもので、使用するチップが、既にチッ
プ・フレーム間結線図を有している場合に、これを参照
して結線を行なうことにより、包含関係の成立チェック
を自動的に行えるLSI設計支援システムを得ることを
目的とする。
るためになされたもので、使用するチップが、既にチッ
プ・フレーム間結線図を有している場合に、これを参照
して結線を行なうことにより、包含関係の成立チェック
を自動的に行えるLSI設計支援システムを得ることを
目的とする。
【0006】
【課題を解決するための手段】この発明に係るLSI設
計支援システムは、チップが備える複数のパッドとフレ
ームが備える複数のピンとをそれぞれワイヤで結線して
チップ・フレーム間結線を行うことによりLSIを設計
するLSI設計システムにおいて、 (a)チップのレイアウト情報をもつチップ図面データ
と上記チップに適用するフレームのレイアウト情報をも
つフレーム図面データを入力して、フレームのレイアウ
ト情報上の所定の位置にチップのレイアウト情報を配置
することにより合成図面を作成するデータ合成手段と、 (b)同一チップに対してピン数が異なる他のフレーム
を使用して作成した結線図情報を入力して、その結線図
情報を参照しながら、データ合成手段で作成した合成図
面に対して、チップ・フレーム間結線図を作成する結線
図作成手段と、 (c)結線図作成手段により作成されたチップ・フレー
ム間結線図に基づいて、上記結線図作成手段がチップ・
フレーム間結線図を作成する際に参照する結線図情報を
抽出して格納する結線図情報格納手段とを備えたことを
特徴としており、更に、 上記結線図情報格納手段は、上
記チップ・フレーム間結線図からフレームとの結線に使
用しているパッドのパッド情報を上記結線図情報として
抽出して、抽出したパッド情報を使用チップと使用フレ
ームとに対応付けて使用パッドデータベースに格納する
使用パッド抽出部を備え、 上記結線図作成手段は、 上記
結線図情報格納手段の使用パッド抽出部により使用パッ
ドデータベースに格納されたパッド情報を入力し、作成
中のチップ・フレーム間結線図に適用しているフレーム
よりピン数の多いフレーム適用時に使用したパッドを認
識する上位フレーム使用パッド認識部と、 上記上位フレ
ーム使用パッド認識部により認識されたパッドに基づい
て、チップ・フレーム間結線図を作成する結線図作成部
とを備えたことを特徴とする。
計支援システムは、チップが備える複数のパッドとフレ
ームが備える複数のピンとをそれぞれワイヤで結線して
チップ・フレーム間結線を行うことによりLSIを設計
するLSI設計システムにおいて、 (a)チップのレイアウト情報をもつチップ図面データ
と上記チップに適用するフレームのレイアウト情報をも
つフレーム図面データを入力して、フレームのレイアウ
ト情報上の所定の位置にチップのレイアウト情報を配置
することにより合成図面を作成するデータ合成手段と、 (b)同一チップに対してピン数が異なる他のフレーム
を使用して作成した結線図情報を入力して、その結線図
情報を参照しながら、データ合成手段で作成した合成図
面に対して、チップ・フレーム間結線図を作成する結線
図作成手段と、 (c)結線図作成手段により作成されたチップ・フレー
ム間結線図に基づいて、上記結線図作成手段がチップ・
フレーム間結線図を作成する際に参照する結線図情報を
抽出して格納する結線図情報格納手段とを備えたことを
特徴としており、更に、 上記結線図情報格納手段は、上
記チップ・フレーム間結線図からフレームとの結線に使
用しているパッドのパッド情報を上記結線図情報として
抽出して、抽出したパッド情報を使用チップと使用フレ
ームとに対応付けて使用パッドデータベースに格納する
使用パッド抽出部を備え、 上記結線図作成手段は、 上記
結線図情報格納手段の使用パッド抽出部により使用パッ
ドデータベースに格納されたパッド情報を入力し、作成
中のチップ・フレーム間結線図に適用しているフレーム
よりピン数の多いフレーム適用時に使用したパッドを認
識する上位フレーム使用パッド認識部と、 上記上位フレ
ーム使用パッド認識部により認識されたパッドに基づい
て、チップ・フレーム間結線図を作成する結線図作成部
とを備えたことを特徴とする。
【0007】また、上記結線図情報格納手段は、上記チ
ップ・フレーム間結線図からフレームとの結線に使用し
ているパッドのパッド情報を上記結線図情報として抽出
して、抽出したパッド情報を使用チップと使用フレーム
とに対応付けて使用パッドデータベースに格納する使用
パッド抽出部を備え、上記結線図作成手段は、上記結線
図情報格納手段の使用パッド抽出部により使用パッドデ
ータベースに格納されたパッド情報を入力し、作成中の
チップ・フレーム間結線図に適用しているフレームより
ピン数の少ないフレーム適用時に使用したパッドを認識
する下位フレーム使用パッド認識部と、上記下位フレー
ム使用パッド認識部により認識されたパッドに基づい
て、チップ・フレーム間結線図を作成する結線図作成部
とを備えたことを特徴とする。
ップ・フレーム間結線図からフレームとの結線に使用し
ているパッドのパッド情報を上記結線図情報として抽出
して、抽出したパッド情報を使用チップと使用フレーム
とに対応付けて使用パッドデータベースに格納する使用
パッド抽出部を備え、上記結線図作成手段は、上記結線
図情報格納手段の使用パッド抽出部により使用パッドデ
ータベースに格納されたパッド情報を入力し、作成中の
チップ・フレーム間結線図に適用しているフレームより
ピン数の少ないフレーム適用時に使用したパッドを認識
する下位フレーム使用パッド認識部と、上記下位フレー
ム使用パッド認識部により認識されたパッドに基づい
て、チップ・フレーム間結線図を作成する結線図作成部
とを備えたことを特徴とする。
【0008】また、上記結線図作成手段は、作成中のチ
ップ・フレーム間結線図のワイヤが、適用中のフレーム
以外のフレーム適用時に使用したパッドに結線されてい
るか否かという包含関係を認識する包含関係成立ワイヤ
認識部と、上記包含関係成立ワイヤ認識部により認識さ
れた包含関係に基づいて、チップ・フレーム間結線図を
作成する結線図作成部とを備えたことを特徴とする。
ップ・フレーム間結線図のワイヤが、適用中のフレーム
以外のフレーム適用時に使用したパッドに結線されてい
るか否かという包含関係を認識する包含関係成立ワイヤ
認識部と、上記包含関係成立ワイヤ認識部により認識さ
れた包含関係に基づいて、チップ・フレーム間結線図を
作成する結線図作成部とを備えたことを特徴とする。
【0009】
【作用】この発明において、結線図情報格納手段は、結
線図や使用したパッド等の結線図情報を、後の他のフレ
ームとの結線作業で参照されるように格納する。そし
て、結線図作成手段はこの結線図情報格納手段により各
納された結線図情報を参照して結線図を作成するので、
結線が正しく行なえる。
線図や使用したパッド等の結線図情報を、後の他のフレ
ームとの結線作業で参照されるように格納する。そし
て、結線図作成手段はこの結線図情報格納手段により各
納された結線図情報を参照して結線図を作成するので、
結線が正しく行なえる。
【0010】
【実施例】実施例1. 以下、この発明の一実施例を図について説明する。図1
において、1はICチップのレイアウト設計を対話的に
行うチップ設計部、2はICチップの外部端子となるフ
レームの設計を対話的に行うフレーム設計部、3はチッ
プ設計部1とフレーム設計部2からチップ図面データ及
びフレーム図面データを取り込みフレーム図面データ上
の理想的な位置にチップ図面データを配置するデータ合
成部、4はデータ合成部3で作成した合成図面データに
おいてICチップの結線部であるパッドとフレーム間の
結線を行いチップ・フレーム間結線図を作成する結線図
作成部、5は結線図作成部4で作成されたチップ・フレ
ーム間結線図に対して結線ルールを満たしているかどう
かのチェックを行うルールチェック部、6はルールチェ
ック部5で合格したチップ・フレーム間結線図を格納す
る完成結線図格納部、7はルールチェック部5で合格し
たチップ・フレーム間結線図からフレームとの結線に使
用しているパッド情報を抽出する使用パッド抽出部、8
は使用パッド抽出部7で抽出したパッド情報を使用チッ
プ及び使用フレームと対応付けを行い格納する使用パッ
ドデータベース、9は今回結線図作成部4で結線処理を
行うフレームよりも一クラス多いピン数のフレームを使
用し、今回結線処理を行うチップと同一のチップで既に
結線図が作成されている場合、その結線図で使用された
使用パッドを認識し結線図作成部4で識別表示を行うた
めの識別データを作成する上位フレーム使用パッド認識
部、10は一クラス少ないピン数のフレームについて前
記上位フレーム使用パッド認識部9と同様の処理を行う
下位フレーム使用パッド認識部、11は結線図作成部4
で結線したワイヤが上位フレーム使用パッド認識部9及
び下位フレーム使用パッド認識部10で使用パッドとし
て認識されたパッドを使用しているか否か(使用パッド
の包含関係)を認識し包含関係が成立しているワイヤを
識別表示する包含関係成立ワイヤ認識部である。また、
61はデータ合成手段、62は結線図作成手段、63は
結線図情報格納手段である。図2は結線図作成部4で上
位フレームでの使用パッド、下位フレームでの使用パッ
ド及び上位、下位フレームでの使用パッドに接続したワ
イヤの識別表示を行った状態のチップ・フレーム間結線
図の拡大図である。図において、12はチップ設計部1
より入力したチップ図面データ、13はチップ図面の一
部でチップ側の結線部となるパッド、14は上位フレー
ムで使用していると識別表示したパッド、15は下位フ
レームで使用していると識別表示したパッド、16は上
位・下位フレームの両方で使用していると識別表示した
パッド、17はフレーム設計部2より入力したフレーム
図面データ、18はICチップとフレーム間の結線ルー
トを示す結線ワイヤ、19は上位フレームで使用のパッ
ドに接続していると識別表示した結線ワイヤ、20は下
位フレームで使用のパッドに接続していると識別表示し
た結線ワイヤ、21は上位及び下位フレームの両方で使
用のパッドに接続していると識別表示した結線ワイヤで
ある。
において、1はICチップのレイアウト設計を対話的に
行うチップ設計部、2はICチップの外部端子となるフ
レームの設計を対話的に行うフレーム設計部、3はチッ
プ設計部1とフレーム設計部2からチップ図面データ及
びフレーム図面データを取り込みフレーム図面データ上
の理想的な位置にチップ図面データを配置するデータ合
成部、4はデータ合成部3で作成した合成図面データに
おいてICチップの結線部であるパッドとフレーム間の
結線を行いチップ・フレーム間結線図を作成する結線図
作成部、5は結線図作成部4で作成されたチップ・フレ
ーム間結線図に対して結線ルールを満たしているかどう
かのチェックを行うルールチェック部、6はルールチェ
ック部5で合格したチップ・フレーム間結線図を格納す
る完成結線図格納部、7はルールチェック部5で合格し
たチップ・フレーム間結線図からフレームとの結線に使
用しているパッド情報を抽出する使用パッド抽出部、8
は使用パッド抽出部7で抽出したパッド情報を使用チッ
プ及び使用フレームと対応付けを行い格納する使用パッ
ドデータベース、9は今回結線図作成部4で結線処理を
行うフレームよりも一クラス多いピン数のフレームを使
用し、今回結線処理を行うチップと同一のチップで既に
結線図が作成されている場合、その結線図で使用された
使用パッドを認識し結線図作成部4で識別表示を行うた
めの識別データを作成する上位フレーム使用パッド認識
部、10は一クラス少ないピン数のフレームについて前
記上位フレーム使用パッド認識部9と同様の処理を行う
下位フレーム使用パッド認識部、11は結線図作成部4
で結線したワイヤが上位フレーム使用パッド認識部9及
び下位フレーム使用パッド認識部10で使用パッドとし
て認識されたパッドを使用しているか否か(使用パッド
の包含関係)を認識し包含関係が成立しているワイヤを
識別表示する包含関係成立ワイヤ認識部である。また、
61はデータ合成手段、62は結線図作成手段、63は
結線図情報格納手段である。図2は結線図作成部4で上
位フレームでの使用パッド、下位フレームでの使用パッ
ド及び上位、下位フレームでの使用パッドに接続したワ
イヤの識別表示を行った状態のチップ・フレーム間結線
図の拡大図である。図において、12はチップ設計部1
より入力したチップ図面データ、13はチップ図面の一
部でチップ側の結線部となるパッド、14は上位フレー
ムで使用していると識別表示したパッド、15は下位フ
レームで使用していると識別表示したパッド、16は上
位・下位フレームの両方で使用していると識別表示した
パッド、17はフレーム設計部2より入力したフレーム
図面データ、18はICチップとフレーム間の結線ルー
トを示す結線ワイヤ、19は上位フレームで使用のパッ
ドに接続していると識別表示した結線ワイヤ、20は下
位フレームで使用のパッドに接続していると識別表示し
た結線ワイヤ、21は上位及び下位フレームの両方で使
用のパッドに接続していると識別表示した結線ワイヤで
ある。
【0011】次に動作について説明する。チップ設計部
1及びフレーム設計部2でそれぞれICチップ及びフレ
ーム設計を対話的に行う。その後、データ合成部3によ
りチップ設計部1から設計後のチップ図面データ12
と、フレーム設計部2に数ある設計後のフレーム図面デ
ータ17から今回使用するチップ図面データに適したフ
レーム図面データをひとつ取り込み、このフレーム図面
データ上の理想的なチップ位置にチップ図面データを配
置した合成図面データを作成する。この合成図面データ
において、上位フレーム使用パッド認識部9及び下位フ
レーム使用パッド認識部10で使用パッドであると認識
したパッド14、15、16を識別表示を行い、識別表
示した合成図面データに対して結線図作成部4により自
動的又は対話的に上位、下位フレームでの使用パッドを
確認しながらチップ・フレーム間の結線を行いチップ・
フレーム間結線図を作成する。この時、結線したワイヤ
が上位、下位フレームでの使用パッドに接続しているか
否か(使用パッドの包含関係)を認識し各ワイヤ19、
20、21の識別表示を包含関係成立ワイヤ認識部11
で行う。ここで包含関係が成立出来なかったワイヤを再
度結線しなおす。こうして作成したチップ・フレーム間
結線図が実際の製造工程で結線した時、断線及び線間の
接触を防止するために定められた結線ルールを満足して
いるか否かを、ルールチェック部5でチェックする。こ
のルールチェックで不合格になった結線図は再度結線図
作成部4で修正を行う。合格したチップ・フレーム間結
線図は完成結線図格納部6により格納され、さらに使用
パッド抽出部7で使用しているパッドを抽出し、そのデ
ータを使用パッドデータベースに格納する。この格納し
た使用パッドデータは、上位フレーム使用パッド認識部
9及び下位フレーム使用パッド認識部10での使用パッ
ド認識を行うためのデータとして利用する。
1及びフレーム設計部2でそれぞれICチップ及びフレ
ーム設計を対話的に行う。その後、データ合成部3によ
りチップ設計部1から設計後のチップ図面データ12
と、フレーム設計部2に数ある設計後のフレーム図面デ
ータ17から今回使用するチップ図面データに適したフ
レーム図面データをひとつ取り込み、このフレーム図面
データ上の理想的なチップ位置にチップ図面データを配
置した合成図面データを作成する。この合成図面データ
において、上位フレーム使用パッド認識部9及び下位フ
レーム使用パッド認識部10で使用パッドであると認識
したパッド14、15、16を識別表示を行い、識別表
示した合成図面データに対して結線図作成部4により自
動的又は対話的に上位、下位フレームでの使用パッドを
確認しながらチップ・フレーム間の結線を行いチップ・
フレーム間結線図を作成する。この時、結線したワイヤ
が上位、下位フレームでの使用パッドに接続しているか
否か(使用パッドの包含関係)を認識し各ワイヤ19、
20、21の識別表示を包含関係成立ワイヤ認識部11
で行う。ここで包含関係が成立出来なかったワイヤを再
度結線しなおす。こうして作成したチップ・フレーム間
結線図が実際の製造工程で結線した時、断線及び線間の
接触を防止するために定められた結線ルールを満足して
いるか否かを、ルールチェック部5でチェックする。こ
のルールチェックで不合格になった結線図は再度結線図
作成部4で修正を行う。合格したチップ・フレーム間結
線図は完成結線図格納部6により格納され、さらに使用
パッド抽出部7で使用しているパッドを抽出し、そのデ
ータを使用パッドデータベースに格納する。この格納し
た使用パッドデータは、上位フレーム使用パッド認識部
9及び下位フレーム使用パッド認識部10での使用パッ
ド認識を行うためのデータとして利用する。
【0012】以上、この実施例に係るLSI設計支援シ
ステムは、完成したチップ・フレーム間結線図で結線に
使用しているパッドを抽出する使用パッド抽出部7と抽
出したパッド結線図で使用したチップと使用したフレー
ムと対応付けを格納する使用パッドデータベース8と、
今回と同じチップで今回使用したフレームのピン数より
一クラスピン数の多いフレームを使用した結線図におい
て、結線に使用したパッドを結線作業中のチップデータ
上に識別表示させるためのデータを作成する上位フレー
ム使用パッド認識部9と、一クラスピン数の少ないフレ
ームを使用した結線図において、上位フレーム使用パッ
ド認識部と同様に結線に使用したパッドの識別データを
作成する下位フレーム使用パッド認識部10と、結線の
際の前記上位及び下位フレーム使用パッド認識部で識別
したパッドに接続したワイヤであるか否かという包含関
係を認識し、包含関係が成立しているワイヤを識別表示
する包含関係成立ワイヤ認識部11を備えたものであ
る。
ステムは、完成したチップ・フレーム間結線図で結線に
使用しているパッドを抽出する使用パッド抽出部7と抽
出したパッド結線図で使用したチップと使用したフレー
ムと対応付けを格納する使用パッドデータベース8と、
今回と同じチップで今回使用したフレームのピン数より
一クラスピン数の多いフレームを使用した結線図におい
て、結線に使用したパッドを結線作業中のチップデータ
上に識別表示させるためのデータを作成する上位フレー
ム使用パッド認識部9と、一クラスピン数の少ないフレ
ームを使用した結線図において、上位フレーム使用パッ
ド認識部と同様に結線に使用したパッドの識別データを
作成する下位フレーム使用パッド認識部10と、結線の
際の前記上位及び下位フレーム使用パッド認識部で識別
したパッドに接続したワイヤであるか否かという包含関
係を認識し、包含関係が成立しているワイヤを識別表示
する包含関係成立ワイヤ認識部11を備えたものであ
る。
【0013】そして、この実施例における上位フレーム
使用パッド認識部9及び下位フレーム使用パッド認識部
10は、今回作成しようとするチップ・フレーム間結線
図のチップを使用し、使用するフレームよりもピン数が
一クラス多いフレーム又は少ないフレームで既にチップ
・フレーム間結線図を作成している場合、それらの結線
図の結線に使用しているパッドを認識し、今回作成する
結線図のチップ上にそれらのパッドを識別表示する。
又、包含関係成立ワイヤ認識部11では、上位・下位使
用パッド認識部9、10で識別したパッドを使用してフ
レームと結線したワイヤを認識し、識別表示を行う。
使用パッド認識部9及び下位フレーム使用パッド認識部
10は、今回作成しようとするチップ・フレーム間結線
図のチップを使用し、使用するフレームよりもピン数が
一クラス多いフレーム又は少ないフレームで既にチップ
・フレーム間結線図を作成している場合、それらの結線
図の結線に使用しているパッドを認識し、今回作成する
結線図のチップ上にそれらのパッドを識別表示する。
又、包含関係成立ワイヤ認識部11では、上位・下位使
用パッド認識部9、10で識別したパッドを使用してフ
レームと結線したワイヤを認識し、識別表示を行う。
【0014】実施例2. 上記実施例では、上位・下位フレーム使用パッド認識部
9、10がある場合を示したが、どちらか一方のみの場
合でもよい。また、結線図情報としてチップ・フレーム
間結線図と使用パッドデータベースの場合を示したが、
どちらか一方のみの場合でもよいし、また、その他の結
線図情報でもよい。
9、10がある場合を示したが、どちらか一方のみの場
合でもよい。また、結線図情報としてチップ・フレーム
間結線図と使用パッドデータベースの場合を示したが、
どちらか一方のみの場合でもよいし、また、その他の結
線図情報でもよい。
【0015】
【発明の効果】以上のように、この発明によれば上位フ
レーム及び下位フレーム等で使用したパッドと今回使用
するパッドとの包含関係を確認しながらチップ・フレー
ム間結線図を作成することが出来るため、パッドの使用
ミスが減少し設計効率の向上させることが出来る。又、
ひとつのチップにおいて、使用する複数のフレーム間で
使用するパッドの包含関係が成立させることが出来るた
め、LSIのテスト時に必要な治具を複数作成する必要
もなくなるためコストを軽減させる効果がある。
レーム及び下位フレーム等で使用したパッドと今回使用
するパッドとの包含関係を確認しながらチップ・フレー
ム間結線図を作成することが出来るため、パッドの使用
ミスが減少し設計効率の向上させることが出来る。又、
ひとつのチップにおいて、使用する複数のフレーム間で
使用するパッドの包含関係が成立させることが出来るた
め、LSIのテスト時に必要な治具を複数作成する必要
もなくなるためコストを軽減させる効果がある。
【図1】この発明の一実施例であるLSI設計支援シス
テムのブロック図である。
テムのブロック図である。
【図2】図1のLSI設計支援システムにより上位、下
位フレームでの使用パッド及びそれらのパッドを接続し
たワイヤを識別表示したチップ・フレーム間結線図の拡
大図である。
位フレームでの使用パッド及びそれらのパッドを接続し
たワイヤを識別表示したチップ・フレーム間結線図の拡
大図である。
【図3】従来のLSI設計支援システムのブロック図で
ある。
ある。
【図4】チップ図面とフレーム図面のデータを合成した
合成図面データを示す平面図である。
合成図面データを示す平面図である。
1 チップ設計部 2 フレーム設計部 3 データ合成部 4 結線図作成部 5 ルールチェック部 6 完成結線図格納部 7 使用パッド抽出部 8 使用パッドデータベース 9 上位フレーム使用パッド認識部 10 下位フレーム使用パッド認識部 11 包含関係成立ワイヤ認識部 61 データ合成手段 62 結線図作成手段 63 結線図情報格納手段
Claims (3)
- 【請求項1】 チップが備える複数のパッドとフレーム
が備える複数のピンとをそれぞれワイヤで結線してチッ
プ・フレーム間結線を行うことによりLSIを設計する
LSI設計システムにおいて、 (a)チップのレイアウト情報をもつチップ図面データ
と上記チップに適用するフレームのレイアウト情報をも
つフレーム図面データを入力して、フレームのレイアウ
ト情報上の所定の位置にチップのレイアウト情報を配置
することにより合成図面を作成するデータ合成手段と、 (b)同一チップに対してピン数が異なる他のフレーム
を使用して作成した結線図情報を入力して、その結線図
情報を参照しながら、データ合成手段で作成した合成図
面に対して、チップ・フレーム間結線図を作成する結線
図作成手段と、 (c)結線図作成手段により作成されたチップ・フレー
ム間結線図に基づいて、上記結線図作成手段がチップ・
フレーム間結線図を作成する際に参照する結線図情報を
抽出して格納する結線図情報格納手段とを備え、 上記結線図情報格納手段は、上記チップ・フレーム間結
線図からフレームとの結線に使用しているパッドのパッ
ド情報を上記結線図情報として抽出して、抽出したパッ
ド情報を使用チップと使用フレームとに対応付けて使用
パッドデータベースに格納する使用パッド抽出部を備
え、 上記結線図作成手段は、 上記結線図情報格納手段の使用パッド抽出部により使用
パッドデータベースに格納されたパッド情報を入力し、
作成中のチップ・フレーム間結線図に適用しているフレ
ームよりピン数の多いフレーム適用時に使用したパッド
を認識する上位フレーム使用パッド認識部と、 上記上位フレーム使用パッド認識部により認識されたパ
ッドに基づいて、チップ・フレーム間結線図を作成する
結線図作成部とを備えたことを特徴とするLSI設計支
援システム。 - 【請求項2】 チップが備える複数のパッドとフレーム
が備える複数のピンとをそれぞれワイヤで結線してチッ
プ・フレーム間結線を行うことによりLSIを設計する
LSI設計システムにおいて、 (a)チップのレイアウト情報をもつチップ図面データ
と上記チップに適用するフレームのレイアウト情報をも
つフレーム図面データを入力して、フレームのレイアウ
ト情報上の所定の位置にチップのレイアウト情報を配置
することにより合成図面を作成するデータ合成手段と、 (b)同一チップに対してピン数が異なる他のフレーム
を使用して作成した結線図情報を入力して、その結線図
情報を参照しながら、データ合成手段で作成した合成図
面に対して、チップ・フレーム間結線図を作成する結線
図作成手段と、 (c)結線図作成手段により作成されたチップ・フレー
ム間結線図に基づいて、上記結線図作成手段がチップ・
フレーム間結線図を作成する際に参照する結線図情報を
抽出して格納する結線図情報格納手段とを備え、 上記結線図情報格納手段は、上記チップ・フレーム間結
線図からフレームとの結線に使用しているパッドのパッ
ド情報を上記結線図情報として抽出して、抽出したパッ
ド情報を使用チップと使用フレームとに対応付けて使用
パッドデータベースに格納する使用パッド抽出部を備
え、 上記結線図作成手段は、 上記結線図情報格納手段の使用パッド抽出部により使用
パッドデータベースに格納されたパッド情報を入力し、
作成中のチップ・フレーム間結線図に適用しているフレ
ームよりピン数の少ないフレーム適用時に使用したパッ
ドを認識する下位フレーム使用パッド認識部と、 上記下位フレーム使用パッド認識部により認識されたパ
ッドに基づいて、チップ・フレーム間結線図を作成する
結線図作成部とを備えたことを特徴とするLSI設計支
援システム。 - 【請求項3】 上記結線図作成手段は、 作成中のチップ・フレーム間結線図のワイヤが、適用中
のフレーム以外のフレーム適用時に使用したパッドに結
線されているか否かという包含関係を認識する 包含関係
成立ワイヤ認識部と、 上記包含関係成立ワイヤ認識部により認識された包含関
係に基づいて、チップ・フレーム間結線図を作成する結
線図作成部とを備えたことを特徴とする請求項1又は2
記載のLSI設計支援システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3226670A JP2836311B2 (ja) | 1991-09-06 | 1991-09-06 | Lsi設計支援システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3226670A JP2836311B2 (ja) | 1991-09-06 | 1991-09-06 | Lsi設計支援システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0567679A JPH0567679A (ja) | 1993-03-19 |
JP2836311B2 true JP2836311B2 (ja) | 1998-12-14 |
Family
ID=16848821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3226670A Expired - Lifetime JP2836311B2 (ja) | 1991-09-06 | 1991-09-06 | Lsi設計支援システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2836311B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003297870A (ja) | 2002-04-04 | 2003-10-17 | Mitsubishi Electric Corp | 半導体装置の設計支援装置 |
DE112004002981B4 (de) | 2004-11-01 | 2018-07-26 | Mitsubishi Denki K.K. | Entwicklungsunterstützungsvorrichtung für Halbleiterbauelemente |
US11227810B2 (en) | 2017-11-10 | 2022-01-18 | Shindengen Electric Manufacturing Co., Ltd. | Electronic module with a groove and press hole on the surface of a conductor |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2887203B2 (ja) * | 1989-03-10 | 1999-04-26 | 三菱電機株式会社 | Lsi設計支援システム |
-
1991
- 1991-09-06 JP JP3226670A patent/JP2836311B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0567679A (ja) | 1993-03-19 |
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