JP2835323B2 - スパッタリング装置用電源装置 - Google Patents
スパッタリング装置用電源装置Info
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Description
光ディスクなどへ薄膜を成膜するスパッタリング装置用
電源装置に関する。
ッタ源を用いたスパッタリング装置により半導体、電子
部品、装飾部品等に薄膜を形成する技術が普及されてい
る。このようなスパッタリング装置においては、真空槽
中に放電用ガスとして、例えばArのような不活性ガス
を導入しておき、この真空槽中にスパッタ源を配置し、
このスパッタ源に負の電圧を印加することによってマグ
ネトロン放電を発生させ、真空槽中に導入された放電用
ガスをイオン化し、このイオン化されたアルゴン正イオ
ンが加速され、スパッタ源のターゲット表面に衝突し、
ターゲット表面をスパッタ蒸発させる。このスパッタ粒
子を基板上に沈着させてターゲット材料からなる薄膜を
形成するようにしたものであり、これをスパッタリング
と言う。
マグネトロン放電がア−ク放電に変化してしまう場合が
ある。このように、マグネトロン放電がア−ク放電に移
行してしまうと、スパッタリングを行うことはできな
い。
記スパッタ源を少しだけ正の電位に保つような逆電圧パ
ルスを印加して、ア−ク放電の発生を抑えている。従来
においては、この逆電圧パルスを印加する時間間隔は3
0μs以上であった。
スを印加する時間間隔は、スイッチング素子の電力損失
による破壊からの保護を行うなどの問題から、ある値の
時間間隔が必要とされていた。
間間隔で逆電圧パルスを印加した場合でも、すぐに連続
してア−ク放電が発生してしまうことがあり、連続ア−
ク放電の発生する確率が高いという問題があった。
パッタ源に正の電圧が印加されることになり、逆方向に
例えば基板等からア−ク放電が発生する場合もある。こ
の逆方向のア−ク放電による連続ア−ク放電が発生する
と、基板にダメ−ジを与えるという問題があった。
で、その目的は、連続ア−ク放電の発生を防止するため
に、逆電圧パルスを印加する時間間隔を、ア−ク放電の
発生を検出した場合には、1〜10μs以内とし、しか
も、この逆電圧パルスによる逆方向ア−ク放電の発生を
確実に防止することができるスパッタリング装置用電源
装置を提供することにある。
タリング装置用電源装置は、接地した真空槽内に不活性
ガスを導入し、この真空槽内に配置したスパッタ源に負
の電圧を印加して、スパッタリングを行うスパッタリン
グ装置において、上記スパッタ源に直流電圧を印加する
ための直流電源と、上記スパッタリング中に発生するア
−ク放電の発生を停止させるために、上記スパッタ源に
逆電圧を印加するための逆電圧発生手段と、上記逆電圧
発生手段で発生された逆電圧を上記スパッタ源に印加す
るスイッチ手段と、上記真空槽内のア−ク放電の発生を
検出するア−ク放電検出手段と、このア−ク放電検出手
段によりア−ク放電の発生が検出された場合には、上記
スイッチ手段を設定時間オンさせて、上記逆電圧発生手
段から発生された逆電圧を上記スパッタ源に印加するた
めの逆電圧印加手段と、上記ア−ク放電検出手段により
上記ア−ク放電の発生が検出された場合には、上記逆電
圧発生手段で発生された逆電圧を上記スパッタ源に設定
時間印加し、その印加が終了した後、上記ア−ク放電検
出手段によりア−ク放電の発生が再度検出された場合に
は、1〜10μS以内に上記逆電圧発生手段で発生され
た逆電圧を上記スパッタ源に印加する逆電圧印加制御手
段とを具備したことを特徴とする。
−ク放電検出時は、1〜10μs以下の時間間隔で行う
ようにしたので、連続ア−ク放電の発生確率を極めて低
下させることができる。
源装置は、請求項1記載の逆電圧発生手段と上記スパッ
タ源との間に、スパッタリング放電の電流を流す方向に
接続された順方向インピーダンスと、この順方向インピ
ーダンスより大きく、かつ並列に接続された逆方向のア
ーク放電の発生を防止する逆方向インピーダンスからな
る逆方向アーク放電防止回路を設けたことを特徴とす
る。
ができるとともに、逆電圧パルスを印加したときに、逆
方向ア−ク放電が発生した際にア−ク放電電流を抑制す
るように順方向インピーダンスより大きくかつ並列に逆
方向インピーダンスを設けたので、逆方向のア−ク放電
が発生するのを抑制することができるため、連続ア−ク
放電の発生確率を極めて低下させることができる。
源装置は、請求項2記載の逆方向アーク放電防止回路に
おいて、順方向インピーダンスがダイオードで、逆方向
インピーダンスが抵抗からなることを特徴とする。
置用電源装置と同様なことを行うことができる。請求項
4に係わるスパッタリング装置用電源装置は、請求項2
記載の逆方向アーク放電防止回路のスパッタ源側と上記
直流電源の正極側との間に、ダイオ−ドのアノード側か
ら上記直流電源の正極側に向けて電流を流すように接続
された第2のダイオ−ドと、この第2のダイオ−ドに抵
抗を直列に接続したことを特徴とする。
置用電源装置と同様なことを行うことができるととも
に、逆電圧パルスを印加したときに、真空槽(スパッタ
源)側を流れる電流とダイオ−ドD11側を流れる電流
を抵抗値r11により調整できるので基板ア−ク放電に
よる基板ダメ−ジを防止することができる。
源装置は、請求項1乃至請求項4のうちいずれか一記載
の逆電圧発生手段は、一次側に上記直流電源が接続さ
れ、二次側が上記スパッタ源に接続されるパルストラン
スであり、このパルストランスの一次側と二次側の巻線
比は、1:1.1〜1:1.3であることを特徴とす
る。
電圧パルスをトランスから出力させることができる。請
求項6に係わるスパッタリング装置用電源装置は、請求
項1乃至請求項4のうちいずれか一記載の逆電圧発生手
段は、一次側に上記直流電源が接続され、二次側が上記
スパッタ源に接続されるオートトランスであり、このオ
ートトランスの一次側と二次側の巻線比は、1:1.1
〜1:1.3であることを特徴とする。
電圧パルスをトランスから出力させることができる。請
求項7に係わるスパッタリング装置用電源装置は、請求
項2乃至請求項6のうちいずれか一記載の逆方向アーク
放電防止回路により、上記真空槽内に2パルス以上の連
続アーク放電の発生を無くすとともに、上記逆電圧発生
手段であるトランスの電圧・時間積を4パルス分以上と
することによって、上記トランスを磁気飽和させないよ
うにしたことを特徴とする。
スの電圧・時間積を4パルス分以上に設計することによ
り、逆電圧パルスを発生させるトランスの磁気飽和を無
くすことができるので、制御不能を防止することができ
る。
の実施形態について説明する。図1はスパッタリング装
置用電源装置を示す回路図である。図において、11は
例えば、800Vのスパッタリング装置用直流電源であ
る。この直流電源11の負極は、逆電圧発生手段として
のパルストランス12の一次コイル121 及び二次コイ
ル122 の一方の入力端子に接続される。この一次コイ
ル121 と二次コイル122 との巻線比は1:1.1か
ら1:1.3に設定されている。
段としてのトランジスタQ1のエミッタに接続されてい
る。このトランジスタQ1のコレクタは直流電源11の
正極に接続されている。
抵抗r1とダイオ−ドD1が直列接続された回路が並列
に接続されている。抵抗r1はサ−ジ吸収用、ダイオ−
ドD1はフライホイ−ル用である。
ジスタQ1のコレクタとの間(あるいは直流電源11の
両極間)には、大容量のコンデンサC1が並列に接続さ
れている。従って、このコンデンサC1の両端には直流
電源11に等しい電圧が充電されている。
ブル13内の一方のライン131 を介してスパッタ源1
4に接続されている。また、15はスパッタ源14が配
置されている真空槽である。そして、この真空槽15中
において、スパッタ源14のターゲットと対向する位置
に、基板16が設置されている。この真空槽15内には
例えばアルゴンガスのような不活性ガスが導入されてい
る。
る。この制御回路用直流電源21の両極間には、抵抗r
2と逆方向に接続されたダイオ−ドD2が直列接続され
た回路が並列に接続されている。さらに、上記直流電源
11の負極と抵抗r2とダイオ−ドD2との接続点との
間には、抵抗r3が接続されている。
点は抵抗r2aを介して制御用CPU22(中央処理装
置)の信号入力端子に接続されている。このCPU22
には、計時処理用のカウンタ22cが内蔵されている。
抵抗r4と逆方向に接続されたダイオ−ドD3が直列接
続された回路が並列に接続されている。また、パルスト
ランス12の二次コイルの他端と出力ケ−ブル13の一
方のライン131 の一端が接続されたライン上の一点A
は、抵抗r5を介して抵抗r4とダイオ−ドD3との接
続点に接続されている。
の接続点は抵抗r6を介してシュミットトリガ回路23
の入力に接続される。シュミットトリガ回路23は、点
Aの電圧が下がると、その出力が“0”レベルから
“1”レベルに変化する。これは真空槽15内でア−ク
放電が発生すると、A点の電圧が下がるためである。こ
のシュミットトリガ回路23によりア−ク放電検出手段
が構成される。
CPU22の割込み端子INT に入力されると共に、アン
ド回路24の一方の入力端子に入力される。このアンド
回路24の他方の入力端子にはCPU22からゲ−ト制
御信号aが入力される。
回路25の一方の入力端子に入力されると共に、アンド
回路24の出力がオア回路25の他方の入力端子に入力
される。このゲ−ト制御信号aは通常状態では“1”レ
ベルが出力され、制御信号bは通常状態では“0”レベ
ルを出力する。
ルスを出力するときには、“1”レベルを、逆電圧パル
スを出力しないときには、“0”レベルを出力する。オ
ア回路25の出力信号cは、スイッチング用FETQ2
のゲ−トに入力される。このFETQ2のソ−スは直流
電源21の負極に接続されている。
D4及び抵抗r7を介してパルストランス26の一次コ
イル261 の一方の端子に接続されている。この一次コ
イル261 の他端はFETQ2のドレインに接続されて
いる。
コンデンサC2を介してFETQ2のソ−スに接続され
ている。この抵抗r8とコンデンサC2との接続点は一
次コイル261 の中間点に接続されている。
両端間には、抵抗r9が直列にコンデンサC3が並列に
接続されている。そして、このコンデンサC3の一端は
上記トランジスタQ1のベ−スに接続され、他端はトラ
ンジスタQ1のエミッタに接続されている。
ともに、出力ケーブル13の他方のライン132 (接地
側)は真空槽15の槽体に接続されている。次に、上記
のように構成された第1の実施形態の動作について説明
する。まず、真空槽15を図示しない真空ポンプで真空
にする。そして、この真空槽15内にArガスパルスを
導入して、スパッタ源14に、直流電源11の負の電圧
を印加させてマグネトロン放電を発生させる。このマグ
ネトロン放電により、放電空間にアルゴンプラズマが形
成される。このプラズマ中のアルゴン正イオンが負の電
圧差で加速され、スパッタ源14のターゲットの表面に
衝突する。この衝突により、ターゲットのアルミニウム
原子は蒸発する。そして、スパッタ蒸発したアルミニウ
ム原子の一部が基板16上に沈着し、アルミニウムの薄
膜を形成するスパッタ蒸着が行われる。
ネトロン放電がア−ク放電に移行しなければ、継続して
スパッタ蒸着が行われる。ところで、真空槽15で発生
しているマグネトロン放電がア−ク放電に移行すると、
図2(A)に示すようにA点の電圧が下がる。A点の電
圧は、抵抗r5,r4で分圧され抵抗r6を介してシュ
ミットトリガ回路23に入力されているため、シュミッ
トトリガ回路23は例えばA点の電圧が300Vを超え
ると“0”レベルを、150V以下の場合には“1”レ
ベルをCPU22の割込み端子INTに出力すると共に、
アンド回路24にも出力する。
れているゲ−ト制御信号aは通常状態では“1”レベル
が入力されているため、アンド回路24の出力は“1”
レベルに立ち上がる。この信号はオア回路25を介して
FETQ2のゲートに入力される。このため、FETQ
2がオンする。
261 にパルス電圧が印加され、その二次コイル262
から出力されるパルス電圧はトランジスタQ1のゲート
に印加される。
ンデンサC1に充電されている直流電源11と同じ電圧
が印加されており、仮りにトランス12の一次コイル1
21と二次コイル122 との巻線比を1:1.1にした
場合、トランス12の二次コイル122 には、1.1E
(Eは直流電源11の電圧)の電圧が発生する。
の電圧が印加されることになる。つまり、時刻t1から
逆電圧パルスp1が印加される。この逆電圧パルスp1
の印加により、スパッタ源14が正の電圧に保たれるた
め、ア−ク放電は消える。
ば300Vを越えていることを抵抗r3,r2の分圧電
圧から判定し、300Vを越えていると判定すると、ゲ
−ト制御信号aを“1”レベルで出力する(図2
(E))。一方、300V以下であると判定した場合に
は、ゲート制御信号aを“0”レベルで出力する。
ることにより、ア−ク放電の発生を検出している。この
A点の電圧は、例えば正常放電時は300V以上を示
し、ア−ク放電時には150V以下となる。
を抵抗r4,r5で分圧した電圧と内部動作電圧とを比
較し、アーク放電が発生していれば、例えばA点の電圧
が150V以下となるため、“1”レベルを出力する。
また、300Vを超えると“0”レベルを出力する。従
って、ア−ク放電が発生する時刻toで、図2(B)に
示すようにシュミットトリガ回路23は“1”レベルを
CPU22のINTに出力する。
レベルとなると、ゲ−ト制御信号aが“1”レベルであ
るので、アンド回路24の論理が成立する。このため、
制御信号bの出力レベルにかかわらず、オア回路25の
出力信号cは“1”レベルとなる(図2(D))。
ベルはFETQ2のゲ−トに入力されているため、FE
TQ2がオンする。このFETQ2がオンすると、パル
ストランス26が励磁される。この結果、パルストラン
ス26の二次コイル262 からパルス電圧がトランジス
タQ1のベ−スに出力され、トランジスタQ1がオンす
る。これにより、パルストランス12から逆電圧パルス
p1が出力される(逆電圧印加手段)。
られた電圧・時間積(ET積)しか信号を伝達できない
ので、電圧・時間積に達する前にFETQ2のゲート駆
動を止めてリセット動作に移行する必要がある。すなわ
ち、A点の電圧は、シュミットトリガ回路23の判定レ
ベル以下であるので、CPU22を用いてパルス動作に
してやる必要があるからである。
23からの“1”信号の立ち上がりに同期して、カウン
タ22cをリセットすると同時に割り込み処理が行われ
る。この割り込み処理では、CPU22は信号bを
“1”にしてから、ゲ−ト制御信号aを“0”にする
(時刻t2)。このゲート制御信号aを“0”にしたこ
とにより、アンド回路24のゲートは閉じるので、A点
の電圧とFETQ2のゲート駆動は無関係となる。
した時刻t0から設定時間T経過したら信号bを“0”
に立ち下げる(時刻t3)。このように信号bが“0”
に立ち下がると、オア回路25の2つの入力信号はいず
れも“0”となるため、FETQ2はオフする。
ストランス26の一次コイル261を流れていた電流
は、フライホイ−ルダイオ−ドD4,抵抗r7,コイル
261を通ってコンデンサC2に逆流し、二次コイル2
62 には逆電圧が発生する。この結果、トランジスタQ
1のゲ−ト電圧は逆転し、トランジスタQ1はオフす
る。
ランス12の一次コイル121 に流れていた電流はフラ
イホイ−ルダイオ−ドD1と抵抗r1と一次コイル12
1 を循環する。
圧が逆転するため、二次側の電圧も逆転し、A点の電圧
はスパッタ電圧(300V以上)となる。この時、回路
のストレ−トキャパシティやインダクタンスにより図2
(A)に示すように2μs程度A点の電圧が振動する。
bを“0”レベルに立ち下げてから、ゲート制御信号a
を“1”レベルに立ち上げるまで時間をカウンタ22c
の設定により例えば5μsの設定時間にすることによ
り、誤動作を防止する。
計時されると、ゲ−ト制御信号aを図2(E)に示すよ
うに“1”レベルに立ち上げるようにしている。このよ
うに、オア回路25の出力が立ち下がる時刻t3から5
μsの間はゲ−ト制御信号aを“0”レベルとするよう
にした(逆電圧印加制御手段)ので、オア回路25の出
力が立ち下がってから発生するA点の電圧の振動gによ
り閾値Vthを越える信号hが発生してもア−ク放電が発
生したと誤判定することはなくなる。
ガ回路23の出力が“1”レベルに変化した場合でも、
ゲ−ト制御信号aを“0”レベルにしているため、FE
TQ2をオンさせることはない。
ランスを用いているため決められた電圧・時間積しかト
ランスとして動作させられない点である。その電圧・時
間積に達する前に逆電圧をトランスに印加し鉄心の磁化
状態をリセットしてやらなければ次のパルス電圧を印加
出来ない点である。
ス12では、r1,D1の回路であり、パルストランス
26ではD4,r7の回路である。印加する逆電圧が高
いほどリセット時間は早くなるので、パルストランス2
6ではトランジスタQ1のゲ−ト耐電圧以下となる大き
な値に抵抗r7を選んでトランジスタQ2のオン時間よ
り短く設定することは可能であるが、トランス12では
取り扱っている電圧・電流が大きいので抵抗r1を大き
くするとトランジスタQ1の耐電圧を越えてしまう。ト
ランジスタの耐電圧だけであればトランジスタを複数個
直列接続して対策しているが、スパッタ源14にかかる
電圧も瞬時に大きくなるので、従来はア−ク放電遮断の
逆電圧を印加する制御回路でリセット時間を確保してい
た。このリセット時間が30μs以上の休止期間であっ
た。
と、通常はア−ク放電を十分抑制しているが、時々抑制
しきれない場合があることが判明した。それは、 1.ア−ク放電が発生してから逆電圧パルスまでの時間
が長いとア−ク放電が成長してしまっていて逆電圧パル
スが終わってもすぐにア−ク放電になってしまうため、
連続ア−ク放電になる。
ルスを出すまでの休止時間を短くしていくと15μs位
から効果が表れてきて5μs以下にすると逆方向ア−ク
放電が発生しない限り逆電圧パルス終了後すぐにはア−
ク放電にならないことが判った。
最適化することにより磁気飽和させないで動作可能であ
るが、トランス12はそのままではだめであると考えら
れていたが、 4.リセット時間が取れないのは連続ア−ク放電の場合
だけであるので、逆方向ア−ク放電防止回路を入れて2
パルス以上の連続ア−ク放電の発生を無くすことと、ト
ランス12の電圧・時間積を4パルス分以上に設計する
ことによりトランス12を磁気飽和させないで使えるこ
とが判明した。
スの電圧・時間積をリセットするための休止時間を確保
するのが正論であるが、ア−ク放電防止回路の場合、休
止時間をどのタイミングでア−ク放電が発生するかで逆
電圧パルスの効果が変わってしまい、ア−ク放電を大き
くしてからでは逆電圧パルスが効かなくなるので、休止
時間を短くして行った方が連続ア−ク放電の発生が押さ
えられ、結果としてリセット時間が確保されたわけであ
る。
あり、ア−ク放電が発達してしまって逆電圧パルスの効
果が無くなってしまった場合と、逆電圧パルスを印加し
た時逆方向電圧で発生するア−ク放電でこの逆方向のア
−ク放電が起こった場合逆電圧パルス終了後、ほとんど
の場合順方向のア−ク放電となってしまう。つまり、休
止期間を短くしていった場合の連続ア−ク放電の要因は
逆方向のア−ク放電であるので、逆方向のア−ク放電を
防止することにより連続ア−ク放電を防止することが可
能である。
ダイオードで電圧を制限する 2.逆電圧印加時に流れる電流を制限する c)順方向の電流はダイオードで、逆方向アーク放電の
電流は抵抗値を適当に選ぶ。
の電流を流すように低いインピーダンスを接続し、この
インピーダンスより高く、かつ並列に逆方向アーク電流
を防止するインピーダンスを接続する。
ーラトランジスタ、IGBT、MOSFET等で電流制
限回路を入れる などが考えられる。今回は、逆方向ア−ク放電のインピ
−ダンスが1Ω程度、逆方向時のア−ク放電に成らない
インピ−ダンスが200Ωであったことから100Ωの
抵抗とした所効果が絶大であった。なお、この100Ω
の抵抗については後述する第2の実施の形態ででてくる
抵抗である。
3を参照して説明する。この第2の実施形態において、
第1の実施形態と同一部分には同一番号を付し、その詳
細な説明については省略する。この第2の実施形態にお
いては、図1の第1の実施形態のA点と出力ケ−ブル1
3の一方のライン131 の端部との間に、ライン131
側にアノ−ドを、直流電源11側にカソ−ドを接続した
ダイオ−ドD10を接続し、このダイオ−ドD10をバ
イパスするように抵抗r10を並列接続するようにした
のみで、他は図1の回路と同様である。また、抵抗r1
0は、前述したように例えば100[Ω]程度である。
の並列回路を接続しておくことにより、真空槽15内で
マグネトロン放電が発生して、スパッタリングが行われ
ている場合には、マグネトロン放電による電流はダイオ
−ドD10の順方向(つまり、アノ−ドからカソ−ドに
向けて)に流れるので、抵抗r10の影響は起こらな
い。
に、スパッタ源14を正の電位とするように、逆電圧パ
ルスを印加すると、真空槽15からスパッタ源14に向
けて逆方向ア−ク放電が発生する場合を想定して、抵抗
r10を設けている。
発生を抑制している。直流電源11の電圧を例えば80
0Vとした場合に、逆電圧パルスが印加されるときのス
パッタ源14の電圧は0.1E(80V)となる。この
80Vで100Ωの抵抗とすると、0.8Aの電流しか
流れないので、逆電圧パルスを印加することによるア−
ク放電が発生することを抑制することができる。このこ
とは、アーク放電の一般的な負荷特性からも明らかであ
る。
図4を参照して説明する。この第3の実施の形態では、
図3の回路のダイオ−ドD10のアノ−ドとトランジス
タQ1のコレクタとの間に、抵抗r11とダイオ−ドD
11を直列接続した回路を接続したのみで、他は図3の
回路と同様である。
11を設けることにより、逆電圧パルスを印加したとき
にスパッタ源14にかかる逆電圧を下げることができる
ため、逆方向ア−ク放電が発生することを抑制すること
ができる。
では、逆電圧パルスが立ち下がってから5μsでゲ−ト
制御信号aを“1”レベルとしたが、1〜10μs以内
であっても良い。また、この時間は、最適には2〜5μ
s以内である。
路を用いて化成スパッタすると、ア−ク放電がほぼ一定
周期で発生し、それを完全に遮断するのでア−ク放電対
策上は問題はないが、ターゲットの消耗やプロセス条件
によりア−ク放電発生周期が変化するので、スパッタ電
力が変化してしまいプロセスの再現性の面では不都合で
ある。
周期でア−ク放電の検出に関わらず逆電圧パルスを印加
すると、スパッタ時間に対する遮断時間が一定の割合と
なり、プロセスが安定する。上記した実施形態において
は、逆電圧発生手段としてパルストランス12を用いる
ようしたが、オートトランスを用いるようにしても良
い。
ルスを印加する間隔をア−ク放電検出時は、1〜10μ
s以下の時間間隔で行うようにしたので、連続ア−ク放
電の発生確率を極めて低下させることができる。
圧パルスを印加したときに、逆方向ア−ク放電が発生し
た際にア−ク放電電流を抑制するように順方向インピー
ダンスより大きくかつ並列に逆方向インピーダンスを設
けたので、逆方向のア−ク放電が発生するのを抑制する
ことができるため、連続ア−ク放電の発生確率を極めて
低下させることができる。
スを印加したときに、真空槽(スパッタ源)側を流れる
電流とダイオ−ドD11側を流れる電流を抵抗値r11
により調整できるので基板ア−ク放電による基板ダメ−
ジを防止することができる。
ンスの巻線比を1:1.1〜1:1.3とするようにし
たので、直流電源の0.1〜0.3倍の逆電圧パルスを
トランスから出力させることができる。
スを発生させるトランスの電圧・時間積を4パルス分以
上に設計することにより、逆電圧パルスを発生させるト
ランスの磁気飽和を無くすことができるので、制御不能
を防止することができる。
グ装置用電源装置を示す回路図。
図。
グ装置用電源装置を示す回路図。
グ装置用電源装置を示す回路図。
Claims (7)
- 【請求項1】 接地した真空槽内に不活性ガスを導入
し、この真空槽内に配置したスパッタ源に負の電圧を印
加して、スパッタリングを行うスパッタリング装置にお
いて、 上記スパッタ源に直流電圧を印加するための直流電源
と、 上記スパッタリング中に発生するア−ク放電の発生を停
止させるために、上記スパッタ源に逆電圧を印加するた
めの逆電圧発生手段と、 上記逆電圧発生手段で発生された逆電圧を上記スパッタ
源に印加するスイッチ手段と、 上記真空槽内のア−ク放電の発生を検出するア−ク放電
検出手段と、 このア−ク放電検出手段によりア−ク放電の発生が検出
された場合には、上記スイッチ手段を設定時間オンさせ
て、上記逆電圧発生手段から発生された逆電圧を上記ス
パッタ源に印加するための逆電圧印加手段と、 上記ア−ク放電検出手段により上記ア−ク放電の発生が
検出された場合には、上記逆電圧発生手段で発生された
逆電圧を上記スパッタ源に設定時間印加し、その印加が
終了した後、上記ア−ク放電検出手段によりア−ク放電
の発生が再度検出された場合には、1〜10μS以内に
上記逆電圧発生手段で発生された逆電圧を上記スパッタ
源に印加する逆電圧印加制御手段とを具備したことを特
徴とするスパッタリング装置用電源装置。 - 【請求項2】 上記逆電圧発生手段と上記スパッタ源と
の間に、スパッタリング放電の電流を流す方向に接続さ
れた順方向インピーダンスと、 この順方向インピーダンスより大きく、かつ並列に接続
された逆方向のアーク放電の発生を防止する逆方向イン
ピーダンスからなる逆方向アーク放電防止回路を設けた
ことを特徴とする請求項1記載のスパッタリング装置用
電源装置。 - 【請求項3】 上記逆方向アーク放電防止回路におい
て、順方向インピーダンスがダイオードで、逆方向イン
ピーダンスが抵抗からなることを特徴とする請求項2記
載のスパッタリング装置用電源装置。 - 【請求項4】 上記逆方向アーク放電防止回路のスパッ
タ源側と上記直流電源の正極側との間に、ダイオ−ドの
アノード側から上記直流電源の正極側に向けて電流を流
すように接続された第2のダイオ−ドと、この第2のダ
イオ−ドに抵抗を直列に接続したことを特徴とする請求
項2記載のスパッタリング装置用電源装置。 - 【請求項5】 上記逆電圧発生手段は、一次側に上記直
流電源が接続され、二次側が上記スパッタ源に接続され
るパルストランスであり、このパルストランスの一次側
と二次側の巻線比は、1:1.1〜1:1.3であるこ
とを特徴とする請求項1乃至請求項4のうちいずれか一
記載のスパッタリング装置用電源装置。 - 【請求項6】 上記逆電圧発生手段は、一次側に上記直
流電源が接続され、二次側が上記スパッタ源に接続され
るオートトランスであり、このオートトランスの一次側
と二次側の巻線比は、1:1.1〜1:1.3であるこ
とを特徴とする請求項1乃至請求項4のうちいずれか一
記載のスパッタリング装置用電源装置。 - 【請求項7】 上記逆方向アーク放電防止回路により、
上記真空槽内に2パルス以上の連続アーク放電の発生を
無くすとともに、上記逆電圧発生手段であるトランスの
電圧・時間積を4パルス分以上とすることによって、上
記トランスを磁気飽和させないようにしたことを特徴と
する請求項2乃至請求項6のうちいずれか一記載のスパ
ッタリング装置用電源装置。
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-
1998
- 1998-02-18 JP JP3589998A patent/JP2835323B2/ja not_active Expired - Lifetime
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