JP2834118B2 - Semiconductor integrated circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に係り、特にデータバスに
対してデータを出力する機能を有する半導体集積回路に
関する。 〔従来の技術〕 従来の装置は特願昭59−110725号（特開昭60−68718
号公報）に記載のようにNMOSFET、及びバイポーラから
成る出力段回路を駆動するための前後の回路に比較的電
流駆動能力の大きいCMOSのインバータあるいはNOR回路
を用い、データ出力の高速化がなされている。しかし、
電源線あるいは接地線に流れる電流の他の回路へ与える
影響については配慮されていなかつた。 〔発明が解決しようとする問題点〕 第２図は上記従来技術を示したものである。この技術
ではNMOSトランジスタN1,N2とバイポーラトランジスタB
1から成る出力段で、出力端子にハイ（High），ロー（L
ow），ハイ・ゼツト（High−Ｚ）の３つの状態すなわち
トライステートを実現する。この回路を駆動するために
N3,P3及びN4,P4から成るCMOS回路を有している。L1,L2
は、接地配線及び電源配線に寄生したインダクタンスで
ある。５は出力端子でC₁は負荷容量である。 本回路では、N3,P3によりN1を、N4,P4によりN2を高速
に充放電し、高速化を図つているものであるが、反面、
接地配線６及び電源配線７に、大きな電流変化率（dI/d
t）を伴つた電流が流れる。その結果インダクタンスL1,
L2による誘導電圧（LdI/dt）が発生し、これがノイズと
なつて他の回路に影響を与える。特に、高速化を図る場
合には、瞬間的に大きなノイズ電圧が発生し、内部回路
の誤動作の原因となる。また、上記従来技術は、出力段
にNMOS及びバイポーラトランジスタを用いているため、
出力端子５を電源電圧V_DDまで充電することができずCMO
Sインターフエイスに対しては不向きであつた。 本発明の第１の目的は、上記問題を解決し瞬間的な大
きなパルス状ノイズの少ない出力回路を提供することに
ある。また第２の目的は、ノイズの少ない出力回路を提
供しつつCMOSインターフエイスを与える出力回路を提供
することにある。さらに第３の目的は、信頼性の高い出
力回路を提供することにある。 〔問題点を解決するための手段〕 すなわち、最終段のNMOSFETをオフ（OFF）状態からオ
ン（ON）状態にするために、該NMOSFETのゲート容量を
充電しなければならないが、本発明ではそのために定電
流動作をする素子又は回路を用いることにより前記第１
の目的が達成される。また、第２の目的は、最終段にCM
OSFETインバータを介してPMOSFETを付加することにより
達成される。さらに第３の目的は、付加されたPMOSFET
のゲート長をチツプ内、内部で使用している他のPMOSの
ゲート長よりも長くすることにより、また、該PMOSFET
を他の回路と引きはなして配置し、しかもガードリング
で取り囲むことにより達成される。 〔作用〕 電源端子及び接地端子には、パツケージのリード線な
ど寄生的なインダクタンスL_Iが存在する。このインダク
タンスに流れる電流Ｉに時間的変化があると、インダク
タンスには次に示すノイズ電圧が発生する。 このノイズは、最終段のNMOSFETが負荷容量を充放電
する初期に表われる。このときFETは飽和電流領域で動
作する。一般に飽和電流領域におけるMOSFETの電流式は
次のように表わされる。 ここでＩはドレイン電流又はソース電流、μは移動
度、C_OXは単位面積当りのゲート容量、Ｗはチヤネル
幅、Ｌはチヤネル長、V_Gはゲート電圧、V_Tはしきい値電
圧である。しかしながら、最近MOSFETは、ゲート酸化膜
の薄膜化による縦方向電界の影響や、ドレイン耐圧向上
のための直列抵抗成分をそう入していることにより、式
（１）にはしたがわず、近似的にはゲート電圧に比例し
た電流が流れる。すなわち次に与える式になる。 Ｉ＝αW/L（V_G−V_T） …（３） ここで、αは比例定数である。 式（３）を時間ｔで微分して電流の時間変化率dI/dt
を求めると、 dI/dt＝αW/L dV_G/dt …（４） となる。一方、ゲート容量を充電するための電流をI_G、
ゲート容量をC_Gとすると、 dV_G/dt＝I_G／C_G …（５） で表わされる。 式（５）を式（４）に代入すると、 dI/dt＝dW/L I_G／C_G …（６） 一方、ゲート容量C_Gには C_G＝C_OX・Ｗ・Ｌ …（７） なる関係がある。式（７），（６）を式（１）に代入す
るとインダクタンスに発生するノイズ電圧ｖは式（８） で表わされる。すなわち、第２図L1,L2で発生するノイ
ズ電圧はNMOSFETN1およびN2のゲート電流に比例し、チ
ヤネル幅Ｗに依存しない。すなわち、最終段のNMOSFET
のゲートに接続される電流源はゲート電流I_Gを一定値以
下に制限するので、NMOSFETN3又はN4がオフ状態になっ
た直後にNMOSFET又はN3のゲートに流れる過度電流のピ
ークを抑えて一定値にするので、ノイズの大きさを一定
以下にし瞬間的なノイズ電圧を防ぐ効果がある。 一方、最終段に付加されたPMOSFETは、出力端子を電
源電圧にまで充電することができるので、CMOSFETイン
ターフェイスに対して使用できる。 一方、出力端子には大きな出力容量が接続されてお
り、これを充電するために、該PMOSFETには長い間電流
が流れる。すなわちPMOSFETのデユーテイーレシオが大
きくなり、PMOSFETのホツトキヤリアによる劣化の影響
が大きい。本発明では該PMOSFETのゲート長を内部回路
のPMOSFETのゲート長よりも長くすることにより、PMOSF
ET内部の電界を緩和できるので、ホツトキヤリアによる
劣化を少なくできる。 また、該PMOSFETのドレインが直接出力端子に接続さ
れるため、出力端子からのサージによつてNMOSFETの領
域との間でラツチアツプを起こす恐れがある。本発明で
は該PMOSFETを同一チツプ上の他の回路から離れた位置
に配置し、さらにこれをガードリングで取り囲むことで
ラツチアツプを防ぐ。 〔実施例〕 実施例１ 第１図は本発明の第１の実施例の回路図である。本実
施例では１〜７は各ノードを表わしており、ノード７は
電源端子で、電源電圧V_CCを与え、ノード６は接地端子
で接地電位V_SSを与える。ノード５は出力端子でData信
号を外部データバスに出力する。C5は出力容量である。
N1はプルダウン用NMOSFET、N2はプルアツプ用NMOSFET
で、それぞれのゲート電極はノード1,2に接続してお
り、それぞれのノード１および２にはゲート容量C1,C2
がついている。ノード１にはノード３の電位で制御され
るプルダウン用NMOSFETN3と、同じくノード３の電位で
制御される電流源I3がそなえられている。一方、ノード
２にはノード４の電位で制御されるNMOSFET N4と定電流
源I4がそなえられている。本実施例によれば、定電流源
I3およびI4により容量C1、及びC2を充電するため、接地
端子６及び電源端子７のノイズを軽減できる。 実施例２ 第３図は本発明の第２の実施例の回路図である。本実
施例では１〜７は各ノードを表わしており、５は出力端
子、7,8,9は電源端子、６は接地端子である。また、C5
は出力容量、N1はプルダウン用NMOSFET、N2はプルアツ
プ用NMOSFET、L1は接地端子に寄生しているインダクタ
ンス、L2は電源端子に寄生しているインダクタンス、N3
及びP3はN1を駆動するためのCMOSFETのNMOSFET及びPMOS
FET、N4及びP4はN2を駆動するためのCMOSFETのNMOSFET
及びPMOSFET、またC1およびC2はNMOSFET N1およびN2の
ゲート容量である。本実施例では第１図に示した定電流
源I3,I4としてPMOSFET P3,P4を使用している。このこと
は次のような限定を伴う。すなわちノード1,2,3,4,8,9
の電位をそれぞれv1,v2,v3,v4,v8,v9とし、PMOSFET P3,
P4のしきい値電圧をV_Tとすると、容量C1が充電される前
のv1の電位をv1（０）とすると、 v1（０）−v9＜−v3＋v_T なる状態が満たされることにある。このような状態にあ
る場合、ゲート容量C1を充電する初期においてP3は飽和
領域にあるので、P3は定電流源としての役目をはたす。 本実施例の場合、C1が充電されるにつれv1の電位が上
昇して、P3は非飽和領域に移るがこの時同時にC5への充
電が進んでおり、N1に流れる電流は減りはじめているの
でL1に発生するノイズについては問題とならない。 また、同様のことが、PMOSFET P4にも適用され v2（０）−v8＜−v4＋v_T が満足されなければならない。 第４図はPMOSFET P3の動作状態をP3の静特性から表わ
した図である。まず、N1のゲート容量が接地電位、すな
わちN1がOFF状態でノード３の電位がV_CCの場合、P3のド
レイン電圧はソースに対して−V_CCになつている（Ａ
点）。次にノード３の電位を下げてP3をON状態にし、容
量C1を充電するが、この時、ノード３の電位の下げ方が
小さい場合には第４図点Ｂに至る。この点はMOSFETの飽
和領域に属している。その後C1に対する充電が進むにつ
れて動作点は点Ｃを通り、非飽和領域である点Ｄを通
り、点Ｅに至る。一方、ノード３の電位の下げ方が大き
い場合には、点Ａから、FETの非飽和領域である点Ｇを
通り点Ｈから点Ｉに至る。本発明は、経路Ａ→Ｂ→Ｃ→
Ｄ→Ｅに示すように、飽和領域を使うことにより定電流
動作をする場合に適用されるものである。 第５図は、第４図に示す動作点に対応するノイズの大
きさを模式的に示したものである。Ａ→Ｂ→Ｃ→Ｄ→Ｅ
に示す経路の場合、Ｂ点からＣ点に至るまではPMOSFET
P3は定電流動作となるので、L1に発生するノイズの最大
値付近の波形は平坦なものとなるのに対して、Ａ→Ｇ→
Ｈ→Ｉに対するノイズは、PMOSFET P3が定電流動作とな
らないのでピークを持つ形状となり、このノイズのピー
クが内部回路に影響を与える。 第６図は回路シミュレーションにより、本発明の第１
の実施例のノイズをシミュレーションした結果である。
横軸はノード３の電位を電源電圧5Vから接地電位0Vまで
変化させてから、ノード５の電位が5Vから1.5Vにまで変
化する遅延時間を示したものであり、縦軸はインダクタ
ンスL1に発生するノイズの最大値を示したものである。
ここで負荷容量C5は100PF,N1のチヤネル長は２μm,P3の
チヤネル長は0.8μm,インダクタンスL1は50nHである。
また、ノード６及び７は接地電位及び電源電位（V_CC）
である。W_N1，W_P3はそれぞれN1,P3のチヤネル幅を表わ
している。 シミュレーションによるとノイズの大きさはN1のチヤ
ネル幅W_N1にかかわらず、P3のチヤネル幅W_P3できまつて
いる。N1のゲート電流I_gはP3のチヤネル幅W_P3に比例す
るからである。これは、ノイズがN1のゲート幅W_N1によ
らないという前記式（８）を支持するもので、P3が定電
流源として作用していることに他ならない。 第７図は本発明の第２の実施例のノイズの波形を示し
たものである。同図（ａ）はL1に発生する接地線ノイズ
であり、同図（ｂ）はL2に発生する電源線ノイズであ
る。シミュレーションに用いた常数は、C5＝100PF,L1＝
L2＝50nH,C1＝1.6PF,C2＝1.0PF、トランジスタN1,N2,N
3,P3,N4,P4のチヤネル長Ｌ及びチヤネル幅ＷをW/Lで表
わすとそれぞれ400/2,250/2,20/1,13/1,12/1,10/1であ
る。またノード６及び７は接地電位及び電源電位V_CCで
ある。接地線ノイズを計算する場合にはノード４をV_CC
に固定し、ノード３をV_CCから接地電位に立ち下げてL1
に発生するノイズを調べた。一方、電源線ノイズを計算
する場合には、ノード３をV_CCに固定し、ノード４をV_CC
から接地電位に立ち下げてL2に発生するノイズを調べ
た。いずれの場合にもP3及びP4はまず飽和状態から始ま
る。第７図のシミュレーション結果に示すように、ノイ
ズの波形はその最大値付近に突起がない状態になり、本
実施例の効果を示している。 実施例３ 第８図は本発明の第３の実施例を示したものである。
本実施例において最終段のNMOSFETを制御するためにNOR
回路を用いており、出力制御信号▲▼がLowレベル
になると、ノード３及び４にある信号が出力端子５に伝
わる構成になつている。 本実施例においても、P5,6及びP7,P8のNOR回路のPMOS
が、信号伝達の初期に定電流動作をするので、第２の実
施例と同様L1及びL2に発生するノイズに対して効果があ
る。本実施例の場合、たとえばノード３がLow信号、す
なわち接地電位にある場合、▲▼をLowすなわち接
地電位にすると、C1が充電される初期はPMOSFET P6が飽
和領域となり定電流動作をする。PMOSFET P8も同様の動
作をする。 実施例４ 本発明の第４の実施例を第９図に示す。本実施例はデ
プリーシヨン型のNMOSFET N9,N10を用いており、この素
子がC1,C2を充電する初期には定電流動作をし、ノイズ
に対する効果がある。但しこの場合はデプリーシヨン型
NMOSFETのしきい値電圧V_T（＜０）の絶対値が電源電圧V
_CCより小さいことが必要条件となる。 実施例５ 本発明の第５の実施例を第10図に示す。本実施例はC
1,C2を充電するための素子として、それぞれR3,R4なる
バイポーラトランジスタを用いている。すなわち、本実
施例の場合、C1あるいはC2の充電の初期に （β＋１）（V_CC−0.6）/R3 あるいは （β＋１）（V_CC−0.6）/R4 なる定電流によりC1あるいはC2に充電が行なわれるの
で、ノイズに対して効果がある。 実施例６ 第６の実施例を第11図に示す。第11図ではノード10と
ノード11の間にD10及びD11なるダイオードが、ノード12
とノード13の間にはD12及びD13なるダイオードが接続さ
れている。本実施例の場合、D10,D11、及びD12,D13なる
ダイオードがあるために、NMOSFET N11及びN12がONして
もノード11および13は1.2Vまでにしか下がらない。した
がつて、P3及びP4なるPMOSFETの飽和領域を使う時間が
長くなり、すなわち、定電流動作をする時間が長くなる
のでノイズに対する効果が、前記実施例２の場合よりも
大きくなる。 実施例７ 第７の実施例を第12図に示す。本例ではノード10とノ
ード11の間にダイオード接続されたNMOSFET N13とN14が
接続され、ノード12とノード13の間にはNMOSFET N15とN
16が接続されている。本実施例の場合、ダイオード接続
されたNMOSFET N13,N14,N15,N16があるためにノード11
および13は２V_THまでしか下がらない。したがつて実施
例６と同様、PMOSFET P3及びP4の飽和領域を使う時間が
長くなり、ノイズに対する効果が実施例２の場合よりも
大きくなる。 実施例８ 第８の実施例を第13図にしめす。第13図（ａ）ではMO
SFET N3とP3の間にPMOSFET P9を、MOSFET N4とP4の間に
PMOSFET P10を接続している。またPMOSFET P9およびP10
のゲート16及び17は約2/3V_CCに保たれている。この電位
は他の回路又は外部から供給されるV_CCとは別の電源
か、あるいは第13図（ｂ），（ｃ）のように、ダイオー
ド、又はダイオード接続されたNMOSFETによつて与えら
れる。本実施例においては、ゲート容量C1,C2が充電さ
れる際、MOSFET P9,P10は第８図のPMOSFET P6,P8と同
様、飽和領域で動作し、定電流源として働くが、PMOSFE
T P9及びP10のゲート電圧が高く保たれるので、定電流
動作をする時間が長くなり、実施例３よりもノイズに対
する効果が大きくなる。 実施例９ 第９の実施例を第14図に示す。第14図でPMOSFET P9,P
10を電源側につけた。このことによりP3,P4だけでな
く、P9,P10も領域で動作するので、ノイズに対する効果
が大きくなる。 実施例10 第10の実施例を第15図に示す。本実施例では回路は３
つのブロツクに分かれている。第１ブロツクは最終ブロ
ツクでNMOSFET N1及びN2と、NPNバイポーラトランジス
タB1により構成されており、出力端子にトライステート
出力を実現している。第２ブロツクは出力段を駆動する
回路で、N3,P3,N4,P4から成る CMOSFETで構成されている。この時P3,P4は定電流源とな
つており、ノイズに対して効果がある。また、第２ブロ
ツクは、ノード２から、N11,P11で構成されるCMOSを通
し第３ブロツクにあるPMOS P12に信号が伝わるよう構成
されている。本実施例によればPMOSFET P12を通し、出
力端子５をV_CCまで充電するので、CMOSのインターフェ
イスに対して好適である。 また、本実施例ではPMOSFET P12は、容量性負荷C5を
駆動するために動作時間が長くなり、その結果ホツトホ
ールによる性能の劣化が起きやすい。すなわち、伝達コ
ンダクタンスや、しきい値電圧の変動を受けやすい。そ
こでPMOSFET P12は、他の内部のPMOSFET P3,P4,P11より
もゲート長を長くしている。このことにより、ホツトホ
ールに対する影響を受けにくいという特徴がある。 第16図は、第15図に示した実施例10の配置例を示した
ものである。中央には出力を取り出すためのPADがあ
る。このレイアウトではPMOSFET P12を含む第３ブロツ
クを第1,第２ブロツクなど他の内部回路とひき離してい
る。このことにより、ノード５に印加されるサージによ
つてラツチアツプが起きにくいという特徴がある。 第17図は上記第３ブロツクの部分の断面図を示したも
のである。図ではＮ型基板25上にNMOSFETを形成するた
めのＰウエルが形成されているが、これとは離れた位置
に第３ブロツクが形成されている。第３ブロツクにおい
て、20は素子分離のための絶縁層、21はＮ型高濃度不純
物層、22はＰ型高濃度不純物層、23はゲート電極、24は
ゲート酸化膜である。このように、22,23及び24から成
るPMOSFETをＮ型高濃度不純物層21、すなわちガードバ
ンドの内側に配置することにより、ラツチアツプが起き
にくいという特徴がある。 第18図は第15図の実施例の平面レイアウト図である。
同図においてガードバンド21がPMOSFET22,23を取り囲ん
でいる。 〔発明の効果〕 本発明によれば、最終段のNMOSFETに流れる電流の変
化率を一定にできるので、電源端子及び接地端子に発生
するノイズを従来の約1/2にできる効果がある。 また、本発明によれば、最終段にPMOSFETを付加し、
さらにこのPMOSFETはゲート長を長くし、内部回路と切
りはなしてレイアウトし、さらにガードバンドで取り囲
むので、ホツトホールや外部からのサージによるラツチ
アツプ等の影響の少ない、CMOSインターフェイスと接続
可能な出力段回路を提供することができる。The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor integrated circuit having a function of outputting data to a data bus. [Prior Art] A conventional apparatus is disclosed in Japanese Patent Application No. 59-110725 (JP-A-60-68718).
As described in Japanese Patent Application Laid-Open Publication No. H10-260, the speed of data output has been increased by using CMOS inverters or NOR circuits having relatively large current driving capability in circuits before and after driving an output stage circuit composed of an NMOSFET and a bipolar. I have. But,
No consideration has been given to the effect of the current flowing through the power supply line or the ground line on other circuits. [Problems to be Solved by the Invention] FIG. 2 shows the above prior art. In this technology, NMOS transistors N1 and N2 and bipolar transistor B
The output stage consists of 1 and the output terminals are high (High) and low (L
ow), and a high state (High-Z), that is, a tri-state. To drive this circuit
It has a CMOS circuit consisting of N3, P3 and N4, P4. L1, L2
Is an inductance parasitic on the ground wiring and the power supply wiring. 5 is a C ₁ at the output terminal is the load capacitance. In this circuit, N1 is charged and discharged at high speed by N3 and P3, and N2 is charged and discharged at high speed by N4 and P4.
A large current change rate (dI / d
The current accompanied by t) flows. As a result, the inductance L1,
An induced voltage (LdI / dt) due to L2 is generated, which becomes noise and affects other circuits. In particular, when speeding up, a large noise voltage is instantaneously generated, which causes malfunction of the internal circuit. Also, in the above prior art, since an NMOS and a bipolar transistor are used in the output stage,
The output terminal 5 cannot be charged to the power supply voltage V _DD and CMO
Not suitable for S-Interface. A first object of the present invention is to solve the above-mentioned problem and to provide an output circuit with less instantaneous large pulse noise. A second object is to provide an output circuit that provides a CMOS interface while providing an output circuit with less noise. A third object is to provide a highly reliable output circuit. [Means for Solving the Problems] That is, in order to turn the final NMOSFET from the OFF (OFF) state to the ON (ON) state, the gate capacitance of the NMOSFET must be charged. By using an element or a circuit that performs a constant current operation,
Is achieved. The second purpose is to add CM
Achieved by adding a PMOSFET via an OSFET inverter. A third object is to add an additional PMOSFET.
By making the gate length of this PMOS longer than the gate length of other PMOSs used inside and inside the chip,
Can be achieved by arranging it separately from other circuits and surrounding it with a guard ring. The [action] power supply terminal and a ground terminal, there is a parasitic inductance L _I lead wire of the bobbin. If there is a temporal change in the current I flowing through the inductance, the following noise voltage is generated in the inductance. This noise appears at an early stage when the last-stage NMOSFET charges and discharges the load capacitance. At this time, the FET operates in the saturation current region. Generally, the current equation of the MOSFET in the saturation current region is expressed as follows. Where I is the drain current or a source current, mu is the mobility, C _OX gate capacitance per unit area, W is channel width, L is channel length, V _G is the gate voltage, V _T is the threshold voltage . However, recently, the MOSFET does not follow the equation (1) because of the influence of the vertical electric field due to the thinning of the gate oxide film and the series resistance component for improving the drain withstand voltage. Specifically, a current proportional to the gate voltage flows. That is, the following equation is given. _{I = αW / L (V G} -V T) ... (3) where, alpha is a proportionality constant. The time change rate dI / dt of the current is obtained by differentiating equation (3) with time t.
Is obtained, dI / dt = αW / L dV _G / dt (4) On the other hand, a current for charging the gate capacitance I _G,
When the gate capacitance and C _G, represented by _{dV G / dt = I G /} C G ... (5). Substituting equation (5) into equation (4), dI / dt = dW / LI G / C G ... (6) On the other hand, becomes _{C G = C OX · W ·} L ... (7) to the gate capacitance C _G Have a relationship. By substituting equations (7) and (6) into equation (1), the noise voltage v generated in the inductance is given by equation (8) Is represented by That is, the noise voltage generated in FIGS. 2 and 3 is proportional to the gate currents of the NMOSFETs N1 and N2 and does not depend on the channel width W. That is, the last NMOSFET
Since the current source connected to the gate to limit the gate current I _G to the predetermined value or less, to a constant value by suppressing the peak of excessive current flowing through the gate of the NMOSFET or N3 Immediately NMOSFETN3 or N4 is turned off Therefore, there is an effect that the magnitude of the noise is reduced to a certain level or less to prevent a momentary noise voltage. On the other hand, the PMOSFET added to the last stage can be used for the CMOSFET interface because the output terminal can be charged to the power supply voltage. On the other hand, a large output capacitance is connected to the output terminal, and a current flows through the PMOSFET for a long time to charge it. That is, the duty ratio of the PMOSFET is increased, and the influence of the deterioration of the PMOSFET by the hot carrier is great. According to the present invention, the gate length of the PMOSFET is made longer than the gate length of the PMOSFET of the internal circuit, so that the PMOSF
Since the electric field inside the ET can be alleviated, deterioration due to hot carriers can be reduced. Further, since the drain of the PMOSFET is directly connected to the output terminal, there is a possibility that a surge from the output terminal may cause a latch with the NMOSFET region. In the present invention, the PMOSFET is arranged at a position distant from other circuits on the same chip, and is further surrounded by a guard ring to prevent a latch. Embodiment 1 Embodiment 1 FIG. 1 is a circuit diagram of a first embodiment of the present invention. In this embodiment, reference numerals 1 to 7 denote each node. The node 7 is a power supply terminal for _supplying a power supply voltage V _CC , and the node 6 is a ground terminal for supplying a ground potential V _SS . Node 5 outputs a Data signal to an external data bus at an output terminal. C5 is the output capacity.
N1 is NMOSFET for pull-down, N2 is NMOSFET for pull-up
Each gate electrode is connected to nodes 1 and 2, and the nodes 1 and 2 have gate capacitances C1 and C2, respectively.
Is attached. The node 1 is provided with a pull-down NMOSFET N3 controlled by the potential of the node 3, and a current source I3 also controlled by the potential of the node 3. On the other hand, the node 2 has an NMOSFET N4 controlled by the potential of the node 4 and a constant current source I4. According to the present embodiment, the constant current source
Since the capacitors C1 and C2 are charged by I3 and I4, noise at the ground terminal 6 and the power terminal 7 can be reduced. Embodiment 2 FIG. 3 is a circuit diagram of a second embodiment of the present invention. In this embodiment, 1 to 7 represent each node, 5 is an output terminal, 7, 8, and 9 are power terminals, and 6 is a ground terminal. Also, C5
Is the output capacitance, N1 is the pull-down NMOSFET, N2 is the pull-up NMOSFET, L1 is the parasitic parasitic on the ground terminal, L2 is the parasitic on the power supply terminal, N3
And P3 are NMOSFET and PMOS of CMOSFET to drive N1
FET, N4 and P4 are NMOSFETs of CMOSFET to drive N2
And PMOSFET, and C1 and C2 are the gate capacitances of NMOSFETs N1 and N2. In this embodiment, PMOSFETs P3 and P4 are used as the constant current sources I3 and I4 shown in FIG. This has the following limitations. That is, nodes 1, 2, 3, 4, 8, 9
Are respectively v1, v2, v3, v4, v8, v9, and PMOSFET P3,
When the threshold voltage of P4 and V _T, the the v1 potential before the capacitor C1 is charged to v1 (0), in v1 (0) -v9 <-v3 + v _{to T} becomes condition is met. In such a state, P3 serves as a constant current source because P3 is in a saturation region at the initial stage of charging the gate capacitance C1. In the case of the present embodiment, the potential of v1 rises as C1 is charged, and P3 moves to the non-saturation region.At this time, charging of C5 is proceeding at the same time, and the current flowing in N1 has begun to decrease. There is no problem with regard to the noise that occurs. The same is applies to PMOSFET P4 v2 (0) -v8 < -v4 + v T must be satisfied. FIG. 4 is a diagram showing the operating state of PMOSFET P3 based on the static characteristics of P3. First, when the gate capacitance of N1 is the ground potential, that is, when N1 is in the OFF state and the potential of the node 3 is V _CC , the drain voltage of P3 is −V _CC with respect to the source (A
point). Next, the potential of the node 3 is lowered to turn on P3, and the capacitor C1 is charged. At this time, if the way of lowering the potential of the node 3 is small, the operation reaches the point B in FIG. This point belongs to the saturation region of the MOSFET. Thereafter, as the charging of C1 proceeds, the operating point passes through point C, passes through point D, which is an unsaturated region, and reaches point E. On the other hand, when the decrease in the potential of the node 3 is large, the potential changes from the point A to the point I through the point G which is a non-saturation region of the FET. In the present invention, the route A → B → C →
As shown in D → E, the present invention is applied to a case where a constant current operation is performed by using a saturation region. FIG. 5 schematically shows the magnitude of noise corresponding to the operating point shown in FIG. A → B → C → D → E
In the case of the route shown in the figure, from point B to point C, the PMOSFET
Since P3 operates at a constant current, the waveform near the maximum value of the noise generated in L1 becomes flat, whereas A → G →
The noise for H → I has a peak because the PMOSFET P3 does not operate at a constant current, and the peak of this noise affects the internal circuit. FIG. 6 is a circuit simulation showing the first embodiment of the present invention.
9 is a result of simulating the noise of the example of FIG.
The horizontal axis shows the delay time when the potential of the node 3 changes from 5 V to the ground potential 0 V and then the potential of the node 5 changes from 5 V to 1.5 V, and the vertical axis shows the delay in the inductance L1. This shows the maximum value of noise.
Here, the load capacity C5 is 100 PF, the channel length of N1 is 2 μm, the channel length of P3 is 0.8 μm, and the inductance L1 is 50 nH.
Nodes 6 and 7 are connected to ground potential and power supply potential (V _CC ).
It is. W _N1 and W _P3 represent the channel widths of N1 and P3, respectively. According to the simulation, the magnitude of the noise is P3 channel width W _P3 regardless of the channel width W _N1 of _N1 . The gate current I _g of N1 is proportional to the channel width W _P3 of P3. This supports Expression (8) that the noise does not depend on the gate width W _N1 of _N1 , and it is nothing less than that P3 acts as a constant current source. FIG. 7 shows a noise waveform according to the second embodiment of the present invention. FIG. 2A shows the ground line noise generated in L1, and FIG. 2B shows the power line noise generated in L2. The constants used in the simulation are C5 = 100PF, L1 =
L2 = 50nH, C1 = 1.6PF, C2 = 1.0PF, transistors N1, N2, N
3, the channel length L and the channel width W of P3, N4 and P4 are expressed as W / L, respectively, as 400/2, 250/2, 20/1, 13/1, 12/1, 10/1. Nodes 6 and 7 are at ground potential and power supply potential V _CC . When calculating ground line noise, connect node 4 to V _CC
To the ground potential from V _CC to L1
We investigated the noise generated. On the other hand, when calculating the power line noise, the node 3 is fixed to V _CC and the node 4 is fixed to V _CC
From the ground potential to investigate the noise generated in L2. In each case, P3 and P4 first start from saturation. As shown in the simulation results of FIG. 7, the noise waveform has no protrusion near its maximum value, indicating the effect of this embodiment. Embodiment 3 FIG. 8 shows a third embodiment of the present invention.
In this embodiment, NOR is used to control the last NMOSFET.
A circuit is used, and when the output control signal ▼ becomes Low level, the signals at the nodes 3 and 4 are transmitted to the output terminal 5. Also in this embodiment, the PMOS of the NOR circuit of P5,6 and P7, P8
However, since a constant current operation is performed at the beginning of signal transmission, it is effective against noise generated in L1 and L2 as in the second embodiment. In the case of this embodiment, for example, when the node 3 is at a low signal, that is, at the ground potential, and when ▼ is set to low, that is, at the ground potential, the PMOSFET P6 is in the saturation region at the initial stage when the C1 is charged, and performs a constant current operation. PMOSFET P8 operates similarly. Embodiment 4 FIG. 9 shows a fourth embodiment of the present invention. In this embodiment, depletion type NMOSFETs N9 and N10 are used, and this element performs a constant current operation at the initial stage of charging C1 and C2, and has an effect on noise. However, in this case, depletion type
The absolute value of the threshold voltage V _T (<0) of the NMOSFET is the power supply voltage V
_A requirement is that it be smaller than _CC . Embodiment 5 A fifth embodiment of the present invention is shown in FIG. In this embodiment, C
1, bipolar transistors R3 and R4 are used as elements for charging C2. That is, in the case of the present embodiment, C1 or C2 is charged by a constant current of (β + 1) (V _CC −0.6) / R3 or (β + 1) (V _CC −0.6) / R4 at the beginning of charging of C1 or C2. This is effective for noise. Embodiment 6 A sixth embodiment is shown in FIG. In FIG. 11, diodes D10 and D11 are connected between nodes 10 and 11,
Diodes D12 and D13 are connected between and the node 13. In the case of the present embodiment, since there are diodes D10, D11 and D12, D13, even if the NMOSFETs N11 and N12 are turned on, the voltages of the nodes 11 and 13 are reduced to only 1.2V. Therefore, the time for using the saturation region of the PMOSFETs P3 and P4 becomes longer, that is, the time for the constant current operation becomes longer, so that the effect on noise becomes greater than in the case of the second embodiment. Embodiment 7 FIG. 12 shows a seventh embodiment. In this example, diode-connected NMOSFETs N13 and N14 are connected between nodes 10 and 11, and NMOSFETs N15 and N15 are connected between nodes 12 and 13.
16 are connected. In the case of this embodiment, since the NMOSFETs N13, N14, N15, and N16 are diode-connected,
And 13 drop only to 2V _TH . Therefore, as in the sixth embodiment, the time for using the saturation region of the PMOSFETs P3 and P4 is lengthened, and the effect on noise is greater than in the second embodiment. Embodiment 8 An eighth embodiment is shown in FIG. In FIG. 13 (a), the MO
PMOSFET P9 between SFET N3 and P3, and MOSFET N4 and P4
PMOSFET P10 is connected. PMOSFETs P9 and P10
Gates 16 and 17 are maintained at about 2 / 3V _CC . This potential is provided by a power supply other than V _CC supplied from another circuit or externally, or by a diode or a diode-connected NMOSFET as shown in FIGS. 13 (b) and 13 (c). In the present embodiment, when the gate capacitances C1 and C2 are charged, the MOSFETs P9 and P10 operate in the saturation region similarly to the PMOSFETs P6 and P8 in FIG.
Since the gate voltages of TP9 and P10 are kept high, the time for performing the constant current operation is prolonged, and the effect on noise is greater than in the third embodiment. Embodiment 9 A ninth embodiment is shown in FIG. In FIG. 14, PMOSFETs P9 and P
10 was attached to the power supply side. As a result, not only P3 and P4 but also P9 and P10 operate in the region, so that the effect on noise increases. Embodiment 10 FIG. 15 shows a tenth embodiment. In this embodiment, the circuit is 3
Divided into three blocks. The first block is the last block, which is composed of NMOSFETs N1 and N2 and an NPN bipolar transistor B1, and realizes a tri-state output at the output terminal. The second block is a circuit for driving the output stage, and is constituted by a CMOSFET composed of N3, P3, N4 and P4. At this time, P3 and P4 serve as constant current sources, and are effective against noise. The second block is configured to transmit a signal from the node 2 to the PMOS P12 in the third block through the CMOS constituted by N11 and P11. According to this embodiment, the output terminal 5 is charged to V _CC through the PMOSFET P12, which is suitable for a CMOS interface. Further, in the present embodiment, the operation time of the PMOSFET P12 for driving the capacitive load C5 becomes longer, and as a result, the performance is likely to be degraded due to the hot hole. That is, the transmission conductance and the threshold voltage are easily changed. Therefore, PMOSFET P12 has a longer gate length than the other internal PMOSFETs P3, P4, P11. Due to this, there is a feature that the hot hole is hardly affected. FIG. 16 shows an arrangement example of the tenth embodiment shown in FIG. In the center is a PAD for extracting the output. In this layout, the third block including the PMOSFET P12 is separated from other internal circuits such as the first and second blocks. As a result, there is a feature that a latch is unlikely to occur due to a surge applied to the node 5. FIG. 17 is a sectional view of the third block. In the figure, a P-well for forming an NMOSFET is formed on an N-type substrate 25, but a third block is formed at a position apart from the P-well. In the third block, reference numeral 20 denotes an insulating layer for element isolation, 21 denotes an N-type high-concentration impurity layer, 22 denotes a P-type high-concentration impurity layer, 23 denotes a gate electrode, and 24 denotes a gate oxide film. As described above, by arranging the PMOSFET composed of 22, 23 and 24 inside the N-type high-concentration impurity layer 21, that is, inside the guard band, there is a feature that a latch is unlikely to occur. FIG. 18 is a plan layout diagram of the embodiment of FIG.
In the figure, a guard band 21 surrounds PMOSFETs 22 and 23. [Effects of the Invention] According to the present invention, the rate of change of the current flowing through the NMOSFET at the final stage can be made constant, so that there is an effect that noise generated at the power supply terminal and the ground terminal can be reduced to about 1/2 of the conventional one. According to the present invention, a PMOSFET is added to the last stage,
Furthermore, this PMOSFET has a longer gate length, is laid out separately from the internal circuit, and is surrounded by a guard band. Can be provided.

【図面の簡単な説明】 第１図は本発明の第１の実施例の回路図、第２図は従来
の技術の回路図、第３図は第２の実施例の回路図、第４
図は第２の実施例の動作を表わす図、第５図は第２の実
施例の発生するノイズを模式的に表わした図、第６図は
第１の実施例の回路シミュレーション結果、第７図は第
２の実施例の別の回路シミュレーション結果、第８図〜
第15図はそれぞれ本発明の他の実施例の回路図、第16図
は本発明の第10の実施例の配置図、第17図は本発明の第
10の実施例の要部断面図、第18図は本発明の第10の実施
例の要部レイアウト図である。 ６…接地端子、７…電源端子、５…出力端子、C5…出力
容量、N1…プルダウン用NMOSFET、N2…プルアツプ用NMO
SFET、P3,P4…PMOSFET、N3,N4…NMOSFET、N9,N10…デプ
レーション型MOSFET、B3,B4…バイポーラトランジス
タ、P12…PMOSFET、21…ガードバンド、I3,I4…定電流
源。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of a first embodiment of the present invention, FIG. 2 is a circuit diagram of a conventional technique, FIG. 3 is a circuit diagram of a second embodiment, FIG.
FIG. 5 is a diagram showing the operation of the second embodiment, FIG. 5 is a diagram schematically showing noise generated in the second embodiment, FIG. 6 is a circuit simulation result of the first embodiment, FIG. The figure shows another circuit simulation result of the second embodiment, FIGS.
15 is a circuit diagram of another embodiment of the present invention, FIG. 16 is a layout diagram of a tenth embodiment of the present invention, and FIG.
FIG. 18 is a sectional view of a principal part of a tenth embodiment, and FIG. 18 is a layout diagram of a principal part of a tenth embodiment of the present invention. 6 ground terminal, 7 power supply terminal, 5 output terminal, C5 output capacitance, N1 pull-down NMOSFET, N2 pull-up NMO
SFET, P3, P4 PMOSFET, N3, N4 NMOSFET, N9, N10 Depletion MOSFET, B3, B4 Bipolar transistor, P12 PMOSFET, 21 Guard band, I3, I4 Constant current source.

フロントページの続き (72)発明者 佐々木 敏夫 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 本城 繁 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 増原 利明 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 笹木 行雄 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (72)発明者 森脇 信行 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (56)参考文献 特開 昭57−181231（ＪＰ，Ａ) 特開 昭59−132242（ＪＰ，Ａ) 特開 昭52−68304（ＪＰ，Ａ) 特開 昭55−63131（ＪＰ，Ａ)Continuation of front page    (72) Inventor Toshio Sasaki               1-280 Higashi Koigabo, Kokubunji-shi               Central Research Laboratory, Hitachi, Ltd. (72) Inventor Shigeru Honjo               1-280 Higashi Koigabo, Kokubunji-shi               Central Research Laboratory, Hitachi, Ltd. (72) Inventor Toshiaki Masuhara               1-280 Higashi Koigabo, Kokubunji-shi               Central Research Laboratory, Hitachi, Ltd. (72) Inventor Yukio Sasaki               1450 Kosui Honcho, Kodaira City Hitachi, Ltd.               Inside the Musashi Factory (72) Inventor Nobuyuki Moriwaki               1450 Kosui Honcho, Kodaira City Hitachi, Ltd.               Inside the Musashi Factory                (56) References JP-A-57-181231 (JP, A)                 JP-A-59-132242 (JP, A)                 JP-A-52-68304 (JP, A)                 JP-A-55-63131 (JP, A)

Claims (1)

(57)【特許請求の範囲】 １．負荷を駆動する出力端子と、 上記出力端子と動作電位点との間にそのソース・ドレイ
ン経路が接続された出力MOSFETと、 上記出力MOSFETのゲート容量を駆動する駆動MOSFETを含
む駆動回路とを備えて成る半導体集積回路であって、 上記駆動回路は、そのゲートに回路の電源電圧と異な
り、かつ、上記電源電圧と接地電位との間のレベルの電
圧が供給されることによって電流制限動作を行う追加の
MOSFETが上記駆動MOSFETと直列接続されてなることを特
徴とする半導体集積回路。 ２．上記動作電位点は、回路の電源端子と回路の接地電
位端子とからなり、 上記出力MOSFETは、上記電源端子と上記出力端子との間
にそのソース・ドレイン経路が接続された第１の出力MO
SFETと、上記出力端子と上記接地電位端子との間にその
ソース・ドレイン経路が接続された第２の出力MOSFETと
からなり、 上記駆動MOSFETは、上記第１の出力MOSFETの駆動のため
の第１の駆動MOSFETと、上記第２の出力MOSFETに駆動の
ための第２の駆動MOSFETとからなり、 上記追加のMOSFETは、上記第１の駆動MOSFETと直列接続
されて成る第１の追加のMOSFETと、上記第２の駆動MOSF
ETと直列接続されて成る第２の追加のMOSFETとからなる
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路。 ３．上記第１の出力MOSFET及び第２の出力MOSFETは、NM
OSFETからなることを特徴とする特許請求の範囲第２項
記載の半導体集積回路。 ４．上記第１の駆動MOSFETと上記第１の追加のMOSFETは
上記電源端子と上記第１の出力MOSFETのゲートとの間に
直列接続されたPMOSFETからなり、 上記第２の駆動MOSFETと上記第２の追加のMOSFETは上記
電源端子と上記第２の出力MOSFETのゲートとの間に直列
接続されたPMOSFETからなり、 かつ上記駆動回路は、上記第１の出力MOSFETのゲートと
上記接地電位端子との間に設けられ、そのゲートが上記
第１の駆動MOSFETのゲートに接続されてなるNMOSFETか
らなる第１のMOSFETと、上記第２の出力MOSFETのゲート
と上記接地電位端子との間に設けられ、そのゲートが上
記第２の駆動MOSFETのゲートに接続されてなるNMOSFET
からなる第２のMOSFETとを備えてなることを特徴とする
特許請求の範囲第３項記載の半導体集積回路。(57) [Claims] An output terminal for driving a load, an output MOSFET having a source / drain path connected between the output terminal and an operating potential point, and a drive circuit including a drive MOSFET for driving a gate capacitance of the output MOSFET. Wherein the drive circuit performs a current limiting operation by supplying a voltage different from a power supply voltage of the circuit to a gate thereof and a level between the power supply voltage and a ground potential. Additional
A semiconductor integrated circuit, wherein a MOSFET is connected in series with the drive MOSFET. 2. The operating potential point comprises a power supply terminal of the circuit and a ground potential terminal of the circuit. The output MOSFET has a first output MO having a source / drain path connected between the power supply terminal and the output terminal.
An SFET, and a second output MOSFET whose source / drain path is connected between the output terminal and the ground potential terminal, wherein the drive MOSFET is a second drive MOSFET for driving the first output MOSFET. A first driving MOSFET and a second driving MOSFET for driving the second output MOSFET, wherein the additional MOSFET is a first additional MOSFET connected in series with the first driving MOSFET. And the second drive MOSF
2. The semiconductor integrated circuit according to claim 1, comprising an ET and a second additional MOSFET connected in series. 3. The first output MOSFET and the second output MOSFET are NM
3. The semiconductor integrated circuit according to claim 2, comprising an OSFET. 4. The first drive MOSFET and the first additional MOSFET comprise a PMOSFET connected in series between the power supply terminal and a gate of the first output MOSFET, and the second drive MOSFET and the second The additional MOSFET comprises a PMOSFET connected in series between the power supply terminal and the gate of the second output MOSFET, and the driving circuit is connected between the gate of the first output MOSFET and the ground potential terminal. A first MOSFET comprising an NMOSFET whose gate is connected to the gate of the first drive MOSFET, and a first MOSFET provided between the gate of the second output MOSFET and the ground potential terminal. NMOSFET having a gate connected to the gate of the second drive MOSFET
4. The semiconductor integrated circuit according to claim 3, further comprising a second MOSFET comprising: