JP2833989B2 - 半導体装置の製造方法 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に、金属硅化層（金属シリサイド層）の製造方法に関
する。
特に、金属硅化層（金属シリサイド層）の製造方法に関
する。
【０００２】
【従来の技術】従来の金属シリサイド層をゲート、ソー
ス、ドレインに用いたＭＯＳトランジスタの製造方法を
図７、図８を参照して説明する。
ス、ドレインに用いたＭＯＳトランジスタの製造方法を
図７、図８を参照して説明する。
【０００３】始めに、図７の（Ａ）に示すように、Ｐ-
型半導体（シリコン）基板１のフィールド（不活性）領
域に熱酸化による比較的に厚いフィールド酸化層２を形
成し、次に、活性領域に厚さ１０ｎｍ程度のゲート酸化
層３を形成する。次に、ゲート酸化層３上にリンを添加
したポリシリコンよりなる厚さ２００ｎｍ程度のポリシ
リコン層（ゲート）４を形成する。次に、フィールド酸
化層２及びポリシリコン層４をマスクとしてＮ型不純物
たとえばひ素（Ａｓ）をドープしてＮ-型不純物拡散層
（ソース、ドレイン）５を形成する。
型半導体（シリコン）基板１のフィールド（不活性）領
域に熱酸化による比較的に厚いフィールド酸化層２を形
成し、次に、活性領域に厚さ１０ｎｍ程度のゲート酸化
層３を形成する。次に、ゲート酸化層３上にリンを添加
したポリシリコンよりなる厚さ２００ｎｍ程度のポリシ
リコン層（ゲート）４を形成する。次に、フィールド酸
化層２及びポリシリコン層４をマスクとしてＮ型不純物
たとえばひ素（Ａｓ）をドープしてＮ-型不純物拡散層
（ソース、ドレイン）５を形成する。
【０００４】次に、図７の（Ｂ）に示すように、４００
℃程度の低温ＣＶＤにより厚さ２００ｎｍ程度シリコン
酸化層を成長させ、その後、異方性エッチングによりエ
ッチバックし、側壁酸化層６を残存せしめる。フィール
ド酸化層２、ポリシリコン層４及び側壁酸化層６をマス
クとしてＮ型不純物たとえばひ素（Ａｓ）をドープして
Ｎ+型不純物拡散層（ソース、ドレイン）７を形成す
る。
℃程度の低温ＣＶＤにより厚さ２００ｎｍ程度シリコン
酸化層を成長させ、その後、異方性エッチングによりエ
ッチバックし、側壁酸化層６を残存せしめる。フィール
ド酸化層２、ポリシリコン層４及び側壁酸化層６をマス
クとしてＮ型不純物たとえばひ素（Ａｓ）をドープして
Ｎ+型不純物拡散層（ソース、ドレイン）７を形成す
る。
【０００５】次に、図８の（Ａ）に示すように、バッフ
ァードフッ酸によりポリシリコン層４上の自然酸化層及
び露出したゲート酸化層３をエッチング除去する。な
お、このとき、ゲート酸化層３の厚さは１０ｎｍ程度、
側壁酸化層６の高さは２００ｎｍ程度であり、従って、
ゲート酸化層３のエッチング除去の際には側壁酸化層６
の高さはほとんど変化しない。次に、スパッタ法により
１００ｎｍ程度のチタン層８を形成する。
ァードフッ酸によりポリシリコン層４上の自然酸化層及
び露出したゲート酸化層３をエッチング除去する。な
お、このとき、ゲート酸化層３の厚さは１０ｎｍ程度、
側壁酸化層６の高さは２００ｎｍ程度であり、従って、
ゲート酸化層３のエッチング除去の際には側壁酸化層６
の高さはほとんど変化しない。次に、スパッタ法により
１００ｎｍ程度のチタン層８を形成する。
【０００６】次に、図８の（Ｂ）に示すように、窒素雰
囲気中の熱処理により、チタン層８とポリシリコン層４
及びＮ+型不純物拡散層７とを反応させ、チタンシリサ
イド層９をポリシリコン層４上に形成し、チタンシリサ
イド層１０を不純物拡散層７上に形成する。その後、フ
ィールド酸化層２及び側壁酸化層６上の未反応のチタン
層８をウェットエッチングにより除去する。
囲気中の熱処理により、チタン層８とポリシリコン層４
及びＮ+型不純物拡散層７とを反応させ、チタンシリサ
イド層９をポリシリコン層４上に形成し、チタンシリサ
イド層１０を不純物拡散層７上に形成する。その後、フ
ィールド酸化層２及び側壁酸化層６上の未反応のチタン
層８をウェットエッチングにより除去する。
【０００７】その後、図示しないが、層間絶縁層を堆積
し、この層間絶縁層にコンタクトホールを形成し、さら
にコンタクトホールにアルミニウム配線層を形成し、こ
れにより、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のＭＯＳトランジスタであるの半導体装置
を完成する。なお、従来のこの種の半導体装置の製造方
法は特開昭６０−４１２５９号公報に開示されている。
し、この層間絶縁層にコンタクトホールを形成し、さら
にコンタクトホールにアルミニウム配線層を形成し、こ
れにより、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のＭＯＳトランジスタであるの半導体装置
を完成する。なお、従来のこの種の半導体装置の製造方
法は特開昭６０−４１２５９号公報に開示されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置の製造方法によれば、自己整合的にシ
リサイド化されたポリシリコン層４上のチタンシリサイ
ド層９の両端部９ａつまり側壁酸化層６に接触する部分
９ａは中央部よりも薄くなっている。これは何らかの理
由により側壁酸化層６に接している部分においてはポリ
シリコンとチタンとの反応速度が低下するためである。
従来の半導体装置の製造方法によれば、自己整合的にシ
リサイド化されたポリシリコン層４上のチタンシリサイ
ド層９の両端部９ａつまり側壁酸化層６に接触する部分
９ａは中央部よりも薄くなっている。これは何らかの理
由により側壁酸化層６に接している部分においてはポリ
シリコンとチタンとの反応速度が低下するためである。
【０００９】このように、ゲート電極の両端で薄くなっ
ているチタンシリサイド層９を微細化したとき、チタン
シリサイド層９の厚い中央部が小さくなり、チタンシリ
サイド層９の層抵抗は上昇し、また、チタンシリサイド
層９の両端部９ａは均一には形成されないため、チタン
シリサイド層９の層抵抗のばらつきが増大する。また、
チタンシリサイド層９の薄い両端部９ａはチタンシリサ
イド形成後の層間絶縁層のリフロー等の熱処理により凝
集を起こし、チタンシリサイド層９の層抵抗が増大す
る。この結果、半導体装置の所望の性能を確保できず、
歩留りの低下を招き、従って、製造コストの上昇を招く
という課題がある。なお、ゲート電極の所望の層抵抗を
得るために、チタンシリサイド層９を厚くしていくと、
ポリシリコン層４の中央部でチタンシリサイド層９がゲ
ート酸化層３に接触し、ゲート酸化層３の膜質を劣化さ
せることになる。従って、本発明の目的は、金属シリサ
イド層の層抵抗のばらつき及び増大化を防止して半導体
装置の歩留りの低下を防止し、これにより、半導体装置
の製造コストを低減することにある。
ているチタンシリサイド層９を微細化したとき、チタン
シリサイド層９の厚い中央部が小さくなり、チタンシリ
サイド層９の層抵抗は上昇し、また、チタンシリサイド
層９の両端部９ａは均一には形成されないため、チタン
シリサイド層９の層抵抗のばらつきが増大する。また、
チタンシリサイド層９の薄い両端部９ａはチタンシリサ
イド形成後の層間絶縁層のリフロー等の熱処理により凝
集を起こし、チタンシリサイド層９の層抵抗が増大す
る。この結果、半導体装置の所望の性能を確保できず、
歩留りの低下を招き、従って、製造コストの上昇を招く
という課題がある。なお、ゲート電極の所望の層抵抗を
得るために、チタンシリサイド層９を厚くしていくと、
ポリシリコン層４の中央部でチタンシリサイド層９がゲ
ート酸化層３に接触し、ゲート酸化層３の膜質を劣化さ
せることになる。従って、本発明の目的は、金属シリサ
イド層の層抵抗のばらつき及び増大化を防止して半導体
装置の歩留りの低下を防止し、これにより、半導体装置
の製造コストを低減することにある。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、半導体基板上にポリシリコン層を形成
し、このポリシリコン層の側面にポリシリコン層の高さ
より低い側壁絶縁層を形成する。次に、全面に高融点金
属層を形成し、この高融点金属層とポリシリコン層とを
熱処理により反応させて金属シリサイド層を形成する。
めに本発明は、半導体基板上にポリシリコン層を形成
し、このポリシリコン層の側面にポリシリコン層の高さ
より低い側壁絶縁層を形成する。次に、全面に高融点金
属層を形成し、この高融点金属層とポリシリコン層とを
熱処理により反応させて金属シリサイド層を形成する。
【００１１】
【作用】上述の手段によれば、ポリシリコン層上の金属
シリサイド層の厚みは均一となる。
シリサイド層の厚みは均一となる。
【００１２】
【実施例】図１、図２は本発明に係る半導体装置の製造
方法の参考例を示す断面図であって、図７、図８に対応
する。
方法の参考例を示す断面図であって、図７、図８に対応
する。
【００１３】始めに、図１の（Ａ）において、図７の
（Ａ）と同様に、Ｐ-型半導体（シリコン）基板１のフ
ィールド（不活性）領域に熱酸化による比較的に厚いフ
ィールド酸化層２を形成し、次に、活性領域に厚さ１０
ｎｍ程度のゲート酸化層３を形成する。次に、ゲート酸
化層３上にリンを添加したポリシリコンよりなる厚さ２
００ｎｍ程度のポリシリコン層（ゲート）４を形成す
る。次に、フィールド酸化層２及びポリシリコン層４を
マスクとしてＮ型不純物たとえばひ素（Ａｓ）をドープ
してＮ-型不純物拡散層（ソース、ドレイン）５を形成
する。
（Ａ）と同様に、Ｐ-型半導体（シリコン）基板１のフ
ィールド（不活性）領域に熱酸化による比較的に厚いフ
ィールド酸化層２を形成し、次に、活性領域に厚さ１０
ｎｍ程度のゲート酸化層３を形成する。次に、ゲート酸
化層３上にリンを添加したポリシリコンよりなる厚さ２
００ｎｍ程度のポリシリコン層（ゲート）４を形成す
る。次に、フィールド酸化層２及びポリシリコン層４を
マスクとしてＮ型不純物たとえばひ素（Ａｓ）をドープ
してＮ-型不純物拡散層（ソース、ドレイン）５を形成
する。
【００１４】次に、図１の（Ｂ）において、図７の
（Ｂ）と同様に、４００℃程度の低温ＣＶＤにより厚さ
２００ｎｍ程度シリコン酸化層を成長させる。その後、
異方性エッチングによりエッチバックするが、この場
合、シリコン酸化層を２５０ｎｍ厚さ相当の時間だけ行
う。この結果、ポリシリコン層４の高さより５０ｎｍ程
度だけ低い側壁酸化層６’が残存することになる。この
とき、不純物拡散層５上のゲート酸化層３も除去され
る。次に、フィールド酸化層２、ポリシリコン層４及び
側壁酸化層６'をマスクとしてＮ型不純物たとえばひ素
（Ａｓ）をドープしてＮ+型不純物拡散層（ソース、ド
レイン）７を形成する。
（Ｂ）と同様に、４００℃程度の低温ＣＶＤにより厚さ
２００ｎｍ程度シリコン酸化層を成長させる。その後、
異方性エッチングによりエッチバックするが、この場
合、シリコン酸化層を２５０ｎｍ厚さ相当の時間だけ行
う。この結果、ポリシリコン層４の高さより５０ｎｍ程
度だけ低い側壁酸化層６’が残存することになる。この
とき、不純物拡散層５上のゲート酸化層３も除去され
る。次に、フィールド酸化層２、ポリシリコン層４及び
側壁酸化層６'をマスクとしてＮ型不純物たとえばひ素
（Ａｓ）をドープしてＮ+型不純物拡散層（ソース、ド
レイン）７を形成する。
【００１５】次に、図２の（Ａ）において、バッファー
ドフッ酸によりポリシリコン層４及び不純物拡散層７上
の自然酸化層をエッチング除去する。次に、スパッタ法
により１００ｎｍ程度のチタン層８を形成する。
ドフッ酸によりポリシリコン層４及び不純物拡散層７上
の自然酸化層をエッチング除去する。次に、スパッタ法
により１００ｎｍ程度のチタン層８を形成する。
【００１６】次に、図２の（Ｂ）においては、図８の
（Ｂ）と同様に、窒素雰囲気中の熱処理により、チタン
層８とポリシリコン層４及びＮ+型不純物拡散層７とを
反応させ、チタンシリサイド層９’をポリシリコン層４
上に形成し、チタンシリサイド層１０を不純物拡散層７
上に形成する。その後、フィールド酸化層２及び側壁酸
化層６上の未反応のチタン層８をウェットエッチングに
より除去する。
（Ｂ）と同様に、窒素雰囲気中の熱処理により、チタン
層８とポリシリコン層４及びＮ+型不純物拡散層７とを
反応させ、チタンシリサイド層９’をポリシリコン層４
上に形成し、チタンシリサイド層１０を不純物拡散層７
上に形成する。その後、フィールド酸化層２及び側壁酸
化層６上の未反応のチタン層８をウェットエッチングに
より除去する。
【００１７】その後、図示しないが、層間絶縁層を堆積
し、この層間絶縁層にコンタクトホールを形成し、さら
に、コンタクトホールにアルミニウム配線層を形成し、
これにより、ＬＤＤ構造のＭＯＳトランジスタである半
導体装置を完成する。このように、参考例によれば、側
壁酸化層６’の高さをポリシリコン層４の高さより低く
したので、ポリシリコン層４上のチタンシリサイド層
９’の厚みを中央部、両端部において均一できる。
し、この層間絶縁層にコンタクトホールを形成し、さら
に、コンタクトホールにアルミニウム配線層を形成し、
これにより、ＬＤＤ構造のＭＯＳトランジスタである半
導体装置を完成する。このように、参考例によれば、側
壁酸化層６’の高さをポリシリコン層４の高さより低く
したので、ポリシリコン層４上のチタンシリサイド層
９’の厚みを中央部、両端部において均一できる。
【００１８】図３、図４、図５は本発明に係る半導体装
置の製造方法の第１の実施例を示す断面図であって、図
７、図１、図２に対応する。
置の製造方法の第１の実施例を示す断面図であって、図
７、図１、図２に対応する。
【００１９】始めに、図３の（Ａ）において、図７の
（Ａ）と同様に、Ｐ-型半導体（シリコン）基板１のフ
ィールド（不活性）領域に熱酸化による比較的に厚いフ
ィールド酸化層２を形成し、次に、活性領域に厚さ１０
ｎｍ程度のゲート酸化層３を形成する。次に、ゲート酸
化層３上にリンを添加したポリシリコンよりなる厚さ２
００ｎｍ程度のポリシリコン層（ゲート）４を形成す
る。次に、フィールド酸化層２及びポリシリコン層４を
マスクとしてＮ型不純物たとえばひ素（Ａｓ）をドープ
してＮ-型不純物拡散層（ソース、ドレイン）５を形成
する。
（Ａ）と同様に、Ｐ-型半導体（シリコン）基板１のフ
ィールド（不活性）領域に熱酸化による比較的に厚いフ
ィールド酸化層２を形成し、次に、活性領域に厚さ１０
ｎｍ程度のゲート酸化層３を形成する。次に、ゲート酸
化層３上にリンを添加したポリシリコンよりなる厚さ２
００ｎｍ程度のポリシリコン層（ゲート）４を形成す
る。次に、フィールド酸化層２及びポリシリコン層４を
マスクとしてＮ型不純物たとえばひ素（Ａｓ）をドープ
してＮ-型不純物拡散層（ソース、ドレイン）５を形成
する。
【００２０】次に、図３の（Ｂ）において、図７の
（Ｂ）と同様に、４００℃程度の低温ＣＶＤにより厚さ
２００ｎｍ程度シリコン酸化層を成長させる。その後、
異方性エッチングによりエッチバックし、側壁酸化層
６'を残存せしめる。
（Ｂ）と同様に、４００℃程度の低温ＣＶＤにより厚さ
２００ｎｍ程度シリコン酸化層を成長させる。その後、
異方性エッチングによりエッチバックし、側壁酸化層
６'を残存せしめる。
【００２１】次に、図４の（Ａ）に示すように、不純物
たとえばひ素（Ａｓ）を、エネルギー３０ｋｅＶ、ドー
ズ量５×１０14／ｃｍ2でイオン注入する。
たとえばひ素（Ａｓ）を、エネルギー３０ｋｅＶ、ドー
ズ量５×１０14／ｃｍ2でイオン注入する。
【００２２】次に、図４の（Ｂ）に示すように、バッフ
ァードフッ酸により側壁酸化層６を５０ｎｍ程度エッチ
ング除去して、側壁酸化層６’として残在せしめる。こ
の場合、バッファードフッ酸による側壁酸化層６のＡｓ
注入部分のエッチング速度はＡｓ非注入部分のエッチン
グ速度より大きい。このため、側壁酸化層６’の幅の減
少は１０ｎｍ程度と小さい。従って本実施例では、この
ように、側壁酸化層６’の高さがポリシリコン層４の高
さより５０ｎｍ程度低くなるように制御性よくつくるこ
とができる。次に、フィールド酸化層２、ポリシリコン
層４及び側壁酸化層６をマスクとしてＮ型不純物たとえ
ばひ素（Ａｓ）をドープしてＮ+型不純物拡散層（ソー
ス、ドレイン）７を形成する。
ァードフッ酸により側壁酸化層６を５０ｎｍ程度エッチ
ング除去して、側壁酸化層６’として残在せしめる。こ
の場合、バッファードフッ酸による側壁酸化層６のＡｓ
注入部分のエッチング速度はＡｓ非注入部分のエッチン
グ速度より大きい。このため、側壁酸化層６’の幅の減
少は１０ｎｍ程度と小さい。従って本実施例では、この
ように、側壁酸化層６’の高さがポリシリコン層４の高
さより５０ｎｍ程度低くなるように制御性よくつくるこ
とができる。次に、フィールド酸化層２、ポリシリコン
層４及び側壁酸化層６をマスクとしてＮ型不純物たとえ
ばひ素（Ａｓ）をドープしてＮ+型不純物拡散層（ソー
ス、ドレイン）７を形成する。
【００２３】次に、図５の（Ａ）においては、図２の
（Ａ）と同様に、バッファードフッ酸によりポリシリコ
ン層４及び不純物拡散層７上の自然酸化層をエッチング
除去する。次に、スパッタ法により５０ｎｍ程度のチタ
ン層８を形成する。
（Ａ）と同様に、バッファードフッ酸によりポリシリコ
ン層４及び不純物拡散層７上の自然酸化層をエッチング
除去する。次に、スパッタ法により５０ｎｍ程度のチタ
ン層８を形成する。
【００２４】次に、図５の（Ｂ）においては、図２の
（Ｂ）と同様に、窒素雰囲気中の熱処理により、チタン
層８とポリシリコン層４及びＮ+型不純物拡散層７とを
反応させ、チタンシリサイド層９’をポリシリコン層４
上に形成し、チタンシリサイド層１０を不純物拡散層７
上に形成する。その後、フィールド酸化層２及び側壁酸
化層６上の未反応のチタン層８をウェットエッチングに
より除去する。
（Ｂ）と同様に、窒素雰囲気中の熱処理により、チタン
層８とポリシリコン層４及びＮ+型不純物拡散層７とを
反応させ、チタンシリサイド層９’をポリシリコン層４
上に形成し、チタンシリサイド層１０を不純物拡散層７
上に形成する。その後、フィールド酸化層２及び側壁酸
化層６上の未反応のチタン層８をウェットエッチングに
より除去する。
【００２５】その後、図示しないが、層間絶縁層を堆積
し、この層間絶縁層にコンタクトホールを形成し、さら
にコンタクトホールにアルミニウム配線層を形成し、こ
れにより、ＬＤＤ構造のＭＯＳトランジスタである半導
体装置を完成する。このように、第１の実施例において
も、側壁酸化層６’の高さをポリシリコン層４の高さよ
り低くしたので、ポリシリコン層４上のチタンシリサイ
ド層９’の厚みを中央部、両端部において均一にでき
る。
し、この層間絶縁層にコンタクトホールを形成し、さら
にコンタクトホールにアルミニウム配線層を形成し、こ
れにより、ＬＤＤ構造のＭＯＳトランジスタである半導
体装置を完成する。このように、第１の実施例において
も、側壁酸化層６’の高さをポリシリコン層４の高さよ
り低くしたので、ポリシリコン層４上のチタンシリサイ
ド層９’の厚みを中央部、両端部において均一にでき
る。
【００２６】このように、チタンシリサイド層９’の厚
さがポリシリコン層４上で均一となると、図６に示すご
とく、チタンシリサイド層９’の層抵抗はばらつくこと
なく、しかも、増大もしない。なお、従来は、ポリシリ
コン層４の幅が小さくなると、チタンシリサイド層９の
層抵抗は著しくばらつきかつ増大していた。これに対
し、本発明においては、チタンシリサイド層９’の厚さ
は、両端部で厚く、かつ均一になっているので、層間絶
縁層のリフロー等の後工程の熱処理によって凝集が生じ
にくく、層抵抗の上昇がなく、従来、７５０℃までしか
熱処理できなかったが、本発明においては８００℃の熱
処理まで可能となり、この結果、耐熱性が向上する。な
お、上述の実施例においては、シリサイド形成用の高融
点金属として、チタンを用いたが、タングステン、コバ
ルト、モリブデンでもよく、あるいはチタン及びコバル
トの積層でもよい。また、側壁絶縁層として、シリコン
酸化層を用いたが、シリコン窒化層あるいはシリコン窒
化酸化層を用いてもよい。さらに、本発明は、Ｎチャネ
ルＭＯＳトランジスタ以外に、ＰチャネルＭＯＳトラン
ジスタ、ＣＭＯＳデバイスにも適用し得る。
さがポリシリコン層４上で均一となると、図６に示すご
とく、チタンシリサイド層９’の層抵抗はばらつくこと
なく、しかも、増大もしない。なお、従来は、ポリシリ
コン層４の幅が小さくなると、チタンシリサイド層９の
層抵抗は著しくばらつきかつ増大していた。これに対
し、本発明においては、チタンシリサイド層９’の厚さ
は、両端部で厚く、かつ均一になっているので、層間絶
縁層のリフロー等の後工程の熱処理によって凝集が生じ
にくく、層抵抗の上昇がなく、従来、７５０℃までしか
熱処理できなかったが、本発明においては８００℃の熱
処理まで可能となり、この結果、耐熱性が向上する。な
お、上述の実施例においては、シリサイド形成用の高融
点金属として、チタンを用いたが、タングステン、コバ
ルト、モリブデンでもよく、あるいはチタン及びコバル
トの積層でもよい。また、側壁絶縁層として、シリコン
酸化層を用いたが、シリコン窒化層あるいはシリコン窒
化酸化層を用いてもよい。さらに、本発明は、Ｎチャネ
ルＭＯＳトランジスタ以外に、ＰチャネルＭＯＳトラン
ジスタ、ＣＭＯＳデバイスにも適用し得る。
【００２７】
【発明の効果】以上説明したように本発明によれば、金
属シリサイド層の層抵抗のばらつき及び増大化を防止で
き、この結果、半導体装置の歩留りの低下を防止でき、
従って、半導体装置の製造コストを低減できる。
属シリサイド層の層抵抗のばらつき及び増大化を防止で
き、この結果、半導体装置の歩留りの低下を防止でき、
従って、半導体装置の製造コストを低減できる。
【図１】本発明に係る半導体装置の製造方法の参考例を
示す断面図である。
示す断面図である。
【図２】本発明に係る半導体装置の製造方法の参考例を
示す断面図である。
示す断面図である。
【図３】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図４】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図５】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図６】本発明によるチタンシリサイドの層抵抗を示す
グラフである。
グラフである。
【図７】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図８】従来の半導体装置の製造方法を示す断面図であ
る。
る。
１…Ｐ-型半導体基板 ２…フィールド酸化層 ３…ゲート酸化層 ４…ポリシリコン層（ゲート） ５…Ｎ-型不純物拡散層 ６、６’…側壁酸化層 ７…Ｎ+型不純物拡散層 ８…チタン層 ９、９’、１０…チタンシリサイド層
Claims (1)
- 【請求項１】 半導体基板（１）上にポリシリコン層
（４）を形成する工程と、前記半導体基板及び前記ポリ
シリコン層上に絶縁層を形成する工程と、 該絶縁層を異方性エッチング法によりエッチバックして
前記ポリシリコン層と接する側が前記ポリシリコン層と
同一高さの側壁絶縁層（６）を残存せしめる工程と、 少なくとも該側壁絶縁層の上部に該側壁絶縁層の上部の
エッチング速度を大きくするための不純物を導入する工
程と、 該不純物が導入された側壁絶縁層に対してエッチング速
度が大きいエッチング法によりエッチングして該側壁絶
縁層の上部を除去することにより、前記ポリシリコン層
の側面に該ポリシリコン層の高さより低い側壁絶縁層
（６’）を形成する工程と、しかる後、 前記半導体基板の所定の領域に不純物をドー
プしてソース・ドレインとなる不純物拡散層を形成する
工程と、 前記半導体基板、前記ポリシリコン層及び前記側壁絶縁
層（６’）上に高融点金属層（８）を形成する工程と、 該高融点金属層と前記ポリシリコン層とを熱処理により
反応させて金属シリサイド層（９’）を形成する工程
と、 を具備する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352438A JP2833989B2 (ja) | 1993-12-30 | 1993-12-30 | 半導体装置の製造方法 |
| EP94119062A EP0664561A3 (en) | 1993-12-30 | 1994-12-02 | Process for producing a polycrystalline layer covered by uniform metal silicide. |
| KR1019940036867A KR0180259B1 (ko) | 1993-12-30 | 1994-12-26 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352438A JP2833989B2 (ja) | 1993-12-30 | 1993-12-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201775A JPH07201775A (ja) | 1995-08-04 |
| JP2833989B2 true JP2833989B2 (ja) | 1998-12-09 |
Family
ID=18424083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5352438A Expired - Fee Related JP2833989B2 (ja) | 1993-12-30 | 1993-12-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0664561A3 (ja) |
| JP (1) | JP2833989B2 (ja) |
| KR (1) | KR0180259B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2996188B2 (ja) * | 1996-12-13 | 1999-12-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6235598B1 (en) * | 1998-11-13 | 2001-05-22 | Intel Corporation | Method of using thick first spacers to improve salicide resistance on polysilicon gates |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102074A (ja) * | 1991-10-07 | 1993-04-23 | Sony Corp | Ｍｏｓトランジスタ |
| JP2550248B2 (ja) * | 1991-10-14 | 1996-11-06 | 株式会社東芝 | 半導体集積回路装置およびその製造方法 |
| JPH05109757A (ja) * | 1991-10-21 | 1993-04-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2819918B2 (ja) * | 1992-02-13 | 1998-11-05 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JPH0745823A (ja) * | 1993-07-27 | 1995-02-14 | Toshiba Corp | Ｍｏｓ型トランジスタ及びその製造方法 |
| JPH0766406A (ja) * | 1993-08-25 | 1995-03-10 | Oki Electric Ind Co Ltd | サリサイド型ｍｏｓｆｅｔ及びその製造方法 |
-
1993
- 1993-12-30 JP JP5352438A patent/JP2833989B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-02 EP EP94119062A patent/EP0664561A3/en not_active Withdrawn
- 1994-12-26 KR KR1019940036867A patent/KR0180259B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07201775A (ja) | 1995-08-04 |
| KR0180259B1 (ko) | 1999-03-20 |
| EP0664561A3 (en) | 1995-10-11 |
| EP0664561A2 (en) | 1995-07-26 |
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