JP2833342B2 - Operational amplifier circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、オペアンプ回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier circuit.
【０００２】[0002]
【従来の技術】図３に従来のオペアンプ回路の一実施例
を示す。差動対を構成するＭＯＳトランジスタＭ６，Ｍ
７のゲートに信号が入力され、増幅された信号は、出力
端子ＯＵＴから出力される。正転入力端子ＩＮ１から入
力された信号は、ＭＯＳトランジスタＭ７で反転された
後に、ＭＯＳトランジスタＭ１３とＭＯＳトランジスタ
Ｍ２０とで構成されるカレントミラー回路に入り、再び
反転され、次に、ＭＯＳトランジスタＭ１６とＭＯＳト
ランジスタＭ１９で構成される疑似カスコード回路で増
幅され、出力端子ＯＵＴから出力される。2. Description of the Related Art FIG. 3 shows an embodiment of a conventional operational amplifier circuit. MOS transistors M6, M forming a differential pair
The signal is input to the gate of No. 7, and the amplified signal is output from the output terminal OUT. The signal input from the non-inverting input terminal IN1 is inverted by the MOS transistor M7, then enters a current mirror circuit composed of the MOS transistors M13 and M20, is again inverted, and then is inverted by the MOS transistor M16. The signal is amplified by a pseudo cascode circuit composed of a MOS transistor M19 and output from an output terminal OUT.
【０００３】反転入力端子ＩＮ２から入力された信号
は、ＭＯＳトランジスタＭ６で反転された後、ＭＯＳト
ランジスタＭ９とＭＯＳトランジスタＭ１０で構成され
る疑似カスコード回路で増幅され、さらに、ＭＯＳトラ
ンジスタＭ１５とＭＯＳトランジスタＭ１８で構成され
る疑似カスコード回路で増幅されて出力端子ＯＵＴから
出力される。The signal input from the inverting input terminal IN2 is inverted by a MOS transistor M6, amplified by a pseudo cascode circuit composed of a MOS transistor M9 and a MOS transistor M10, and further amplified by a MOS transistor M15 and a MOS transistor M18. And is output from the output terminal OUT.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のオペア
ンプ回路は、疑似カスコード回路を用いることによっ
て、高ゲイン・広帯域なオペアンプを実現している。し
かし、入力端子からみた、正転入力側と反転入力側の回
路構成が異なり、正転入力トランジスタにはカレントミ
ラー回路が接続されており、反転入力トランジスタに
は、疑似カスコード回路と電流源としてのトランジスタ
が接続されている。したがって、入力トランジスタから
みたそれぞれの負荷の違い、さらにプロセスに起因する
素子サイズのばらつき等により、入力オフセット電圧が
生じる。The above-mentioned conventional operational amplifier circuit realizes a high-gain and wide-band operational amplifier by using a pseudo cascode circuit. However, the circuit configurations of the non-inverting input side and the inverting input side viewed from the input terminal are different, a current mirror circuit is connected to the non-inverting input transistor, and a pseudo cascode circuit and a current source as the current source are connected to the inverting input transistor. A transistor is connected. Therefore, an input offset voltage is generated due to a difference in load between the input transistors and a variation in element size due to a process.
【０００５】本発明の目的は、従来技術に比べて入力オ
フセット電圧を低減することのできるオペアンプ回路を
提供することにある。An object of the present invention is to provide an operational amplifier circuit capable of reducing the input offset voltage as compared with the prior art.
【０００６】[0006]
【課題を解決するための手段】本発明は、一端が第１の
電圧源に接続され、他端が第１のＭＯＳトランジスタの
ドレインに接続された第１の電流源と、ドレインが第１
の電流源に接続され、ゲートが第２の電流源に接続さ
れ、ソースが第２の電圧源に接続された第１のＭＯＳト
ランジスタと、ドレインが第３のＭＯＳトランジスタの
ドレインに接続され、ゲートが第３のＭＯＳトランジス
タのドレインに接続され、ソースが第１の電圧源に接続
された第２のＭＯＳトランジスタと、ドレインが第２の
ＭＯＳトランジスタのドレインに接続され、ゲートが第
１の電流源に接続され、ソースが第２の電流源に接続さ
れた第３のＭＯＳトランジスタと、一端が第３のＭＯＳ
トランジスタのソースに接続され、他端が第２の電圧源
に接続された第２の電流源と、一端が第１の電圧源に接
続され、他端が第４のＭＯＳトランジスタのソースに接
続された第３の電流源と、ドレインが第２の電流源に接
続され、ゲートが正転入力端子に接続され、ソースが第
３の電流源に接続された第４のＭＯＳトランジスタと、
ドレインが第４の電流源に接続され、ゲートが反転入力
端子に接続され、ソースが第３の電流源に接続された第
５のＭＯＳトランジスタと、ドレインが第７のＭＯＳト
ランジスタのソースに接続され、ゲートが第３のＭＯＳ
トランジスタのドレインに接続され、ソースが第１の電
圧源に接続された第６のＭＯＳトランジスタと、ドレイ
ンが出力端子に接続され、ゲートが第６の電流源に接続
され、ソースが第６のＭＯＳトランジスタのドレインに
接続された第７のＭＯＳトランジスタと、ドレインが第
７のＭＯＳトランジスタのドレインに接続され、ゲート
が第５の電流源に接続され、ソースが第４の電流源に接
続された第８のＭＯＳトランジスタと、一端が第８のＭ
ＯＳトランジスタのソースに接続され、他端が第２の電
圧源に接続された第４の電流源と、ドレインが第６の電
流源に接続され、ゲートが第７のＭＯＳトランジスタの
ソースに接続され、ソースが第１の電圧源に接続された
第９のＭＯＳトランジスタと、ドレインが第５の電流源
に接続され、ゲートが第４の電流源に接続され、ソース
が第２の電圧源に接続された第１０のＭＯＳトランジス
タと、一端が第１の電圧源に接続され、他端が第１０の
ＭＯＳトランジスタのドレインに接続された第５の電流
源と、一端が第９のＭＯＳトランジスタのドレインに接
続され、他端が第２の電圧源に接続された第６の電流源
とからなることを特徴としている。According to the present invention, there is provided a first current source having one end connected to a first voltage source and the other end connected to a drain of a first MOS transistor;
A first MOS transistor having a gate connected to a second current source, a source connected to a second voltage source, a drain connected to a drain of a third MOS transistor, and a gate Are connected to the drain of the third MOS transistor, the source is connected to the second MOS transistor whose source is connected to the first voltage source, the drain is connected to the drain of the second MOS transistor, and the gate is connected to the first current source. And a third MOS transistor having a source connected to the second current source and one end connected to the third MOS transistor.
A second current source connected to the source of the transistor and the other end connected to the second voltage source, one end connected to the first voltage source, and the other end connected to the source of the fourth MOS transistor A third current source, a fourth MOS transistor having a drain connected to the second current source, a gate connected to the non-inverting input terminal, and a source connected to the third current source;
A fifth MOS transistor having a drain connected to the fourth current source, a gate connected to the inverting input terminal, a source connected to the third current source, and a drain connected to the source of the seventh MOS transistor. , The gate is the third MOS
A sixth MOS transistor having a source connected to the first voltage source, a drain connected to the output terminal, a gate connected to the sixth current source, and a source connected to the sixth MOS transistor; A seventh MOS transistor connected to the drain of the transistor, and a seventh MOS transistor having the drain connected to the drain of the seventh MOS transistor, the gate connected to the fifth current source, and the source connected to the fourth current source. 8 MOS transistors and one end of an eighth M transistor
A fourth current source connected to the source of the OS transistor and the other end connected to the second voltage source, a drain connected to the sixth current source, and a gate connected to the source of the seventh MOS transistor. A ninth MOS transistor having a source connected to the first voltage source, a drain connected to the fifth current source, a gate connected to the fourth current source, and a source connected to the second voltage source. The tenth MOS transistor, one end connected to the first voltage source, the other end connected to the drain of the tenth MOS transistor, and one end connected to the drain of the ninth MOS transistor. And a sixth current source having the other end connected to the second voltage source.
【０００７】[0007]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【０００８】図１は、本発明の一実施例を示す回路図で
ある。図２は、図１に示した本発明の一実施例におい
て、定電流源を説明するための回路図である。図１に示
した６個の定電流源はＭＯＳトランジスタ（図２中Ｍ１
１〜Ｍ１６）で構成されており、各ＭＯＳのゲートは一
定電圧（ＶGS1 〜ＶGS6 ）が外部から加えられている。FIG. 1 is a circuit diagram showing one embodiment of the present invention. FIG. 2 is a circuit diagram for explaining a constant current source in the embodiment of the present invention shown in FIG. The six constant current sources shown in FIG. 1 are MOS transistors (M1 in FIG. 2).
1 to M16), and a constant voltage (V GS1 to V GS6 ) is externally applied to the gate of each MOS.
【０００９】図１において、ＭＯＳトランジスタＭ４，
Ｍ５は差動対を構成しており、ＭＯＳトランジスタＭ
２，Ｍ６はカレントミラー回路を構成しており、ＭＯＳ
トランジスタＭ１，Ｍ３およびＭ８，Ｍ１０およびＭ
７，Ｍ９はそれぞれ疑似カスコード回路を構成してい
る。In FIG. 1, MOS transistors M4, M4
M5 forms a differential pair, and a MOS transistor M
2 and M6 constitute a current mirror circuit, and MOS
Transistors M1, M3 and M8, M10 and M
7 and M9 each constitute a pseudo cascode circuit.
【００１０】電流源Ｉ１は、一端が電圧源ＶDDに、他端
がＭＯＳトランジスタＭ１のドレインに接続されてお
り、ＭＯＳトランジスタＭ１は、ドレインが電流源Ｉ１
に、ゲートが電流源Ｉ２に、ソースが電圧源ＶSSに接続
されている。The current source I1 has one end connected to the voltage source VDD and the other end connected to the drain of the MOS transistor M1, and the drain of the MOS transistor M1 has the current source I1.
The gate is the current source I2, a source is connected to a voltage source V SS.
【００１１】ＭＯＳトランジスタＭ２は、ドレインがＭ
ＯＳトランジスタＭ３のドレインに、ゲートがＭＯＳト
ランジスタＭ３のドレインに、ソースが電圧源ＶDDに接
続されており、ＭＯＳトランジスタＭ３は、ドレインが
ＭＯＳトランジスタＭ２のドレインに、ゲートが電流源
Ｉ１に、ソースが電流源Ｉ２に接続されている。The MOS transistor M2 has a drain M
The drain of the OS transistor M3, the gate is connected to the drain of the MOS transistor M3, the source is connected to the voltage source VDD , and the MOS transistor M3 has the drain connected to the drain of the MOS transistor M2, the gate connected to the current source I1, and the source connected to the source. Are connected to the current source I2.
【００１２】電流源Ｉ２は、一端がＭＯＳトランジスタ
Ｍ３のソースに、他端が電圧源ＶSSに接続されており、
電流源Ｉ３は、一端が電圧源ＶDDに、他端がＭＯＳトラ
ンジスタＭ４のソースに接続されている。[0012] The current source I2, to the source of the one end of MOS transistor M3, the other end is connected to a voltage source V SS,
The current source I3 has one end connected to the voltage source VDD and the other end connected to the source of the MOS transistor M4.
【００１３】ＭＯＳトランジスタＭ４は、ドレインが電
流源Ｉ２に、ゲートが正転入力端子ＩＮ２に、ソースが
電流源Ｉ３に接続されており、ＭＯＳトランジスタＭ５
は、ドレインが電流源Ｉ４に、ゲートが反転入力端子Ｉ
Ｎ１に、ソースが電流源Ｉ３に接続されている。The MOS transistor M4 has a drain connected to the current source I2, a gate connected to the non-inverting input terminal IN2, a source connected to the current source I3, and a MOS transistor M5.
Has a drain connected to the current source I4 and a gate connected to the inverting input terminal I4.
At N1, the source is connected to the current source I3.
【００１４】ＭＯＳトランジスタＭ６は、ドレインがＭ
ＯＳトランジスタＭ７のソースに、ゲートがＭＯＳトラ
ンジスタＭ３のドレインに、ソースが電圧源ＶDDに接続
されており、ＭＯＳトランジスタＭ７は、ドレインが出
力端子ＯＵＴに、ゲートが電流源Ｉ６に、ソースがＭＯ
ＳトランジスタＭ６のドレインに接続されている。The MOS transistor M6 has a drain M
The source of the OS transistor M7, the gate is connected to the drain of the MOS transistor M3, the source is connected to the voltage source V DD , and the drain of the MOS transistor M7 is connected to the output terminal OUT, the gate is connected to the current source I6, and the source is MO.
It is connected to the drain of S transistor M6.
【００１５】ＭＯＳトランジスタＭ８は、ドレインがＭ
ＯＳトランジスタＭ７のドレインに、ゲートが電流源Ｉ
５に、ソースが電流源Ｉ４に接続されており、電流源Ｉ
４は、一端がＭＯＳトランジスタＭ８のソースに、他端
が電圧源ＶSSに接続されている。The MOS transistor M8 has a drain M
The gate of the OS transistor M7 is connected to the current source I
5, the source is connected to the current source I4 and the current source I4
4, one end to the source of the MOS transistor M8, the other end is connected to a voltage source V SS.
【００１６】ＭＯＳトランジスタＭ９は、ドレインが電
流源Ｉ６に、ゲートがＭＯＳトランジスタＭ７のソース
に、ソースが電圧源ＶDDに接続されており、ＭＯＳトラ
ンジスタＭ１０は、ドレインが電流源Ｉ５に、ゲートが
電流源Ｉ４に、ソースが電圧源ＶSSに接続されている。The MOS transistor M9 has a drain connected to the current source I6, a gate connected to the source of the MOS transistor M7, and a source connected to the voltage source VDD . The MOS transistor M10 has a drain connected to the current source I5 and a gate connected to the current source I5. a current source I4, the source is connected to a voltage source V SS.
【００１７】電流源Ｉ５は、一端が電圧源ＶDDに、他端
がＭＯＳトランジスタＭ１０のドレインに接続されてお
り、電流源Ｉ６は、一端がＭＯＳトランジスタＭ９のド
レインに、他端が電圧源ＶSSに接続されている。The current source I5 has one end connected to the voltage source V DD and the other end connected to the drain of the MOS transistor M10. The current source I6 has one end connected to the drain of the MOS transistor M9 and the other end connected to the voltage source V DD. Connected to SS .
【００１８】次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
【００１９】差動対を構成するＭＯＳトランジスタＭ
４，Ｍ５の入力端子ＩＮ１，ＩＮ２に信号が入力され
る。反転入力端子ＩＮ１に入力された信号は、ＭＯＳト
ランジスタＭ５で反転した後、ＭＯＳトランジスタＭ８
とＭＯＳトランジスタＭ１０で構成される疑似カスコー
ド回路で増幅され、出力端子ＯＵＴから出力される。MOS transistor M forming a differential pair
Signals are input to input terminals IN1 and IN2 of the M4 and M5. The signal input to the inverting input terminal IN1 is inverted by the MOS transistor M5 and then inverted by the MOS transistor M8.
And a MOS transistor M10, and is amplified by a pseudo cascode circuit and output from an output terminal OUT.
【００２０】正転入力端子ＩＮ２に入力された信号は、
ＭＯＳトランジスタＭ４で反転した後、ＭＯＳトランジ
スタＭ１とＭＯＳトランジスタＭ３で構成された疑似カ
スコード回路で増幅され、ＭＯＳトランジスタＭ２とＭ
ＯＳトランジスタＭ６で構成されたカレントミラー回路
によって再び反転されて、ＭＯＳトランジスタＭ９とＭ
ＯＳトランジスタＭ７で構成された疑似カスコード回路
に伝達され、そこで増幅されて出力端子ＯＵＴから出力
される。このように、本実施例は、オペアンプ回路とし
て機能する。The signal input to the non-inverting input terminal IN2 is
After being inverted by the MOS transistor M4, the signal is amplified by a pseudo cascode circuit composed of the MOS transistor M1 and the MOS transistor M3.
The MOS transistors M9 and M9 are inverted again by the current mirror circuit constituted by the OS transistor M6.
The signal is transmitted to the pseudo cascode circuit including the OS transistor M7, amplified there, and output from the output terminal OUT. Thus, this embodiment functions as an operational amplifier circuit.
【００２１】図２に示すように、本発明の構成と図３に
示した従来例の差異は、差動対の次段の回路構成を、従
来は正転入力側はカレントミラー回路、反転入力側は疑
似カスコード回路の構成を、本発明では、両入力側とも
疑似カスコード回路に変更した点である。差動対の次段
の回路構成を両入力側とも疑似カスコード回路にしたこ
とにより、プロセスに起因する誤差が生じても、回路の
対称性により、正転入力側と反転入力側との負荷の相対
的な誤差も小さく抑えることができる。したがって、オ
フセット電圧を小さくできる。したがって、本発明によ
れば、オフセット電圧の小さいオペアンプ回路を提供す
ることができる。As shown in FIG. 2, the difference between the configuration of the present invention and the conventional example shown in FIG. 3 is that the circuit configuration of the next stage of the differential pair is different. The difference is that the configuration of the pseudo cascode circuit is changed to a pseudo cascode circuit on both input sides in the present invention. The circuit configuration of the next stage of the differential pair is a pseudo cascode circuit for both inputs, so even if an error due to the process occurs, due to the symmetry of the circuit, the load between the non-inverting input side and the inverting input side is reduced. Relative errors can also be kept small. Therefore, the offset voltage can be reduced. Therefore, according to the present invention, an operational amplifier circuit having a small offset voltage can be provided.
【００２２】[0022]
【発明の効果】以上説明したように本発明は、差動対の
次段の回路構成を正転入力側、反転入力側とも疑似カス
コード回路とすることにより、プロセスに起因する誤差
が生じても、両入力側の負荷の相対的な誤差を小さく抑
えることができ、従来技術に比べて入力オフセット電圧
を低減することができるという効果を有する。As described above, according to the present invention, even if an error due to a process occurs, the circuit configuration of the next stage of the differential pair is a pseudo cascode circuit on both the non-inverting input side and the inverting input side. This has the effect that the relative error between the loads on both input sides can be reduced, and the input offset voltage can be reduced as compared with the prior art.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】図１に示した実施例の定電流源を説明する回路
図である。FIG. 2 is a circuit diagram illustrating a constant current source according to the embodiment shown in FIG.
【図３】従来技術の一実施例を示す回路図である。FIG. 3 is a circuit diagram showing one embodiment of the prior art.
Ｍ１〜Ｍ２０ ＭＯＳトランジスタ Ｉ１〜Ｉ６ 電流源 ＶDD，ＶSS 電圧源 ＩＮ１，ＩＮ２ 入力端子 ＯＵＴ 出力端子M1 to M20 MOS transistors I1 to I6 Current source V DD , V SS voltage source IN1, IN2 Input terminal OUT Output terminal
Claims (1)
１のＭＯＳトランジスタのドレインに接続された第１の
電流源と、 ドレインが第１の電流源に接続され、ゲートが第２の電
流源に接続され、ソースが第２の電圧源に接続された第
１のＭＯＳトランジスタと、 ドレインが第３のＭＯＳトランジスタのドレインに接続
され、ゲートが第３のＭＯＳトランジスタのドレインに
接続され、ソースが第１の電圧源に接続された第２のＭ
ＯＳトランジスタと、 ドレインが第２のＭＯＳトランジスタのドレインに接続
され、ゲートが第１の電流源に接続され、ソースが第２
の電流源に接続された第３のＭＯＳトランジスタと、 一端が第３のＭＯＳトランジスタのソースに接続され、
他端が第２の電圧源に接続された第２の電流源と、 一端が第１の電圧源に接続され、他端が第４のＭＯＳト
ランジスタのソースに接続された第３の電流源と、 ドレインが第２の電流源に接続され、ゲートが正転入力
端子に接続され、ソースが第３の電流源に接続された第
４のＭＯＳトランジスタと、 ドレインが第４の電流源に接続され、ゲートが反転入力
端子に接続され、ソースが第３の電流源に接続された第
５のＭＯＳトランジスタと、 ドレインが第７のＭＯＳトランジスタのソースに接続さ
れ、ゲートが第３のＭＯＳトランジスタのドレインに接
続され、ソースが第１の電圧源に接続された第６のＭＯ
Ｓトランジスタと、 ドレインが出力端子に接続され、ゲートが第６の電流源
に接続され、ソースが第６のＭＯＳトランジスタのドレ
インに接続された第７のＭＯＳトランジスタと、 ドレインが第７のＭＯＳトランジスタのドレインに接続
され、ゲートが第５の電流源に接続され、ソースが第４
の電流源に接続された第８のＭＯＳトランジスタと、 一端が第８のＭＯＳトランジスタのソースに接続され、
他端が第２の電圧源に接続された第４の電流源と、 ドレインが第６の電流源に接続され、ゲートが第７のＭ
ＯＳトランジスタのソースに接続され、ソースが第１の
電圧源に接続された第９のＭＯＳトランジスタと、 ドレインが第５の電流源に接続され、ゲートが第４の電
流源に接続され、ソースが第２の電圧源に接続された第
１０のＭＯＳトランジスタと、 一端が第１の電圧源に接続され、他端が第１０のＭＯＳ
トランジスタのドレインに接続された第５の電流源と、 一端が第９のＭＯＳトランジスタのドレインに接続さ
れ、他端が第２の電圧源に接続された第６の電流源とか
らなることを特徴とするオペアンプ回路。A first current source having one end connected to the first voltage source and the other end connected to the drain of the first MOS transistor; a drain connected to the first current source; and a gate connected to the first current source. A first MOS transistor connected to a second current source and having a source connected to the second voltage source; a drain connected to a drain of the third MOS transistor; and a gate connected to a drain of the third MOS transistor. Connected to a second voltage source connected to the first voltage source.
An OS transistor; a drain connected to the drain of the second MOS transistor; a gate connected to the first current source;
A third MOS transistor connected to the current source of the third MOS transistor, one end of which is connected to the source of the third MOS transistor;
A second current source having the other end connected to the second voltage source; a third current source having one end connected to the first voltage source and the other end connected to the source of the fourth MOS transistor; A fourth MOS transistor having a drain connected to the second current source, a gate connected to the non-inverting input terminal, and a source connected to the third current source; and a drain connected to the fourth current source. A fifth MOS transistor having a gate connected to the inverting input terminal and a source connected to the third current source; a drain connected to the source of the seventh MOS transistor; and a gate connected to the drain of the third MOS transistor. And a sixth MO connected to the first voltage source.
An S transistor, a seventh MOS transistor having a drain connected to the output terminal, a gate connected to the sixth current source, and a source connected to the drain of the sixth MOS transistor; and a drain connected to the seventh MOS transistor. Is connected to the fifth current source, and the source is connected to the fourth current source.
An eighth MOS transistor connected to the current source, and one end connected to the source of the eighth MOS transistor,
A fourth current source having the other end connected to the second voltage source, a drain connected to the sixth current source, and a gate connected to the seventh M source.
A ninth MOS transistor having a source connected to the first voltage source, a drain connected to the fifth current source, a gate connected to the fourth current source, and a source connected to the source of the OS transistor. A tenth MOS transistor connected to the second voltage source, one end connected to the first voltage source, and the other end connected to the tenth MOS transistor
A fifth current source connected to the drain of the transistor, and a sixth current source having one end connected to the drain of the ninth MOS transistor and the other end connected to the second voltage source. Operational amplifier circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126536A JP2833342B2 (en) | 1992-05-20 | 1992-05-20 | Operational amplifier circuit |
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05327366A JPH05327366A (en) | 1993-12-10 |
| JP2833342B2 true JP2833342B2 (en) | 1998-12-09 |
Family
ID=14937631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126536A Expired - Lifetime JP2833342B2 (en) | 1992-05-20 | 1992-05-20 | Operational amplifier circuit |
Country Status (1)
| Country | Link |
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| JP (1) | JP2833342B2 (en) |
-
1992
- 1992-05-20 JP JP4126536A patent/JP2833342B2/en not_active Expired - Lifetime
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| JPH05327366A (en) | 1993-12-10 |
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