JP2832738B2

JP2832738B2 - 論理シミュレータ

Info

Publication number: JP2832738B2
Application number: JP2004925A
Authority: JP
Inventors: 鉄也長谷部; 博昭林; 一樹篠田
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 1990-01-12
Filing date: 1990-01-12
Publication date: 1998-12-09
Anticipated expiration: 2013-12-09
Also published as: JPH03209568A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、論理シミュレータに関する。

（従来の技術）一般に、半導体デバイスは多数の基本機能素子からな
る論理回路によって構成されるが、例えば新しい半導体
デバイスを設計する際においては、設計した論理回路が
期待通りの動作を行うか否か等を予め論理シミュレータ
によりシミュレーションしている。このような論理シミ
ュレータは、従来汎用コンピュータ等を用いて、ソフト
ウエアによって構成されていた。

また、このような論理シミュレータにおける論理シミ
ュレーションの高速化を図るため、例えば特開昭59−36
52号公報、特開昭63−257841号公報等において、上述し
たような論理シミュレータのソフトウエアの一部を、ハ
ードウエアに置き換えた論理シミュレータが提案されて
いる。

（発明が解決しようとする課題）しかしながら、近年半導体デバイスは高集積化される
傾向にあり、これに伴い、論理シミュレータによってシ
ミュレーションすべきロジック回路も、大規模化、複雑
化する傾向にある。このため、上述した従来のソフトウ
エアの一部を、ハードウエアに置き換えた論理シミュレ
ータにおいても、シミュレーションに数時間あるいは数
十時間を要する場合がある。

また、通常ロジック回路を構成するゲート（セル）
に、ある入力イベントがあった時、セルの立ち上り、立
ち下がり特性等によって、出力イベントはある遅延時間
をもって出力されるが、この入力から出力までの遅延時
間内に他の入力イベントがあった場合、出力が、“E"
（発振状態）または“X"（不定状態）となったり、入力
イベントの入力順序と出力イベントの出力順序とが一致
しない追い越しが発生する場合がある。このため、論理
シミュレータには、このようなタイミングエラーを検出
する機能も求められており、タイミングエラーを検出す
るために、さらにシミュレーションに長時間を要すると
いう問題がある。

本発明は、かかる従来の事情に対処してなされたもの
で、タイミングエラーを考慮したシミュレーションであ
っても、従来に較べて高速に短時間でシミュレーション
を行うことのできる論理シミュレータを提供しようとす
るものである。

［発明の構成］（課題を解決するための手段）すなわち本発明の論理シミュレータは、入出力装置
と、少なくとも、前記入出力装置から入力された被シミュ
レーションロジック回路の構成に関するデータと、該ロ
ジック回路の動作をテストするためのテストパターンに
関するデータと、シミュレーション結果とを格納する複
数のRAMと、前記RAMとの応答により、自走で前記ロジック回路の
状態をシミュレーションするシミュレーションチップと
を具備し、かつ、前記シミュレーションチップは、シミュレーション用の入力信号のイベントの種類とイ
ベントの発生したネット名に関する情報が発生時刻順に
記載されているテスト・ベクタを前記RAMから順次読み
込んでメモリに展開するとともに、新しく発生したイベ
ントを発生時刻順にこれらのテスト・ベクタ間に書き込
むタイムホイール部と、前記タイムホイール部から、順次前記イベントの情報
を読込んで、各ネットにおけるシミュレーションを実行
するアキュムレータ部と、前記アキュムレータ部からのシミュレーション結果を
受け取って、各論理ブロックにおけるイベントの発生状
態を判定し、判定結果を出力するファンクションロジッ
ク部とを備え、前記アキュムレータ部が、前記タイムホイール部から
のイベントの情報におけるイベントゲートフラグと、イ
ベントの発生したネットの現状態を示す情報を格納した
格納手段におけるイベントゲートフラグとを比較演算す
ることにより、前記ロジック回路の遅延時間に起因する
入出力のタイミングエラーを検出可能に構成されている
ことを特徴とする。

（作用）本発明の論理シミュレータでは、少なくとも、シミュ
レーションを行うロジックの構成に関するデータと、該
ロジックの動作をテストするためのテストパターンに関
するデータと、シミュレーション結果とを格納する複数
のRAMを有する。そして、これらのRAMとの応答により、
シミュレーションチップが、自走（シミュレーションチ
ップ内の演算処理のみ）で被シミュレーションロジック
回路の状態をシミュレーションする。

また、シミュレーションチップは、シミュレーション
チップ内の演算処理により、ロジック回路の遅延時間に
起因する入出力のタイミングエラーを検出可能に構成さ
れている。

したがって、タイミングエラーを考慮したシミュレー
ションであっても、従来に較べて高速に短時間でシミュ
レーションを行うことができる。

（実施例）以下、本発明の一実施例の論理シミュレータを図面を
参照して説明する。

第１図に示すように、この実施例の論理シミュレータ
は、１チップ上に形成されたハードウエアから構成され
るシミュレーションチップ１と、例えば複数のRAMから
構成されるデータ収容部２と、入出力装置としてのエン
ジニアリング・ワーク・ステーション（以下EWSとい
う）３とからその主要部が構成されている。

また、上記シミュレーションチップ１は、タイムホイ
ール部（以下TWUという）11と、アキュムレータ部（以
下ACUという）12と、ファンクションロジック部（以下F
DUという）13とから構成されている。

一方、データ収容部２は、コンディションステートメ
モリー（以下COMという）21、テストベクタメモリー
（以下TVMという）22、タイムホイールメモリー（以下T
WMという）23、イベントテーブルメモリー（以下ETMと
いう）24、ネットインフォメーションメモリー（以下NI
Mという）25、結果格納用メモリー（以下RSMという）2
6、セルスペックメモリー（以下CSMという）27、ネット
シグナルステートメモリー（以下STMという）28等から
構成されている。

上記シミュレーションチップ１とデータ収容部２は、
外部バス（外部データバス、外部アドレスバス）４を介
して接続されている。

また、ロジック部１内のTWU11、ACU12、FDU13は内部
バス（内部データバス、内部アドレスバス）14を介して
接続されている。

さらに、複数のメモリーのうちSTM28だけは、専用の
ステートバス（ステートデータバス、ステートアドレス
バス）30を介してACU12に接続されている。

シミュレーションに必要なデータは、EWS3によって入
力され、データ収容部２に転送され、必要に応じてシミ
ュレーションチップ１に取り込まれるが、データ収容部
２のメモリーのうち、COM21には、EWS3との応答時に必
要なデータが収容される。

シミュレーションに必要なデータとしては、ロジック
の構成に関するデータすなわち各セル（論理素子）の接
続状態に関するネットインフォメーションデータおよび
各セルのスペックに関するセルスペックデータと、シミ
ュレーション用の入力信号に関するテスト・ベクタ等が
あるが、これらは、シミュレーションに先立って予めEW
S3からTVM22、NIM25、CSM27内に書き込まれる。

なお、TVM22に格納されるテスト・ベクタには、例え
ば入力信号の立ち上り、立ち下がり等の変化（以下イベ
ントという）の種類と、イベントの発生したネット名に
関する情報が発生時刻順に記載されている。また、それ
ぞれのイベントには、イベントの発生順を示すイベント
ゲートフラグが付されている。

また、NIM25に格納されるネットインフォメーション
データは、第３図に示すように例えばあるセルの出力側
のネットがどのセルに接続されているかを示すネット次
段メモリー（以下NNMという）25aおよび拡張ネット次段
メモリー（以下ENNMという）25bと、あるセルの入力側
にどのネットが接続されているかを示すネット前段メモ
リー（以下NBMという）25cおよび拡張ネット前段メモリ
ー（以下ENBMという）25dとに分けられている。また、
このネットインフォメーションデータには、セル種（例
えばANDゲートであるかORゲートであるか等）に関する
情報およびセルのファンアウト（負荷容量）に関する情
報が含まれている。また、CSM27内に格納されるセルス
ペックデータは、各セルのホールドタイム、セットアッ
プタイム等のタイミングエラーおよびファンアウトによ
る遅延時間を算出するのに必要となる性能を示すもの等
である。

次に、１チップ上に形成されたハードウエアから構成
されるシミュレーションチップ１の構成および動作につ
いてTWU11、ACU12、FDU13の順に説明する。

TWU11は、例えば第２図に示す如く構成されている。

TWU11においては、EWS3からTVM22に書き込まれたテス
ト・ベクタを順次読み込み、TWM23とETM24に展開すると
ともに、新しく発生したイベントを発生時刻順にこれら
のテスト・ベクタ間に書き込む。

すなわち、上記TWM23は、イベントを管理するメモリ
ーであって、アドレスを絶対時間で持ち、データとして
イベントの発生ネット名、イベント値等のイベントに関
するデータを格納したETM24内のアドレス値（ポインタ
ー）、次のイベントの発生時間（TWMのアドレス：ポイ
ンター）等を格納する。また、ETM24は、データとして
ある時間に発生したイベントの発生ネット名、イベント
値を持ち、さらに同時間に発生した別のイベントデータ
が格納されているETMのアドレス値（ポインター）等を
持つ。

TWU11のデータバスレジスタ40は、内部バスと外部バ
スとをつなぐ双方向レジスタである。また、コンパレイ
ティブロジック41は、同時間に発生するイベントかどう
かを判断するものであり、データチェックロジック42
は、新しく発生したイベントやロードしてきたイベント
がポインターを切断するかどうか（ポインターのチェー
ンをつなぎ直す必要があるか）または、メモリーの書き
込みが禁止でないかどうか等を判断する。また、加算ロ
ジック43は、現在の絶対時間とデイレー値から新しく発
生したイベントの絶対時間を算出する。

また、TVMカウンタ44は、TVM22のテスト・ベクタをTW
Mにロードするためのものであり、TWMカウンタ45は、TW
M23のアドレスとなる絶対時間を、ETMカウンタ46は、ET
M24のアドレスを示す。

また、ビフォーイベントレジスタ（以下BEレジスタと
いう）47は、現時間のTWM23のデータを示す。ネクスト
イベントレジスタ（以下NEレジスタという）48は、TVM2
2からロードされたデータや新しく発生したイベントデ
ータを格納し処理する。

また、TWUコントロールロジック49は、TWU11の動作を
制御する。

次にTWU11の動作を説明する。

まず、TWU11は、TVM22内に収容されたシミュレーショ
ンを行うテスト・ベクターを、TWM23にロードする。
（但し、TWM23の示す時間範囲のみロード）。

上記動作で、同時間に発生するイベントがあれば、そ
のイベントの発生ネット名、イベント値をETM24に書き
込み。このETM24のアドレスをTWM23のポインターとして
書き込む。なお、この動作は、BEレジスタ47と、NEレジ
スタ48を用いて行う。また、ロードしたイベントが先に
ロードしたイベントを越え、TWM23の次の発生時間を示
すポインターを更新する（ポインターのチェーンをつな
ぎ直す）必要があればポインタの更新を行う。

上述のようにしてTVM22からTWM23へのテスト・ベクタ
ーのロードが終了すると、ACU12からのイベント読み出
し要求信号（ACUリクエスト）を受けて順次イベントをT
WM23からACU12へと読み出す。

データを送り出すと、外部バス４の使用権はACU12に
移り、TWU11は、FDU13から来る新しく発生したイベント
書き込み要求信号またはACU12からのACUリクエストが来
るまで待機状態となる。

そして、ACUリクエストが来ると、再び、順次イベン
トをTWM23からACU12へと読み出す。

FDU13からイベント書き込み要求信号が発生したと
き、内部データバス14には新しく発生したイベントの発
生ネット名、イベント値とディレー値が送られて来てい
る。TWU11は、このデータをデータバスレジスタ40でラ
ッチした後、加算器ロジック43で現在の絶対時間とディ
レー値から新しく発生したイベントの絶対時間を算出し
てTWM23に書き込む。この時、TWM23の次のイベント発生
時間を示すポインターを更新する（ポインターのチェー
ンをつなぎ直す）必要があればポインターの更新を行
う。

この後、まだTWM23内にイベントがあれば上述したよ
うに、TWM23からACU12へとイベントを読み出し、同様な
処理を行う。また、TWM23内にイベントがなければ、次
の時間範囲のテスト・ベクターを、TVM22からTWM23にロ
ードし、上述した処理を繰り返す。そして、TVM22にあ
るシミュレーションを行うテスト・ベクターを全てロー
ドして処理し、それによって発生するイベントも全て処
理したならば、動作を終了する。

なお、第２図に示す例では、各メモリーとしてSRAMを
用いているが、DRAMを用いる場合は、DRAMコントローラ
回路を追加する必要がある。

次に第３図を参照してACU12について説明する。

ACU12では、まずACUコントロールロジック60からACU
リクエストを出し、TWU11からTWアクノリッジ信号に同
期して内部バス上に出力されたイベントデータを、IBUS
レジスタ61にラッチする。ACU12は、TWアクノリッジ信
号を受けると外部バス４の占有権を得、イベントデータ
をラッチしてイベント読み出し要求信号を“L"にするこ
とで内部動作に入る。

そして、IBUSレジスタ61にラッチしたイベントの発生
ネット名（アドレス）によってSTM28をアクセスし、イ
ベントの発生したネットの現状態（論理値）と、イベン
トゲートフラグをステータスレジスタ62に格納する。

この後、IBUSレジスタ61に格納されているTWU11から
のイベント（カレントイベント）のイベントゲートフラ
グと、ステータスレジスタ62に格納されているSTM28か
らのイベントゲートフラグとを、ALU63で比較演算する
ことで、カレントイベントが有効なイベントであるの
か、無効なイベントであるのか、または不確定なイベン
トであるとして、論理値“E"にリプレースしなければな
らないのかを判断する。

つまり、例えばある入力イベントがセルに入力された
時、セルの立ち上り、立ち下がり特性等によって、出力
イベントはある遅延時間をもって出力されるが、この入
力から出力までの遅延時間内に他の入力イベントがある
と出力は、“E"（発振状態）または“X"（不定状態）と
なる。また、セルの立ち上り遅延時間と、立ち下がり遅
延時間との関係から、出力イベントの順序が入力イベン
トの順序と逆転する追い越しが発生する場合があるの
で、このようなタイミングエラーを次のようにして検出
する。なお、上記イベントゲートフラグには、イベント
ゲートインフラグとイベントゲートアウトフラグがあ
る。イベントゲートインフラグは、セルの入力にイベン
トがあり、出力にフューチャーイベントが発生する場
合、フューチャーイベントをTWM23に書き込む時にイン
クリメントされる入力順番を示すフラグである。また、
イベントゲートアウトフラグは、TWM23からイベントを
取り出す時、どのフューチャーイベントまで取り出した
かを示すものである。

第４図に示すように、まず、イベントゲートインフラ
グについて、 “IBUSレジスタ”−“ステータスレジスタ”の演算を行
い、その値がゼロであるか否かを判断する（101）。

上記値がゼロであれば、当該セル内部を伝播中のイベ
ントは、カレントイベントのみであるか、当該セルを伝
播中のイベントの中で、カレントイベントが最新の入力
によって発生したものである。

そこで、上記値がゼロの場合は、イベント信号につい
て判断を行う（102）。

そして、カレントイベントが当該ネットの旧信号値を
変えるものであれば有効なイベントとして処理する（10
3）。

一方、カレントイベントが当該ネットの旧信号値を変
えるものでなければ、そのイベントはキャンセルして無
かったものとする（104）。

また、上記（101）における演算の値がゼロでない場
合は、当該セル内部を伝播中のイベントが他にも存在す
ることになる。すなわち、例えばカレントイベントがTW
M23にフューチャーイベントとして一旦書き込まれ、遅
延時間の経過後に読み出されてくる前に当該セルの入力
に別のイベントが発生した場合等である。このため、
（101）における演算の値がゼロでない場合は、イベン
トアウトフラグについて、 “IBUSレジスタ”−“ステータスレジスタ”の演算を行
い、その値がゼロより大きい（１以上）であるか否かを
判断する（105）。

上記値がゼロ以下である場合は、カレントイベントは
当該セルを伝播中に他のイベントに追い越されたことに
なり、無条件でキャンセルする（104）。

一方、上記値がゼロより大きい（１以上）である場合
は、カレントイベントは当該セルを伝播中に他のイベン
トに追い越されないことになり、論理値“E"のイベント
となる。

そこで、上記値が１以上の場合は、イベント信号につ
いて判断を行う（106）。

そして、カレントイベントが当該ネットの旧信号値を
変えるものであれば論理値を“E"として（107）、有効
なイベントとして処理する（103）。

一方、カレントイベントが当該ネットの旧信号値を変
えるものでなければ、そのイベントはキャンセルして無
かったものとする（104）上述したような判断の結果、カレントイベントが無効
であると判断された場合は、次のTWU11からのイベント
データの計算に備えて、IBUSレジスタ61のイベントゲー
トフラグをSTM28に書き込んで、カレントイベントの処
理を終了する。

一方、上記判断において、カレントイベントが有効と
判断された場合は、次のようにして処理を続行する。

すなわち、まず、IBUSレジスタ61のカレントイベン
ト、およびイベントゲートフラグをSTM28に書き込み、
その後、データセレクタ−64を介してRSM26にカレント
イベントの内容を書き残す。

この際、カレントイベントが書き込まれるアドレス
は、RSM書き込みアドレスカウンタ65によって、“0000"
から順次“FFFF"までインクリメントしていく。

なお、シミュレーションの結果は、一旦TWM23またはE
TM24に書き込まれ、ディレー時間の後、これらのメモリ
ーから読み出され、イベントゲートフラグの検査をした
後に始めてパストイベントとなりRSM26に書き込まれ
る。

次に、ACU12は、カレントイベントによって発生する
次段セルの出力変化（次段イベント）を求める作業に入
る。

まず、IBUSレジスタ61にラッチしているイベントの発
生したネット名（アドレス）によってNIM25中のNNM25a
をアクセスし、次段イベントの発生する可能性のあるネ
ット名（アドレス）、セル種、ファンアウトをNNレジス
タ66に格納する。ここで、次段イベントの発生する可能
性のあるネットが、２以上ある場合は、２番目以降につ
いては次段ネットアドレス同士をつなぐポインターのみ
読みだしておき、最初の次段ネットを処理した後、ポイ
ンターによって次の次段ネットを順次読み出し処理して
いく。

次に、NNレジスタ66に格納した次段ネットのアドレス
によって、NIM25中のNBM25cをアクセスし、次段ネット
に影響を与える入力ネットのアドレス、およびその入力
ピンコード（クロック、クリアー、データイネーブル、
ロード等）をNBレジスタ67に格納する。入力ネットのア
ドレスが、２以上ある場合は、次段ネットの場合と同様
に、ポインターを用いて１入力ずつ読み出していく。ま
た、並列処理により、NNレジスタ66に格納した次段ネッ
トのアドレスによって、STM28をアクセスし、次段ネッ
トの現状態（論理値）とイベントゲートフラグをステー
タスレジスカタ62に格納する。

この後、NBレジスタ67に格納した入力ネットのアドレ
スによって、STM28をアクセスし、入力ネットの現状態
（論理値）をステータスレジスタ62に格納する。また、
NBレジスタ67に格納した入力ネットのアドレスをつなぐ
ポインターによって、ENBM25dをアクセスし、他の入力
ネットのアドレスをNBレジスタ67に格納する。そして、
ステータスレジスタ62、NNレジスタ66、NBレジスタ67に
格納した次段ネット、入力ネット、ピンコード、セル
種、ファンアウト等に関する情報を、ステータスレジス
タ62を書き換える毎に、データセレクター68から内部バ
ス14を経由してFDU13の入力レジスタに転送する。

全ての情報をFDU13に転送し終わると、ACUコントロー
ルロジック60からACUコンティニューか、ACUリクエスト
を出して外部バス４の占有権をFDU13に渡す。

すなわち、次段ネットが複数ある場合は、ACUコンテ
ィニュー信号を出してFDU13、TWU11の処理が終了するの
を待ち、TWアクノリッジがあれば次の次段ネットについ
て、上記処理を繰り返す。また、次の次段ネットがない
場合は、内部のNNレジスタ66、NBレジスタ67、ステータ
スレジスタ62を全てクリアし、次のカレントイベントが
TWU11から内部バス14上に出力され、TWアクノリッジが
あるまでACUリクエストを出して待機する。

次に第５図を参照してFDU13について説明する。

まず、FDU13は、上述のようにしてACU12から転送され
たデータをラッチする。そして、各論理ブロックにおい
て、入力端子論理値から出力論理値を決定し、セル種デ
ータにより、指定セルの出力論理値を選択する。

次に、この選択された出力論理値と、現出力論理値と
の比較を行い、イベントの発生（変化の有無）を判断す
る。また、イベントピン（イベントが発生したピン）以
外の入力データにより出力が決定される場合は、イベン
トの発生無しと判定する。

イベントの発生が無い場合は、内部バス14にイベント
の発生無しの信号を送り、FDU13の処理を終了する。

一方、イベントの発生がある場合は、現出力論理値
と、上記選択された出力論理値より、イベントの立ち上
り／立ち下り変化を判断し、セル種、入力ピン名、出力
ピン名により、CSM27のアドレスを作成し、CSM27から入
力したデータと、ファンアウトデータから遅延時間を計
算して、ネットアドレス、イベントの有無、論理値とと
もに内部バス14に送り出し、FDU13の処理を終了する。

こうして、ある時刻において発生したイベントに基づ
く被シミュレーションロジックの状態がシミュレーショ
ンされることになる。

そして、このような、TWU11、ACU12、FDU13による処
理を繰り返すことにより、TVM22内のテスト・ベクタに
応じた被シミュレーションロジックの時間的な変化を、
シミュレーション途中でEWS3との応答を行うことなく、
順次シミュレーションする。

すなわち、この実施例の論理シミュレータでは、メモ
リー以外のロジック部分が全て１チツプ上にハードウエ
アとして形成されており、このハードウエア単独でシミ
ュレーションを行うことができる。

また、ACU12では、IBUSレジスタ61に格納されているT
WU11からのイベント（カレントイベント）のイベントゲ
ートフラグと、ステータスレジスタ62に格納されている
STM28からのイベントゲートフラグとを、ALU63で比較演
算することで、タイミングエラーを検出する。

なお、上記実施例では、１チツプ上にTWU11と、ACU12
と、FDU13とを設けた例について説明したが、これらは
必ずしも１チツプ上に設ける必要はなく、複数例えば２
〜３チツプ上に分割して設けてもよい。このように構成
した場合、各部の構成の変更等は容易になるが、シミュ
レーション速度は、１チツプ上に設けた場合より若干遅
くなる。

［発明の効果］以上説明したように、本発明の論理シミュレータによ
れば、タイミングエラーを考慮したシミュレーションで
あっても、従来に較べて高速に短時間でシミュレーショ
ンを行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の論理シミュレータの全体構
成を示す図、第２図は第１図の論理シミュレータのタイ
ムホイール部の構成を示す図、第３図は第１図の論理シ
ミュレータのアキュムレータ部の構成を示す図、第４図
はアキュムレータ部におけるタイミングエラー検出手順
を説明するための流れ図、第５図は第１図の論理シミュ
レータのファンクションロジック部の構成を示す図であ
る。１……シミュレーションチップ、２……データ収容部
（RAM）、３……エンジニアリング・ワーク・ステーシ
ョン（入出力装置）、４……外部バス、11……タイムホ
イール部、12……アキュムレータ部、13……ファンクシ
ョンロジック部、14……内部バス、21……コンディショ
ンステートメモリー、22……テストベクタメモリー、23
……タイムホイールメモリー、24……イベントテーブル
メモリー、25……ネットインフォメーションメモリー、
26……結果格納用メモリー、27……セルスペックメモリ
ー、28……ネットシグナルステートメモリー、30……ス
テートバス。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−90152（ＪＰ，Ａ) 特開昭54−75251（ＪＰ，Ａ) 特開昭62−95642（ＪＰ，Ａ) 特開昭63−81568（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50

Claims

(57)【特許請求の範囲】

【請求項１】入出力装置と、少なくとも、前記入出力装置から入力された被シミュレ
ーションロジック回路の構成に関するデータと、該ロジ
ック回路の動作をテストするためのテストパターンに関
するデータと、シミュレーション結果とを格納する複数
のRAMと、前記RAMとの応答により、自走で前記ロジック回路の状
態をシミュレーションするシミュレーションチップとを
具備し、かつ、前記シミュレーションチップは、シミュレーション用の入力信号のイベントの種類とイベ
ントの発生したネット名に関する情報が発生時刻順に記
載されているテスト・ベクタを前記RAMから順次読み込
んでメモリに展開するとともに、新しく発生したイベン
トを発生時刻順にこれらのテスト・ベクタ間に書き込む
タイムホイール部と、前記タイムホイール部から、順次前記イベントの情報を
読込んで、各ネットにおけるシミュレーションを実行す
るアキュムレータ部と、前記アキュムレータ部からのシミュレーション結果を受
け取って、各論理ブロックにおけるイベントの発生状態
を判定し、判定結果を出力するファンクションロジック
部とを備え、前記アキュムレータ部が、前記タイムホイール部からの
イベントの情報におけるイベントゲートフラグと、イベ
ントの発生したネットの現状態を示す情報を格納した格
納手段におけるイベントゲートフラグと比較演算するこ
とにより、前記ロジック回路の遅延時間に起因する入出
力のタイミングエラーを検出可能に構成されていること
を特徴とする論理シミュレータ。