JP2831818B2 - Tracking error signal generator - Google Patents
Tracking error signal generatorInfo
- Publication number
- JP2831818B2 JP2831818B2 JP19568390A JP19568390A JP2831818B2 JP 2831818 B2 JP2831818 B2 JP 2831818B2 JP 19568390 A JP19568390 A JP 19568390A JP 19568390 A JP19568390 A JP 19568390A JP 2831818 B2 JP2831818 B2 JP 2831818B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- signal
- tracking error
- transistor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Optical Recording Or Reproduction (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は光学式ディスクプレーヤのトラッキングエラ
ー信号生成装置に関し、特に時間差検出法によるトラッ
キングエラー信号生成装置に関する。Description: TECHNICAL FIELD The present invention relates to a tracking error signal generation device for an optical disc player, and more particularly to a tracking error signal generation device using a time difference detection method.
背景技術 ビデオディスクやディジタルオーディオディスク等の
ディスク状記録媒体(以下、単にディスクと称する)を
演奏する光学式ディスクプレーヤには、ピックアップの
情報読取用光スポットがディスクの偏心等に拘らず記録
トラックを常に正確に追跡するように制御するためのト
ラッキングサーボ装置が不可欠である。2. Description of the Related Art In an optical disk player that plays a disk-shaped recording medium (hereinafter, simply referred to as a disk) such as a video disk or a digital audio disk, an optical spot for reading information of a pickup has a recording track regardless of the eccentricity of the disk. A tracking servo device for controlling so as to always accurately track is indispensable.
このトラッキングサーボ装置は、ディスクの記録トラ
ックに対する情報読取用光スポットのディスク半径方向
における偏倚量に応じたトラッキングエラー信号を生成
し、情報読取用光スポットをディスク半径方向に偏倚せ
しめるためのトラッキングアクチュエータをトラッキン
グエラー信号に応じて駆動することによって記録トラッ
クに対する情報読取用光スポットの位置制御を行なう、
いわゆる閉サーボ制御系となっている。This tracking servo device generates a tracking error signal corresponding to the amount of deviation of the information reading light spot with respect to the recording track of the disk in the disk radial direction, and provides a tracking actuator for biasing the information reading light spot in the disk radial direction. Performing position control of the information reading light spot with respect to the recording track by driving according to the tracking error signal,
This is a so-called closed servo control system.
また、かかるサーボ装置においては、情報読取用光ス
ポットが記録トラックを飛び越すいわゆるジャンプ動作
時には、サーボループをオープン(開)状態にしてトラ
ッキングアクチュエータにジャンプ方向に応じた極性の
加速信号を供給し、ジャンプ動作時におけるトラッキン
グエラー信号レベルのゼロクロスのタイミングで加速信
号とは逆極性の減速信号を一定時間だけアクチュエータ
に供給して一定のブレーキ力を付与した後、サーボルー
プをクローズ(閉)状態にしてサーボの引込みを行なう
制御がなされる(特開平2−79228号公報等参照)。Further, in such a servo device, at the time of a so-called jump operation in which the information reading light spot jumps over the recording track, the servo loop is opened (opened), and an acceleration signal having a polarity corresponding to the jump direction is supplied to the tracking actuator. At the time of zero crossing of the tracking error signal level during operation, a deceleration signal of the opposite polarity to the acceleration signal is supplied to the actuator for a certain period of time to apply a certain braking force, then the servo loop is closed (closed) and the servo is closed. (See Japanese Patent Application Laid-Open No. 2-79228).
トラッキングエラー信号の生成法としては、3ビーム
法、プッシュプル法、時間差検出法等が知られている。
これら生成法のうち、時間差検出法は、特開昭57−1814
33号公報の記載から明らかなように、ディスクからの反
射光ビームを受光する受光手段として、第3図に示すよ
うに受光面が4分割される如く配された4個の光電変換
素子41aないし41dからなるいわゆる4分割光検出器41を
用いる。4分割光検出器の各出力信号をSa,Sb,Sc,Sdと
すると、その各出力信号の総和Sa+Sb+Sc+Sdが読取り
RF信号として信号再生に用いられる。受光面の2つの分
割線の交差点を中心とて対角関係にある光電変換素子か
らの出力信号の和信号Sa+Sc及びSb+Sdを加算器42多び
43により各々求め、更にその2つの対角和信号Sa+Sc,S
b+Sdの位相差を求めることが行なわれる。この位相差
の量がトラッキングのずれ量に対応し、位相差が進みで
あるか遅れであるかがトラッキングのいずれの方向に対
応する。すなわち、これら光学変換素子の各出力間に生
ずる位相差のうち、記録トラックに対する情報読取用光
スポットのディスク半径方向における偏倚量に応じて変
化する位相変化成分を検出してトラッキングエラー信号
として導出するものである。As a method of generating a tracking error signal, a three-beam method, a push-pull method, a time difference detection method, and the like are known.
Among these generation methods, the time difference detection method is disclosed in Japanese Patent Application Laid-Open No. 57-1814.
As is apparent from the description of JP-A-33-33, four photoelectric conversion elements 41a to 41d arranged so that the light receiving surface is divided into four as shown in FIG. 3 are used as light receiving means for receiving the light beam reflected from the disk. A so-called quadrant photodetector 41 composed of 41d is used. Assuming that each output signal of the quadrant photodetector is Sa, Sb, Sc, Sd, the total sum of the output signals Sa + Sb + Sc + Sd is read.
It is used for signal reproduction as an RF signal. The adder 42 adds the sum signals Sa + Sc and Sb + Sd of the output signals from the photoelectric conversion elements which are in a diagonal relationship with respect to the intersection of two division lines on the light receiving surface.
43, and the two diagonal sum signals Sa + Sc, S
The phase difference of b + Sd is obtained. The amount of this phase difference corresponds to the amount of tracking deviation, and whether the phase difference is advanced or delayed corresponds to which direction of tracking. That is, of the phase difference between the outputs of these optical conversion elements, a phase change component that changes according to the amount of deviation of the information reading light spot with respect to the recording track in the disk radial direction is detected and derived as a tracking error signal. Things.
このように位相差を検出するために2つの対角和信号
Sa+Sc及びSb+Sdがリミッタ(LIM)44,45を別々に介し
て位相比較回路(PC)46に供給され、位相比較回路46の
位相差出力からトラッキングエラー信号が得られるよう
になっている。トラッキングエラー信号の極性及びレベ
ルは、ディスクの記録トラックに対する情報読取用ビー
ムスポットのディスク半径方向における偏倚方向及び偏
倚量を表わしている。このトラッキングエラー信号はト
ラッキングアクチュエータ(図示せず)に供給される。
なお、光電変換素子41aないし41dの各出力の総和出力
(Sa+Sc+Sb+Sd)が加算器47〜49によってとられ再生
用の読取RF信号として導出される。Thus, two diagonal sum signals are used to detect the phase difference.
Sa + Sc and Sb + Sd are separately supplied to a phase comparator (PC) 46 via limiters (LIM) 44 and 45, and a tracking error signal is obtained from a phase difference output of the phase comparator 46. The polarity and level of the tracking error signal indicate the direction and amount of deviation of the information reading beam spot in the disk radial direction with respect to the recording track of the disk. This tracking error signal is supplied to a tracking actuator (not shown).
The total output (Sa + Sc + Sb + Sd) of the outputs of the photoelectric conversion elements 41a to 41d is obtained by the adders 47 to 49 and is derived as a read RF signal for reproduction.
第4図に従来の位相比較回路を示す。この位相比較回
路においては、4つのD型フリップフロップ1〜4が設
けられている。このD型フリップフロップ1〜4はECL
(Emitter Coupled Logic)と呼ばれる高速ロジック回
路によって構成されている。D型フリップフロップ1及
び3のクロック端子CK及びクリア端子CLは非反転入力で
あり、入力信号がそのまま入力される。またD型フリッ
プフロップ2及び4のクロック端子CK及びクリア端子CL
は反転入力であり、入力信号が反転されて入力される。
D型フリッフフロップ1及び2のクロック端子CK並びに
D型フリップフロップ3及び4のクリア端子CLには第1
のRF信号(対角和信号Sa+Scをリミッタ44を介して得た
パルス信号)が入力端子IN1から供給される。またD型
フリップフロップ1及び2のクロック端子CL並びにD型
フリップフロップ3及び4のクリア端子CKには第2のRF
信号(対角和信号Sb+Sdをリミッタ45を介して得たパル
ス信号)が入力端子IN2から供給される。FIG. 4 shows a conventional phase comparison circuit. In this phase comparison circuit, four D-type flip-flops 1 to 4 are provided. These D-type flip-flops 1-4 are ECL
(Emitter Coupled Logic). The clock terminals CK and the clear terminal CL of the D-type flip-flops 1 and 3 are non-inverting inputs, and input signals are input as they are. Also, the clock terminals CK and the clear terminal CL of the D-type flip-flops 2 and 4
Is an inverting input, and an input signal is inverted and input.
The clock terminals CK of the D-type flip-flops 1 and 2 and the clear terminal CL of the D-type flip-flops 3 and 4 have a first terminal.
The RF signal (a pulse signal the diagonal sum signals Sa + Sc obtained through the limiter 44) is supplied from the input terminal IN 1. The second RF terminal is connected to the clock terminal CL of the D-type flip-flops 1 and 2 and the clear terminal CK of the D-type flip-flops 3 and 4.
Signal (a pulse signal of the diagonal sum signals Sb + Sd obtained through the limiter 45) is supplied from the input terminal IN 2.
D型フリップフロップ1及び2の各出力信号はOR回路
5によって論理和がとられ、LPF6を介して減算器7に供
給される。またD型フリップフロップ3及び4の各出力
信号はOR回路8によって論理和がとられ、LPF9を介して
減算器7に供給される。The output signals of the D-type flip-flops 1 and 2 are ORed by the OR circuit 5 and supplied to the subtractor 7 via the LPF 6. The output signals of the D-type flip-flops 3 and 4 are ORed by the OR circuit 8 and supplied to the subtractor 7 via the LPF 9.
かかる構成の位相比較回路においては、第1のRF信号
をS1、その反転信号をS11、第2のRF信号をS2、そ反転
信号をS22とすると、第1のRF信号S1の位相が第2のRF
信号S2より進んでいる場合に、第5図(A)に示すよう
にD型フリップフロップ1及び2から出力信号S3,S4が
得られる。出力信号S3,S4はOR回路5によって加算され
て信号S5となってLPF6に供給される。このときD型フリ
ップフロップ3及び4からは出力信号は得られない。In the phase comparison circuit having such a configuration, if the first RF signal is S 1 , its inverted signal is S 11 , the second RF signal is S 2 , and its inverted signal is S 22 , the first RF signal S 1 Phase of the second RF
If you are ahead signal S 2, the output signal from the D-type flip-flops 1 and 2 as shown in FIG. 5 (A) S 3, S 4 are obtained. The output signals S 3 and S 4 are added by the OR circuit 5 to become a signal S 5 and supplied to the LPF 6. At this time, no output signal is obtained from the D-type flip-flops 3 and 4.
一方、第1のRF信号S1の位相が第2のRF信号S2より遅
れている場合には、第5図(B)に示すようにD型フリ
ップフロップ3及び4から出力信号S6,S7が得られる。
出力信号S6,S7はOR回路8によって加算されて信号S8と
なってLPF9に供給される。このときD型フリップフロッ
プ1及び2からは出力信号は得られない。On the other hand, when the phase of the first RF signal S 1 is behind the phase of the second RF signal S 2 , as shown in FIG. 5B, the output signals S 6 , S 7 is obtained.
The output signals S 6 and S 7 are added by the OR circuit 8 to become a signal S 8 and supplied to the LPF 9. At this time, no output signal is obtained from the D-type flip-flops 1 and 2.
LPF6及び9を経て得られた信号はその差が減算器7に
おいて取られるので、第1のRF信号S1の位相が第2のRF
信号S2より進んでいる場合には正の位相差を示す信号が
トラッキングエラー信号として得られ、第1のRF信号S1
の位相が第2のRF信号S2より遅れている場合には負の位
相差を示す信号がトラッキングエラー信号として得られ
る。Since the difference between the signals obtained through the LPFs 6 and 9 is obtained in the subtractor 7, the phase of the first RF signal S1 is changed to the second RF signal.
If you are ahead of the signal S 2 is the signal indicating the positive phase difference is obtained as a tracking error signal, the first RF signals S 1
Of the case where the phase is delayed from the second RF signal S 2 signal indicating the negative phase difference is obtained as a tracking error signal.
第6図は上記のD型フリップフロップの構成を具体的
に示している。このフリップフロップにおいて、トラン
ジスタ11及び15、トランジスタ13及び17、トランジスタ
19及び25、トランジスタ18及び22並びにトランジスタ21
及び26は差動増幅器を各々構成している。トランジスタ
15のベースとトランジスタ18のベースとはクロック端子
CKに共通接続されている。また、トランジスタ17とベー
スとトランジスタ26のベースとはクリア端子CLに共通接
続されている。グランド(GND)と電圧VEE(−5V)との
間には抵抗31,32,33が直列に接続されている。また、グ
ランドとトランジスタ12,16,20及び23の各コレクタとの
間には抵抗34,35,36及び37が接続されている。FIG. 6 specifically shows the configuration of the D-type flip-flop. In this flip-flop, transistors 11 and 15, transistors 13 and 17,
19 and 25, transistors 18 and 22 and transistor 21
And 26 each constitute a differential amplifier. Transistor
The clock terminal is the base of 15 and the base of transistor 18
Commonly connected to CK. Further, the transistor 17 and the base and the base of the transistor 26 are commonly connected to the clear terminal CL. Resistors 31, 32, and 33 are connected in series between the ground (GND) and the voltage V EE (−5 V). Further, resistors 34, 35, 36 and 37 are connected between the ground and the collectors of the transistors 12, 16, 20 and 23.
抵抗31と抵抗32との接続点にはトランジスタ11及び22
のベースに接続されている。抵抗32と抵抗33との接続点
にはトランジスタ13及び21のベースに接続されている。
トランジスタ11及び15のエミッタはトランジスタ13のコ
レクタに接続され、トランジスタ18及び22のエミッタは
トランジスタ21のコレクタに接続されている。トランジ
スタ13及び17のエミッタと電圧VEEとの間には電流源14
が接続され、同様にトランジスタ21及び26のエミッタと
電圧VEEとの間には電流源24が接続されている。トラン
ジスタ17のコレクタはトランジスタ12のベース、トラン
ジスタ16のコレクタ及びトランジスタ19のベースに接続
されている。トランジスタ12のコレクタ、トランジスタ
16のベース、トランジスタ11のコレクタ及びトランジス
タ25のベースは共通接続され、トランジスタ12及び16の
エミッタはトランジスタ15のコレクタに接続されてい
る。トランジスタ26のコレクタはトランジスタ20のベー
ス、トランジスタ23及び25のコレクタに接続されてい
る。トランジスタ19のコレクタ、トランジスタ20のコレ
クタ及びトランジスタ23のベースは共通接続されてい
る。トランジスタ19のエミッタはトランジスタ18のコレ
クタ及びトランジスタ25のエミッタに接続されている。
また、トランジスタ20及び243のエミッタはトランジス
タ22のコレクタに接続されている。トランジスタ23のコ
レクタが出力端子Qに接続されている。Transistors 11 and 22 are connected to the connection point between resistors 31 and 32
Connected to the base. The connection point between the resistors 32 and 33 is connected to the bases of the transistors 13 and 21.
The emitters of the transistors 11 and 15 are connected to the collector of the transistor 13, and the emitters of the transistors 18 and 22 are connected to the collector of the transistor 21. A current source 14 is connected between the emitters of transistors 13 and 17 and voltage VEE.
Similarly, a current source 24 is connected between the emitters of the transistors 21 and 26 and the voltage VEE . The collector of the transistor 17 is connected to the base of the transistor 12, the collector of the transistor 16, and the base of the transistor 19. Collector of transistor 12, transistor
The base of 16, the collector of transistor 11 and the base of transistor 25 are connected together, and the emitters of transistors 12 and 16 are connected to the collector of transistor 15. The collector of transistor 26 is connected to the base of transistor 20 and the collectors of transistors 23 and 25. The collector of the transistor 19, the collector of the transistor 20, and the base of the transistor 23 are commonly connected. The emitter of the transistor 19 is connected to the collector of the transistor 18 and the emitter of the transistor 25.
Further, the emitters of the transistors 20 and 243 are connected to the collector of the transistor 22. The collector of the transistor 23 is connected to the output terminal Q.
かかる構成のD型フリップフロップにおいては、クロ
ック端子CK及びクリア端子CLが共に低レベルであるとき
にはトランジスタ17、26,15及び18がオフとなり、これ
らトランジスタと対になっているトランジスタ13,21,11
及び22がオンとなる。トランジスタ23及び20はトランジ
スタ22及び21がオンとなる前の状態を維持し、クロック
端子CK及びクリア端子CLが共に低レベルにある前の状態
ではトランジスタ23はオン、トランジスタ20はオフであ
るからこの状態を維持している。よって、出力端子Qの
電位はトランジスタ23,22及び21がオンとなっているの
で低レベルとなる。In the D-type flip-flop having such a configuration, when the clock terminal CK and the clear terminal CL are both at the low level, the transistors 17, 26, 15 and 18 are turned off, and the transistors 13, 21, 11 which are paired with these transistors are turned off.
And 22 are turned on. The transistors 23 and 20 maintain the state before the transistors 22 and 21 are turned on.Before the clock terminal CK and the clear terminal CL are both at the low level, the transistor 23 is on and the transistor 20 is off. The state is maintained. Therefore, the potential of the output terminal Q becomes low because the transistors 23, 22 and 21 are on.
次に、第7図(a)に示すようにクロック端子CKの入
力レベルが時点t1にて低レベルから高レベルに変化し、
クリア端子CLは低レベルのままであるとすると、トラン
ジスタ18がオンとなり、トランジスタ22がオフとなる。
これによりトランジスタ20,23が電流が流れ込まなくな
るので共にオフとなる。またトランジスタ25は第7図
(c)に示すようにトランジスタ12のコレクタ点aの電
位が低レベルのためオフとなる。よって、出力端子Qの
電位は第7図(d)に示すように高レベルに変化する。
このクロック端子CKの入力レベルが立ち上ってから出力
端子Qの電位が高レベルに変化するまでにおいてトラン
ジスタ22そして23の順でオフとなるのでその間に遅延が
生ずる。Then, the input level of the clock terminal CK, as shown in FIG. 7 (a) is changed from a low level at time t 1 to a high level,
Assuming that the clear terminal CL remains at the low level, the transistor 18 is turned on and the transistor 22 is turned off.
As a result, the transistors 20 and 23 are turned off because no current flows. The transistor 25 is turned off because the potential at the collector point a of the transistor 12 is low as shown in FIG. 7C. Therefore, the potential of the output terminal Q changes to a high level as shown in FIG.
Since the transistors 22 and 23 are turned off in this order from the rise of the input level of the clock terminal CK to the change of the potential of the output terminal Q to the high level, a delay occurs between them.
次いで、第7図(b)に示すようにクリア端子CLの入
力レベルが時点t2にて低レベルから高レベルに変化し、
クロック端子CKは高レベルのままであるとすると、トラ
ンジスタ26が直ちにオンとなるので、第7図(d)に示
すように出力端子Qの電位は高レベルから直ちに低レベ
ルに反転する。Then, the input level of the clear terminal CL as shown in FIG. 7 (b) is changed from a low level at time t 2 to a high level,
Assuming that the clock terminal CK remains at the high level, the transistor 26 is immediately turned on, so that the potential of the output terminal Q is immediately inverted from the high level to the low level as shown in FIG.
このように、クロック端子CKの入力信号レベルが高レ
ベルに変化する場合とクリア端子CLの入力信号レベルが
高レベルに変化する場合とでは出力端子Qのレベル変化
が生ずるまでの時間が異なるのである。クロック端子CK
の入力信号の立ち上がりから出力端子Qの立ち上がりま
での遅延時間をτ1、クリア端子CLの入力信号の立ち上
がりから出力端子Qの立ち下がりまでの遅延時間をτ2
とすると、τ1>τ2である。その時間差はτ1−τ2
≒3nsecである。第7図においてはかかる遅延時間を無
視して示しているが、実際に第8図(a)及び(b)に
示すようにクロック端子CKの入力信号及びクリア端子CL
の入力信号に対して第8図(c)に示すように出力端子
Qの出力信号が遅延して変化する。As described above, the time until the level change of the output terminal Q occurs differs between the case where the input signal level of the clock terminal CK changes to a high level and the case where the input signal level of the clear terminal CL changes to a high level. . Clock terminal CK
Tau 1 a delay time from the rise of the input signal until the rise of the output terminal Q of the delay time tau 2 from the rising of the input signal of the clear terminal CL and the fall of the output terminal Q
Then, τ 1 > τ 2 . The time difference is τ 1 −τ 2
≒ 3nsec. Although the delay time is ignored in FIG. 7, the input signal of the clock terminal CK and the clear terminal CL are actually shown in FIGS. 8 (a) and 8 (b).
As shown in FIG. 8 (c), the output signal of the output terminal Q changes with a delay with respect to the input signal of FIG.
ところが、このように遅延時間差があるので、クロッ
ク端子CKとクリア端子CLとの各入力信号の位相差がほと
んどない場合には、第9図(a)に示すようにクロック
端子CKの入力信号の立ち上がった後、それにより出力端
子Qのレベルが高レベルに変化するまでの間に第9図
(b)に示すクリア端子CLの入力信号の立ち上がりによ
って第9図(c)に示すように出力端子Qのレベルが変
化しないという不感帯ができるのである。RF信号のビデ
オキャリアを8.1MHzとした時、遅延時間差3nsecは±180
゜の位相比較回路として±2.4%の不感帯となる。これ
は角度に換算して±4.3%に相当し経験的な値として±
0.06μmまでのトラッキングずれが検出できないことに
なるという問題点があった。However, since there is such a delay time difference, when there is almost no phase difference between the input signals of the clock terminal CK and the clear terminal CL, as shown in FIG. After the rising, the level of the output terminal Q changes to the high level, and the rising of the input signal of the clear terminal CL shown in FIG. 9 (b) causes the output terminal Q to rise as shown in FIG. 9 (c). There is a dead zone where the level of Q does not change. When the video carrier of the RF signal is 8.1 MHz, the delay time difference 3nsec is ± 180
The dead band of ± 2.4% is obtained as the phase comparison circuit of ゜. This is equivalent to ± 4.3% when converted to an angle, and as an empirical value ±
There is a problem that a tracking deviation of up to 0.06 μm cannot be detected.
発明の概要 [発明の目的] そこで、本発明の目的は、クロック端子CKとクリア端
子CLとの各入力信号の位相差がほとんどない場合であっ
てもフリップフロップの不感帯の発生を防止して適切な
トラッキングエラー信号を得ることができるトラッキン
グエラー信号生成装置を提供することである。SUMMARY OF THE INVENTION [Object of the Invention] Accordingly, an object of the present invention is to prevent the occurrence of a dead band of a flip-flop even when there is almost no phase difference between input signals of a clock terminal CK and a clear terminal CL. An object of the present invention is to provide a tracking error signal generating device capable of obtaining a tracking error signal.
[発明の構成] 本発明のトラッキングエラー信号生成装置は、ディス
ク状記録媒体の情報記録面上に照射光ビームを収束させ
る対物レンズを得た情報記録面からの反射光ビームを受
光する光検出器が記録トラックの接線方向に沿って2分
された2つの領域を更にトラック直交方向に沿って2分
することによって受光面が4分割された如く配された4
個の光電変換素子からなるピックアップを備えた光学式
ディスクプレーヤにおいて4個の光電変換素子のうちの
対角関係にある同士の出力信号を各々加算しかつ波形整
形して第1及び第2パルス信号を得てその第1及び第2
パルス信号の位相差を位相比較回路によってトラッキン
グのずれとして検出するトラッキングエラー信号生成装
置であり、位相比較回路が第1パルス信号がクロック端
子に供給されかつ第2パルス信号がクリア端子に供給さ
れるD型フリップフロップを含み、そのクリア端子には
第2パルス信号が遅延回路を介して供給されることを特
徴としている。[Constitution of the Invention] A tracking error signal generating apparatus according to the present invention is a photodetector for receiving a reflected light beam from an information recording surface obtained by an objective lens for converging an irradiation light beam on an information recording surface of a disk-shaped recording medium. Is divided into two along the tangential direction of the recording track and further divided into two along the direction perpendicular to the track, so that the light receiving surface is arranged so as to be divided into four.
First and second pulse signals in an optical disc player having a pickup composed of a plurality of photoelectric conversion elements by adding and shaping waveforms of output signals of diagonal relations among the four photoelectric conversion elements. And the first and second
A tracking error signal generation device for detecting a phase difference between pulse signals as a tracking error by a phase comparison circuit, wherein the phase comparison circuit supplies a first pulse signal to a clock terminal and a second pulse signal to a clear terminal. A D-type flip-flop is provided, and a second pulse signal is supplied to a clear terminal of the flip-flop via a delay circuit.
[発明の作用] 本発明によるトラッキングエラー生成装置において
は、クロック端子CKの入力信号の立ち上がりから出力端
子Qの立ち上がりまでの遅延時間と、クリア端子CLの入
力信号の立ち上がりから出力端子Qの立ち下がりまでの
遅延時間とに遅延時間差があるD型フリップフロップで
あっても遅延回路によってクリア端子CLに供給される第
2パルス信号が遅延される。これにより、クロック端子
CKとクリア端子CLとの各入力信号の位相差がほとんどな
い場合に不感帯ができることが防止され、位相差を検出
できるので適切なトラッキングエラー信号を得ることが
できる。[Operation of the Invention] In the tracking error generation device according to the present invention, the delay time from the rising of the input signal of the clock terminal CK to the rising of the output terminal Q, and the falling of the output terminal Q from the rising of the input signal of the clear terminal CL. The delay circuit delays the second pulse signal supplied to the clear terminal CL even in a D-type flip-flop having a delay time difference from the delay time up to. This allows the clock terminal
When there is almost no phase difference between the input signals of the CK and the clear terminal CL, it is possible to prevent a dead zone from being formed and detect a phase difference, so that an appropriate tracking error signal can be obtained.
実 施 例 以下、本発明の実施例を図に基づいて詳細に説明す
る。Embodiment Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第1図は、本発明によるトラッキングエラー生成装置
における位相比較回路を示している。この位相比較回路
において、第4図に示した回路と同一部分は同一符号を
用いて示しており、入力端子IN1はD型フリップフロッ
プ1及び2のクロック入力端子CKに直接接続されると共
にD型フリップフロップ3及び4のクリア端子CLに遅延
回路51を介して接続されている。また入力端子IN2はD
型フリップフロップ3及び4のクロック入力端子CKに直
接接続されると共にD型フリップフロップ1及び2のク
リア端子CLに遅延回路52を介して接続されている。その
他の構成は第4に示した従来の位相比較回路の構成と同
様である。FIG. 1 shows a phase comparison circuit in a tracking error generation device according to the present invention. In this phase comparison circuit, the same parts as those shown in FIG. 4 are denoted by the same reference numerals, and the input terminal IN 1 is directly connected to the clock input terminals CK of the D flip-flops 1 and 2 and The flip-flops 3 and 4 are connected to the clear terminal CL via a delay circuit 51. Input terminal IN 2 is D
It is directly connected to the clock input terminal CK of the type flip-flops 3 and 4 and connected to the clear terminal CL of the D-type flip-flops 1 and 2 via the delay circuit 52. Other configurations are the same as those of the conventional phase comparison circuit shown in FIG.
かかる構成において、Dフリップフロップ1〜4のク
ロック端子CKの入力信号の立ち上がりから出力端子Qの
立ち上がりまでの遅延時間をτ1、クリア端子CLの入力
信号の立ち上がりから出力端子Qの立ち下がりまでの遅
延時間をτ2とすると、遅延回路51,52の遅延時間τ3
はτ1−τ2(例えば、3nsec)より若干長く設定され
る。In such a configuration, the delay time from the rise of the input signal of the clock terminal CK to the rise of the output terminal Q of the D flip-flops 1 to 4 is τ 1 , and the delay time from the rise of the input signal of the clear terminal CL to the fall of the output terminal Q is Assuming that the delay time is τ 2 , the delay time τ 3 of the delay circuits 51 and 52 is
Is set slightly longer than τ 1 −τ 2 (for example, 3 nsec).
第6図に示したDフリップフロップをDフリップフロ
ップ1であるとして説明すると、クリア入力端子CLには
遅延回路51を介して信号が入力される。よって、第2図
(a)に示すようにクロック端子CKの入力レベルが時点
t1にて低レベルから高レベルに変化し、クリア端子CLは
低レベルのままであるとすると、トランジスタ18がオン
となり、トランジスタ22がオフとなる。これによりトラ
ンジスタ20,23が電流が流れ込まなくなるので共にオフ
となる。またトランジスタ25は点a電位が低レベルのた
めオフとなる。If the D flip-flop shown in FIG. 6 is described as the D flip-flop 1, a signal is input to the clear input terminal CL via the delay circuit 51. Therefore, as shown in FIG. 2 (a), the input level of the clock terminal CK is
changes from low level to high level at t 1, when the clear terminal CL and remain low, transistor 18 is turned on, the transistor 22 is turned off. As a result, the transistors 20 and 23 are turned off because no current flows. The transistor 25 is turned off because the potential at the point a is low.
このような動作中(すなわち、時点t1から時間τ1が
経過するまでの期間内)に第2図(b)に示すように入
力端子IN2の入力レベルが時点t2にて低レベルから高レ
ベルに変化したとする。このレベル変化は遅延回路51に
よって遅延される。よって、遅延回路51の出力レベルは
第2図(c)に示すように時点t2から遅延時間τ3だけ
経過した後、低レベルから高レベルに変化し、これがク
リア端子CLに入力される。During such operation (i.e., within a period up to the time tau 1 from time t 1 has elapsed) from the low-level input level at time t 2 of the input terminal IN 2, as shown in FIG. 2 (b) to Suppose it has changed to a high level. This level change is delayed by the delay circuit 51. Therefore, the output level of the delay circuit 51 changes from the low level to the high level after a lapse of the delay time τ 3 from the time point t 2 as shown in FIG. 2C, and this is input to the clear terminal CL.
τ3>τ1−τ2であるので、時点t1から時間τ1経
過後に出力端子Qの電位は第2図(d)に示すように低
レベルから高レベルに変化する。そして、時点t2から遅
延時間τ3だけ経過した後に、クリア端子CLに入力され
る高レベル信号によりトランジスタ26がオンとなるの
で、第2図(d)に示すように時点t2から時間τ2+τ
3だけ経過した後に、出力端子Qの電位は高レベルから
低レベルに反転する。従って、入力端子IN1及びIN2の各
入力信号の位相差がほとんどない場合、すなわち入力端
子IN1の入力信号の立ち上がった後、それにより出力端
子Qのレベルが高レベルに変化するまでの間に入力端子
IN2の入力信号の立ち上がりによって出力端子Qのレベ
ルが変化しないという不感帯の発生を防止することがで
きる。このことはDフリップフロップ1に限らずDフリ
ップフロップ2〜4についてもクリア端子には遅延回路
51又は52を介して信号が供給されるので同様である。よ
って、入力端子IN1及びIN2の各入力信号の位相差がほと
んどない場合にもDフリップフロップ1〜4により位相
差を検出することができるので、適切なトラッキングエ
ラー信号を得ることができる。Since τ 3 > τ 1 −τ 2 , the potential of the output terminal Q changes from the low level to the high level after the time τ 1 has elapsed from the time point t 1 as shown in FIG. Then, from time t 2 after the lapse of the delay time tau 3, the transistor 26 is turned on by the high level signal inputted to the clear terminal CL, the time from the time t 2 as shown in FIG. 2 (d) tau 2 + τ
After a lapse of three, the potential of the output terminal Q is inverted from the high level to the low level. Therefore, when there is almost no phase difference between the input signals of the input terminals IN 1 and IN 2 , that is, from when the input signal of the input terminal IN 1 rises to when the level of the output terminal Q changes to a high level. Input terminal
Level of the output terminal Q by the rising of the input signal IN 2 can be prevented the occurrence of a dead zone does not change. This means that not only the D flip-flop 1 but also the D flip-flops 2 to 4 have delay circuits at the clear terminals.
The same applies because the signal is supplied via 51 or 52. Thus, the D flip-flop 1-4 is also when the phase difference between the input signals of the input terminals IN 1 and IN 2 are hardly it is possible to detect the phase difference, it is possible to obtain an appropriate tracking error signal.
発明の効果 以上の如く、本発明によるトラッキングエラー信号生
成装置においては、光検出器の4個の光電変換素子のう
ちの対角関係にある同士の出力信号を各々加算しかつ波
形整形することにより得た第1及び第2パルス信号がD
型フリップフロップからなる位相比較回路に供給され、
その第1パルス信号がD型フリップフロップのクロック
端子CKに直接供給されかつ第2パルス信号がD型フリッ
プフロップのクリア端子CLに遅延回路を介して供給され
る。よって、クロック端子CKの入力信号の立ち上がりか
ら出力端子Qの立ち上がりまでの遅延時間と、クリア端
子CLの入力信号の立ち上がりから出力端子Qの立ち下が
りまでの遅延時間とに遅延時間差があるD型フリップフ
ロップであっても遅延回路によってクリア端子CLに供給
される第2パルス信号が遅延される。これにより、クロ
ック端子CKとクリア端子CLとの各入力信号の位相差がほ
とんどない場合に不感帯ができることが防止され、位相
差を検出できるので適切なトラッキングエラー信号を得
ることができる。As described above, in the tracking error signal generation device according to the present invention, the output signals of the four photoelectric conversion elements of the photodetector that are in a diagonal relationship are added and the waveform is shaped. The obtained first and second pulse signals are D
Is supplied to a phase comparison circuit comprising flip-flops,
The first pulse signal is directly supplied to the clock terminal CK of the D-type flip-flop, and the second pulse signal is supplied to the clear terminal CL of the D-type flip-flop via a delay circuit. Therefore, a D-type flip-flop having a delay time difference between the delay time from the rising of the input signal of the clock terminal CK to the rising of the output terminal Q and the delay time from the rising of the input signal of the clear terminal CL to the falling of the output terminal Q. The second pulse signal supplied to the clear terminal CL is delayed by the delay circuit even in the case of the pulse. This prevents a dead zone from being formed when there is almost no phase difference between the input signals of the clock terminal CK and the clear terminal CL, and the phase difference can be detected, so that an appropriate tracking error signal can be obtained.
第1図は本発明の実施例を示すブロック図、第2図は第
1図の装置の各部の動作を示す波形図、第3図はトラッ
キングエラー生成装置の従来例を示すブロック図、第4
図は従来の位相比較回路を示すブロック図、第5図は第
4図の回路の動作を示す波形図、第6図は第4図の回路
中のD型フリップフロップの具体的構成を示す回路図、
第7図〜第9図はD型フリップフロップの動作を示す波
形図である。 主要部分の符号の説明 1〜4……D型フリップフロップ 5,8……OR回路 6,9……ローパスフィルタ 7……減算器 41……4分割光検出器 42,43,47,48……加算器 44,45……リミッタ 46……位相比較回路 51,52……遅延回路FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a waveform diagram showing the operation of each unit of the apparatus shown in FIG. 1, FIG. 3 is a block diagram showing a conventional example of a tracking error generating apparatus, FIG.
FIG. 5 is a block diagram showing a conventional phase comparator, FIG. 5 is a waveform diagram showing the operation of the circuit of FIG. 4, and FIG. 6 is a circuit showing a specific configuration of a D-type flip-flop in the circuit of FIG. Figure,
7 to 9 are waveform diagrams showing the operation of the D-type flip-flop. Description of Signs of Main Parts 1-4 D-type flip-flop 5, 8 OR circuit 6, 9 Low-pass filter 7 Subtractor 41 Four-split photodetector 42, 43, 47, 48 … Adder 44,45 …… Limiter 46 …… Phase comparison circuit 51,52 …… Delay circuit
フロントページの続き (72)発明者 小櫃 展子 埼玉県所沢市花園4丁目2610番地 パイ オニア株式会社所沢工場内 (56)参考文献 特開 平2−108245(JP,A) 特開 平2−305018(JP,A) 特開 昭59−152545(JP,A) (58)調査した分野(Int.Cl.6,DB名) G11B 7/09 - 7/095Continuation of the front page (72) Inventor Nobuko Obitsu 4-2610 Hanazono, Tokorozawa-shi, Saitama Prefecture Pioneer Corporation Tokorozawa Plant (56) References JP-A-2-108245 (JP, A) JP-A-2-305018 (JP, A) JP-A-59-152545 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G11B 7/09-7/095
Claims (1)
光ビームを収束させる対物レンズを経た情報記録面から
の反射光ビームを受光する光検出器が記録トラックの接
線方向に沿って2分された2つの領域を更にトラック直
交方向に沿って2分することによって受光面が4分割さ
れる如く配された4個の光電変換素子からなるピックア
ップを備えた光学式ディスクプレーヤにおいて前記4個
の光電変換素子のうちの対角関係にある同士の出力信号
を各々加算しかつ波形整形して第1及び第2パルス信号
を得てその第1及び第2パルス信号の位相差を位相比較
回路によってトラッキングのずれとして検出するトラッ
キングエラー信号生成装置であって、前記位相比較回路
は前記第1パルス信号がクロック端子に供給されかつ第
2パルス信号がクリア端子に供給されるD型フリップフ
ロップを含み、前記クリア端子には前記第2パルス信号
が遅延回路を介して供給されることを特徴とするトラッ
キングエラー信号生成装置。1. A photodetector for receiving a reflected light beam from an information recording surface through an objective lens for converging an irradiation light beam on an information recording surface of a disk-shaped recording medium is divided into two minutes along a tangential direction of a recording track. In the optical disc player provided with a pickup composed of four photoelectric conversion elements arranged so that the light receiving surface is divided into four by dividing the two areas further in the track orthogonal direction into two parts, The output signals of the photoelectric conversion elements having a diagonal relationship are respectively added and the waveforms are shaped to obtain first and second pulse signals, and the phase difference between the first and second pulse signals is determined by a phase comparison circuit. A tracking error signal generating device for detecting a tracking error, wherein the phase comparison circuit supplies the first pulse signal to a clock terminal and outputs the second pulse signal to a clock terminal. It includes a D-type flip-flop which is supplied to the A terminal, tracking error signal generation device to the clear terminal and said second pulse signal is supplied via a delay circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19568390A JP2831818B2 (en) | 1990-07-24 | 1990-07-24 | Tracking error signal generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19568390A JP2831818B2 (en) | 1990-07-24 | 1990-07-24 | Tracking error signal generator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0482025A JPH0482025A (en) | 1992-03-16 |
JP2831818B2 true JP2831818B2 (en) | 1998-12-02 |
Family
ID=16345266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19568390A Expired - Fee Related JP2831818B2 (en) | 1990-07-24 | 1990-07-24 | Tracking error signal generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2831818B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100699851B1 (en) | 2005-06-27 | 2007-03-27 | 삼성전자주식회사 | Apparatus for generating tracking signal, and digital phase controller |
-
1990
- 1990-07-24 JP JP19568390A patent/JP2831818B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0482025A (en) | 1992-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH067413B2 (en) | Tracking control system for optical pickup | |
JPH06243496A (en) | Disk reproducer and its focus balance automatic adjustment method and signal processor | |
US4520469A (en) | Tracking servo system for optical-disc information reproducing apparatus | |
JP2831818B2 (en) | Tracking error signal generator | |
JPS60138740A (en) | Tracking servo circuit of optical disc player | |
JPS6113448A (en) | Generating device for tracking error signal | |
JPH0248981Y2 (en) | ||
JPS59152548A (en) | Disk record reproducer | |
JP2878416B2 (en) | Tracking error signal generator for optical disc player | |
JPH0439154B2 (en) | ||
JP3011491B2 (en) | Tracking error detection device | |
JPS6040578A (en) | Disk record reproducer | |
JPS63148433A (en) | Device for generating tracking error signal | |
JP3789730B2 (en) | Mirror signal detection method | |
JPS6134769A (en) | Read signal correcting device of disc device | |
KR0165598B1 (en) | Tracking servo control device of optic disk reproducing system | |
JPH059854B2 (en) | ||
JPS59152547A (en) | Disk record reproducer | |
JPH02168433A (en) | Servo circuit for optical disk player | |
JPH0711867B2 (en) | Tracking error signal generator | |
JPS59186110A (en) | Digital data producing device | |
JPH10269592A (en) | Optical disk reproducing device and tracking error signal evaluation method and generation device for the same | |
JPS63304430A (en) | Moving direction detector for information read point of information recording disk player | |
JPS62184627A (en) | Optical information recording and reproducing device | |
JPH0640390B2 (en) | Focus servo timing control device for optical recording / reproducing apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |