JP2828215B2 - Signal switching output circuit - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 前段の複数のマルチプレクサから出力される信号を後
段の一つのマルチプレクサにて切換えて時系列信号とし
て出力する信号切換え出力回路に関し、 前段に低速のマルチプレクサを用いて安価に構成する
ことを目的とし、 前段の複数のマルチプレクサを後段のマルチプレクサ
の切換えタイミングに対応した位相で順次ずらして出力
するように制御し、一方、後段のマルチプレクサを前段
の複数のマルチプレクサ個々における切換り直前におい
てその出力を選択するように制御するタイミング制御手
段を設けた構成とする。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a signal switching output circuit that switches signals output from a plurality of multiplexers in a preceding stage by one multiplexer in a subsequent stage and outputs the signals as time-series signals. For the purpose of inexpensive configuration, control is performed such that a plurality of preceding multiplexers are sequentially shifted at a phase corresponding to a switching timing of a succeeding multiplexer and output, while the succeeding multiplexer is individually switched by a plurality of preceding multiplexers. A timing control means for controlling so as to select the output immediately before is provided.
本発明は、前段の複数のマルチプレクサから出力され
る信号を後段の一つのマルチプレクサにて切換えて時系
列信号として出力する信号切換え出力回路に関する。The present invention relates to a signal switching output circuit that switches signals output from a plurality of multiplexers at a preceding stage by one multiplexer at a subsequent stage and outputs the signals as time-series signals.
例えば一次元多素子スキャン形赤外線撮像装置におい
ては、赤外線検知器から各チャンネルに対応して出力さ
れる信号を増幅後時系列信号とし（アナログマルチプレ
クサ）、AD変換後に走査変換等を行なって画像表示す
る。この場合、近年における赤外線撮像装置は特に高分
解能化を要求されており、これに伴ってマルチプレクス
周波数も高速化が要求されている。For example, in a one-dimensional multi-element scanning type infrared imaging device, a signal output from an infrared detector corresponding to each channel is converted into a time-series signal after amplification (analog multiplexer), and AD conversion is performed and scan conversion is performed to display an image. I do. In this case, in recent years, the infrared imaging device is required to have particularly high resolution, and accordingly, the multiplex frequency is also required to be fast.
第４図は従来の一例のブロック図、第５図はその動作
タイミングチャートを夫々示す。第４図において、ロー
ド信号（LOAD）によってカウンタ1,2が作動し、カウン
タ１から信号Ａ〜Ｃが出力されてこれらによってアナロ
グマルチプレクサ３が作動し、一方、カウンタ２から信
号Ｄ〜Ｆが出力されてこれらによってアナログマルチプ
レクサ41〜48が作動する。ここで、マルチプレクサ41〜
48は赤外線検知器（図示せず）から送られてくるチャン
ネル０（CH0）〜チャンネル７（CH7）の各チャンネルの
信号を同時に出力し、マルチプレクサ３はこれらをCH0
〜CH7に対応させて時系列的に切換え出力する。次に、
マルチプレクサ41〜48はCH8〜CH15の各信号を同時に出
力し、マルチプレクサ３はこれらをCH8〜CH15に対応さ
せて時系列的に切換え出力する。FIG. 4 is a block diagram of an example of a conventional example, and FIG. 5 is an operation timing chart thereof. In FIG. 4, the counters 1 and 2 are operated by the load signal (LOAD), the signals A to C are output from the counter 1 and the analog multiplexer 3 is operated by them, while the signals D to F are output from the counter 2. It is an analog multiplexer 41 to 8 is operated by these to. Here, multiplexers 4 1 to
4 8 infrared detector outputs a signal of each channel of the transmitted (not shown) Channel 0 (CH 0) ~ Channel 7 (CH 7) at the same time, the multiplexer 3 of these CH 0
To correspond to the to CH 7 chronologically to switching outputs. next,
Multiplexer 4 1-4 8 outputs each signal of CH 8 to CH 15 simultaneously, the multiplexer 3 these CH 8 to correspond to the to CH 15 chronologically to switching outputs.
このように、マルチプレクサ41〜48は赤外線検知器か
ら送られてくる各チャンネル信号を時系列的に切換えて
出力（例えばマルチプレクサ41はCH0,CH8,CH16,…，他
のマルチプレクサも同様）し、マルチプレクサ41〜48の
各出力信号をマルチプレクサ41〜48のマルチプレクス周
波数よりも更に高いマルチプレクス周波数でマルチプレ
クサ３にて時系列的に切換えて出力する（CH0,CH1,CH2,
…）。この出力信号はAD変換器にてAD変換され、走査変
換されて画像表示される。Thus, the multiplexer 4 1-4 8 time series switched output (e.g., the multiplexer 4 1 each channel signal sent from the infrared detectors CH 0, CH 8, CH 16 , ..., another multiplexer Similarly), and time series switched output at the multiplexer 3 a respective output signal of the multiplexer 41 to 8 at a higher multiplex frequency than multiplex frequency multiplexer 41 to 8 (CH 0, CH 1 , CH 2 ,
…). This output signal is AD-converted by an AD converter, scan-converted, and displayed as an image.
ところで、特に前段のマルチプレクサ41〜48の信号切
換えタイミングに着目してみるに、第５図に破線を以て
誇張して描いた如く、マルチプレクサ41〜48は実際には
ある遅れ時間を以て切換わる。このため、この切換わり
時点直後において後段のマルチプレクサ３（マルチプレ
クサ３の切換りも遅れ時間がある）で切換えられるCH0,
CH8,CH16の各チャンネル信号は確実に出力されることが
困難となる（前段及び後段のマルチプレクサの遅れ時間
が加算される）。このような不都合をなくすには、前段
のマルチプレクサ41〜48に（特に、番号の添字の数が小
さいマルチプレクサほど）高速のものを用いる必要があ
り、このために高価になってしまう問題点があった。Meanwhile, especially try focusing on the signal switching timing of the pre-stage multiplexer 41 to 8, as exaggerated way with a broken line in FIG. 5, the multiplexer 41 to 8 switching with a fact lies in the delay time Be replaced. Therefore, immediately after this switching point, CH 0 , which is switched by the subsequent multiplexer 3 (the switching of the multiplexer 3 also has a delay time),
It is difficult to reliably output the channel signals of CH 8 and CH 16 (the delay times of the preceding and subsequent multiplexers are added). To eliminate such inconvenience, in front of the multiplexer 41 to 8 (particularly, the number is small enough multiplexers number subscript) must be used those fast, problem becomes expensive for this was there.
本発明は、前段に低速のマルチプレクサを用いて安価
に構成できる信号切換え出力回路を提供することを目的
とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a signal switching output circuit that can be configured at a low cost by using a low-speed multiplexer in the preceding stage.
第１図は本発明の原理図を示す。同図中、101,102,…
は複数の入力用マルチプレクサ、11は出力用マルチプレ
クサで、入力用マルチプレクサ101,102,…から夫々出力
される信号（CH0,CH8,…,CH1,CH9,…）を出力用マルチ
プレクサ11に切換えて時系列信号（CH0,CH1,CH2,…）と
して出力する。12はタイミング制御手段で、出力タイミ
ングに応じたクロックをカウントするカウンタ、及び、
カウンタのカウント値の上位ビットを順次シフトしつ
つ、複数の入力用マルチプレクサ101,102,…に供給する
複数のシフト手段とからなり、複数の入力用マルチプレ
クサ101,102,…を出力用マルチプレクサ11の切換えタイ
ミングに対応した位相で順次ずらして出力する（CH0,CH
1,CH2,…,CH8,CH9,CH10,…）ように制御し、一方、出力
用マルチプレクサ11を複数の入力用マルチプレクサ101,
102,…個々における切換り（CH0からCH8,CH8からCH16,
…）直前においてその出力を選択する（CH0からCH8のと
きCH0,CH8からCH16のときCH8,…）ように制御する。FIG. 1 shows a principle diagram of the present invention. In the figure, 10 1 , 10 2 , ...
Denotes a plurality of input multiplexers, and 11 denotes an output multiplexer for outputting signals (CH 0 , CH 8 ,..., CH 1 , CH 9 ,...) Output from the input multiplexers 10 1 , 10 2 ,. The signal is switched to the multiplexer 11 and output as a time-series signal (CH 0 , CH 1 , CH 2 ,...). 12 is a timing control means, a counter for counting a clock corresponding to the output timing, and
A plurality of input means 10 1 , 10 2 ,... Are supplied to a plurality of input multiplexers 10 1 , 10 2 ,... While sequentially shifting upper bits of the count value of the counter, and a plurality of input multiplexers 10 1 , 10 2 ,. (CH 0 , CH 0)
1, CH 2, ..., CH 8, CH 9, CH 10, ...) is controlled so while the output multiplexer 11 a plurality of input multiplexers 10 1,
10 2 ,... Individual switching (CH 0 to CH 8 , CH 8 to CH 16 ,
When ...) just before the CH 0, CH 8 when CH 8 from (CH 0 selects the output of the CH 16 CH 8, ...) is controlled as.
本発明では、入力用マルチプレクサ101,102,…の切換
りタイミングが順次ずらされ、かつ、出力用マルチプレ
クサ11の切換りタイミングが、入力用マルチプレクサ10
1,102,…の切換りタイミングの直前においてその出力を
選択するよう設定されている。このため、入力用マルチ
プレクサ101,102,…の動作速度が遅くてある遅延時間が
あったとしてもその影響がなくなった頃に出力用マルチ
プレクサ11にて選択されるので、入力用マルチプレクサ
101,102,…に低速のものを用いることができ、安価に構
成できる。In the present invention, the switching timing of the input multiplexers 10 1 , 10 2 ,... Is sequentially shifted, and the switching timing of the output multiplexer 11 is
1, 10 2 are set to select the output immediately before the ... Setsu換Ri timing. Therefore, even if the operation speed of the input multiplexers 10 1 , 10 2 ,... Is slow and there is a certain delay time, the input multiplexer 10 1 , 10 2 ,.
10 1, 10 2, can be used slow things ..., it can be inexpensively configured.
第２図は本発明の一実施例のブロック図を示し、同図
中、第４図と同一構成部分には同一番号を付す。第２図
中、51〜58は入力用アナログマルチプレクサで、従来例
のものよりも低速である。６はシフトレジスタで、シフ
ト部61〜68にて構成されており、シフト部61に供給され
るカウンタ２の出力Ｄ〜Ｆにてマルチプレクサ３のマル
チプレクス周波数に対応した位相のシフト出力を得、こ
れをマルチプレクサ51〜58に切換え制御信号として供給
する。FIG. 2 is a block diagram of one embodiment of the present invention, in which the same components as those in FIG. 4 are denoted by the same reference numerals. In Figure 2, the 5 1 to 5 8 input analog multiplexer, which is slower than that of the conventional example. 6 is a shift register is constituted by a shift section 61 through 8, the phase shift output of corresponding by the counter 2 output D~F supplied to the shift unit 61 to the multiplex frequency multiplexer 3 the resulting, and supplies this as a switching control signal to the multiplexer 5 1-5 8.
次に、本発明の動作について第３図に示す動作タイミ
ングチャートと併せて説明する。Next, the operation of the present invention will be described together with the operation timing chart shown in FIG.
第２図において、シフトレジスタ６はカウンタ２の出
力Ｄ〜Ｆを供給され、そのシフト部61〜68からマルチプ
レクサ３のマルチプレクス周波数に対応した位相のシフ
ト出力が取出される。マルチプレクサ51〜58はシフト部
61〜68からのシフト出力を夫々供給され、赤外線検知器
（図示せず）から送られてくるCH0〜CH7の各チャンネル
信号を第３図に示すように順位位相を１チャンネル分ず
らして出力し、引続いてCH8〜CH15の各チャンネル信
号、更にCH16〜CH23の各チャンネル信号を夫々順次位相
を１チャンネル分ずらせて出力する。In Figure 2, the shift register 6 is supplied with the output D~F the counter 2, the shift output of the phase corresponding from the shift unit 61 through 8 to multiplex the frequency multiplexer 3 is taken out. The multiplexer 5 1 to 5 8 shift unit
6 1 The shift output from 6 8 are respectively supplied, infrared detectors and coming from the (not shown) each channel signal CH 0 to CH 7 third one channel ranking phase as shown in FIG. shifting output, each channel signal CH 8 to CH 15 and subsequently, further outputs a respective channel signal respectively so sequentially shifting the phase one channel CH 16 to CH 23.
マルチプレクサ３は、マルチプレクサ51〜58が切換わ
る直前のタイミングにおいて、切換る直前に出力してい
るチャンネルの信号を選択出力するようにそのタイミン
グを設定されている。これにより、例えばマルチプレク
サ51はCH0からCH8に切換る直前において選択されてマル
チプレクサ３よりCH0の信号が出力され、又、CH8からCH
16に切換る直前において選択されてマルチプレクサ３よ
りCH8の信号が出力される。この他のチャンネルの信号
も同様である。このようにマルチプレクサ51〜58はある
チャンネルから次のチャンネルに切換る直前においてマ
ルチプレクサ３にて選択されるため、即ち、マルチプレ
クサ51〜58の動作速度が遅くてある遅延時間があったと
しても（第３図において、マルチプレクサ51に破線にて
遅延時間を誇張して示す）その影響がなくなった頃にマ
ルチプレクサ３にて選択されるので、マルチプレクサ51
〜58に低速のものを用いても従来例と同じ速度の時系列
信号を得ることができ、第４図に示す従来例よりも安価
に構成できる。換言すれば、マルチプレクサ51〜58の動
作速度はマルチプレクサ３の動作速度の1/8でよく、従
って、本回路の切換え速度の制限はマルチプレクサ３の
動作速度にて決定されることになる。Multiplexer 3, at a timing immediately before the switched multiplexer 5 1-5 8 switching, are set its timing so as to select output signal of the channel being output to Setsu換Ru immediately before. Thus, for example, the multiplexer 5 1 is selected in Setsu換Ru to just CH 0 to CH 8 is output signal of the CH 0 from multiplexer 3, also, CH from CH 8
The signal is selected immediately before switching to 16 and the signal of CH 8 is output from the multiplexer 3. The same applies to signals of other channels. Since this is selected by the multiplexer 3 in Setsu換Ru immediately before from the multiplexer 5 1-5 8 is channel to the next channel so, that is, there is a delay time operation speed of the multiplexer 5 1-5 8 are slow even (in FIG. 3, showing an exaggerated delay time by a broken line to the multiplexer 5 1) because it is selected by the multiplexer 3 to the time which the influence is gone, the multiplexer 5 1
Be used slow things 5 8 can be obtained time-series signal having the same speed as the conventional example, it can be constructed inexpensively than the conventional example shown in Figure 4. In other words, the operation speed of the multiplexer 5 1-5 8 may be a 1/8 of the operating speed of the multiplexer 3, therefore, the switching speed limitation of the circuit will be determined by the operation speed of the multiplexer 3.
以上説明した如く、本発明によれば、前段の複数のマ
ルチプレクサの切換りタイミングをずらし、かつ、後段
のマルチプレクサによって前段のマルチプレクサの切換
り直前においてその出力を選択するようにしているの
で、前段のマルチプレクサに低速のものを用いても従来
例と同じ速度の時系列信号を得ることができ、また、出
力タイミングに応じたクロックが供給され、クロックを
カウントしたカウント値を出力するカウンタと、カウン
タのカウント値の上位ビットの値が供給され、カウンタ
のカウンタ値の上位ビットの値をクロックに応じて順次
保持、出力、シフトさせる複数のシフト手段とにより、
簡単な構成で実現できるため、従来例よりも安価に構成
できる。As described above, according to the present invention, the switching timing of the plurality of multiplexers at the preceding stage is shifted, and the output of the multiplexer at the preceding stage is selected immediately before switching of the multiplexer at the preceding stage. Even if a low-speed multiplexer is used, a time-series signal having the same speed as that of the conventional example can be obtained.A clock corresponding to the output timing is supplied, and a counter that outputs a count value obtained by counting the clock, A plurality of shift means for supplying the value of the upper bit of the count value, sequentially holding, outputting, and shifting the value of the upper bit of the counter value of the counter according to the clock,
Since it can be realized with a simple configuration, it can be configured at a lower cost than the conventional example.
第１図は本発明の原理図、 第２図は本発明の一実施例のブロック図、 第３図は本発明の動作タイミングチャート、 第４図は従来の一例のブロック図、 第５図は従来の動作タイミングチャートである。 図において、 1,2はカウンタ、 3,51〜58はアナログマルチプレクサ、 ６はシフトレジスタ、 61〜68はシフト部、 101,102,…は前段の複数のマルチプレクサ、 11は後段のマルチプレクサ、 12はタイミング制御手段 を示す。FIG. 1 is a principle diagram of the present invention, FIG. 2 is a block diagram of one embodiment of the present invention, FIG. 3 is an operation timing chart of the present invention, FIG. 9 is a conventional operation timing chart. In the figure, the counter 2, 3, 5 1-5 8 analog multiplexer, a shift register 6, 61 through 8 shift unit, 10 1, 10 2, ... front stage of a plurality of multiplexers, 11 The multiplexer at the subsequent stage, 12 indicates timing control means.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−147052（ＪＰ，Ａ) 特開 平２−58921（ＪＰ，Ａ) 特開 平２−165744（ＪＰ，Ａ) 特開 昭59−161948（ＪＰ，Ａ) 特開 昭57−39636（ＪＰ，Ａ) 特開 昭57−120282（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-52-147052 (JP, A) JP-A-2-58921 (JP, A) JP-A-2-165744 (JP, A) JP-A-59-1979 161948 (JP, A) JP-A-57-39636 (JP, A) JP-A-57-120282 (JP, A)
Claims (1)
グ信号を時系列信号として出力する信号切換出力回路に
おいて、 出力タイミングに応じたクロックが供給され、該クロッ
クをカウントしたカウント値を出力するカウンタと、 前段のシフト手段の出力が後段のシフト手段の入力に接
続されるように直列に接続され、前記カウンタの前記カ
ウント値の上位ビットを順次シフトする複数のシフト手
段と、 前記ｎチャンネルの入力信号が所定数ずつ複数に分割さ
れて供給されるとともに、前記複数のシフト手段のうち
対応するシフト手段の出力が入力され、該シフト手段か
ら入力される前記カウンタの前記カウント値の上位ビッ
トの値に応じて前記所定数の入力信号から１つの入力信
号を選択して出力する複数の入力用マルチプレクサと、 前記複数の入力用マルチプレクサの出力信号が供給され
るとともに、前記カウンタのカウント値のうち下位ビッ
トが供給され、下位ビットの値に応じて前記複数の入力
用マルチプレクサの出力信号から順次１つの出力信号を
選択して出力する出力用マルチプレクサとを有し、 前記複数の入力用マルチプレクサは前記複数のシフト手
段の出力により前記複数の入力用マルチプレクサの出力
が前記出力用マルチプレクサの切り換えタイミングに対
応した位相でその出力を選択するように切り換えられ、
かつ、前記出力用マルチプレクサは前記カウンタのカウ
ント値により前記入力用マルチプレクサの出力が切り換
わるタイミングの直前においてその出力を選択するよう
に切り換えられることを特徴とする信号切換出力回路。1. A signal switching output circuit for outputting an n-channel input analog signal input in parallel as a time-series signal, wherein a clock corresponding to an output timing is supplied and a counter for outputting a count value obtained by counting the clock is provided. A plurality of shift means connected in series so that an output of the preceding shift means is connected to an input of the subsequent shift means, and sequentially shifts an upper bit of the count value of the counter; and an n-channel input signal. Is divided and supplied by a predetermined number, and the output of the corresponding shift unit among the plurality of shift units is input, and the value of the higher-order bit of the count value of the counter input from the shift unit is A plurality of input multiplexers for selecting and outputting one input signal from the predetermined number of input signals in response to the input signal; The output signals of the plurality of input multiplexers are supplied, the lower bit of the count value of the counter is supplied, and one output signal is sequentially output from the output signals of the plurality of input multiplexers according to the value of the lower bit. An output multiplexer for selecting and outputting the output multiplexer, wherein the plurality of input multiplexers output the plurality of input multiplexers at a phase corresponding to the switching timing of the output multiplexer by the outputs of the plurality of shift means. Switch to select that output,
A signal switching output circuit wherein the output multiplexer is switched so as to select its output immediately before the timing at which the output of the input multiplexer switches based on the count value of the counter.
Priority Applications (1)
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|---|---|---|---|
| JP2246920A JP2828215B2 (en) | 1990-09-17 | 1990-09-17 | Signal switching output circuit |
Applications Claiming Priority (1)
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Publications (2)
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|---|---|
| JPH04126408A JPH04126408A (en) | 1992-04-27 |
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