JP2827978B2 - Interleave device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、メモリにデータを
マトリクス状の行あるいは列方向のいずれか一方を優先
して書き込み、優先する行と列の方向を変えてデータを
読み出すことでバースト誤りをランダム化するインター
リーブ装置に係わり、特に取り扱うマトリクスのサイズ
の大きいインターリーブ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for writing data into a memory with priority given to either the row or column direction of a matrix, and reading the data by changing the direction of the priority row and column to reduce a burst error. The present invention relates to a randomizing interleaver, and more particularly to an interleaver having a large matrix to be handled.
【０００２】[0002]
【従来の技術】ディジタルデータの伝送において生じる
誤りは、一般に誤り訂正符号によって訂正されている。
しかし、伝送路での誤りは、バースト状に生じることが
多いので、直接に誤り訂正符号を適用しても、バースト
状の誤りを訂正する効果があまり得られない。そこで、
バースト誤りをランダム化するインターリーブを併用す
ることで、誤り訂正の効果を改善することが行われてい
る。2. Description of the Related Art In general, errors that occur in transmission of digital data are corrected by an error correction code.
However, errors in the transmission path often occur in bursts, so that even if the error correction code is directly applied, the effect of correcting the burst errors is not so high. Therefore,
The effect of error correction has been improved by using interleaving for randomizing burst errors.
【０００３】図３は、インターリーブを行う際のメモリ
のアクセス順序を表わしたものである。データを格納す
るメモリはＮ行×Ｍ列（Ｎ、Ｍは任意の正整数）のマト
リクス構成になっている。たとえば、列方向１０１にデ
ータを書き込み、これを行方向１０２に読み出すこと
で、伝送路で生じたバースト状の誤りが分散され、ラン
ダムな誤りに変換することができる。これにより誤り訂
正符号による訂正の効果が高められる。FIG. 3 shows a memory access order when interleaving is performed. The memory for storing data has a matrix configuration of N rows × M columns (N and M are arbitrary positive integers). For example, by writing data in the column direction 101 and reading it out in the row direction 102, a burst-like error generated in the transmission path can be dispersed and converted to a random error. Thereby, the effect of the correction by the error correction code is enhanced.
【０００４】特開昭６３−１２８８２０号公報には、ア
ドレス信号を生成するためのアドレスカウンタを、書き
込みと読み出しで兼用することのできるインターリーブ
装置が開示されている。この装置では、下位側のアドレ
スを生成する下位アドレスカウンタと上位側のアドレス
を生成する上位アドレスカウンタを備えている。書き込
み時には、下位アドレスカウンタの出力を列アドレス
に、上位アドレスカウンタの出力を行アドレスに用い
る。一方、読み出し時には、下位アドレスカウンタの出
力を行アドレスに、上位アドレスカウンタの出力を列ア
ドレスに用いている。Japanese Patent Application Laid-Open No. 63-128820 discloses an interleave device which can use an address counter for generating an address signal for both writing and reading. This device includes a lower address counter for generating a lower address and an upper address counter for generating an upper address. At the time of writing, the output of the lower address counter is used for a column address, and the output of the upper address counter is used for a row address. On the other hand, at the time of reading, the output of the lower address counter is used for the row address, and the output of the upper address counter is used for the column address.
【０００５】連続的にデータをインターリーブする場合
には、通常、フレームメモリを２面用意され、書き込み
用と読み出し用に交互に切り換えて用いられる。このよ
うなインターリーブ装置では、２面分のフレームメモリ
の他に、２組のアドレス発生回路が必要になる。When interleaving data continuously, usually two frame memories are prepared and used alternately for writing and reading. In such an interleave device, two sets of address generating circuits are required in addition to the frame memory for two planes.
【０００６】特開昭−２００９７４号公報には、１つの
フレームメモリで連続的にインターリーブすることので
きるインターリーブ装置が開示されている。この装置で
は、各メモリサイクルの前半でデータを読み出し、後半
で次のフレームのデータを書き込んでいる。そして、フ
レーム毎に行と列を入れ換えてアドレスを発生させてい
る。行方向で書き込まれたデータは、次回、列方向で読
み出され、その際、次のフレームのデータが列方向に書
き込まれる。その次の回では、列方向に書き込まれたデ
ータが行方向に読み出される。このように、１つのフレ
ームメモリで連続するフレームをインターリーブするこ
とができるとともに、アドレス発生回路が１組だけで済
み、回路規模の縮小が図られている。Japanese Patent Application Laid-Open Publication No. 2009-9744 discloses an interleave device that can continuously interleave with one frame memory. In this device, data is read in the first half of each memory cycle, and data of the next frame is written in the second half. Then, the addresses are generated by exchanging the rows and columns for each frame. The data written in the row direction is next read in the column direction, and at that time, the data of the next frame is written in the column direction. In the next round, data written in the column direction is read in the row direction. In this manner, continuous frames can be interleaved by one frame memory, and only one set of address generation circuits is required, thereby reducing the circuit scale.
【０００７】このほか、行方向あるいは列方向でアクセ
スするためのアドレスをそのアクセス順に従って予めメ
モリ（以下、アドレス発生メモリという。）に記憶して
おくインターリーブ装置がある。この装置では、カウン
タの出力値をアドレス発生メモリのアドレス情報として
用い、マトリクス状にアクセスするためのアドレス信号
をアドレス発生メモリから生成している。In addition, there is an interleave device in which addresses to be accessed in a row direction or a column direction are stored in a memory (hereinafter, referred to as an address generation memory) in advance according to the access order. In this device, an output value of a counter is used as address information of an address generation memory, and an address signal for accessing in a matrix is generated from the address generation memory.
【０００８】図４は、従来から使用されているアドレス
発生メモリを用いたインターリーブ装置の構成の概要を
表わしたものである。第１のフレームカウンタ１１１
は、１フレーム分の全データ数を計数するカウンタであ
る。書き込みアドレス発生メモリ１１２には、第１のフ
レームカウンタ１１１の出力がアドレス信号として入力
されている。インターリーブＲＡＭ（ランダム・アクセ
ス・メモリ）１１３は、１フレーム分のデータを格納す
るメモリである。図３に示したようにＮ行×Ｍ列のマト
リクス形式で１フレーム分のデータが格納される。ま
た、このインターリーブ装置では書き込みの際は行方向
に、読み出しの際は列方向にそれぞれインターリーブＲ
ＡＭ１１３をアクセスするものとする。FIG. 4 shows an outline of a configuration of an interleave device using an address generation memory conventionally used. First frame counter 111
Is a counter for counting the total number of data for one frame. The output of the first frame counter 111 is input to the write address generation memory 112 as an address signal. The interleave RAM (random access memory) 113 is a memory for storing data for one frame. As shown in FIG. 3, data for one frame is stored in a matrix format of N rows × M columns. Also, in this interleave device, the interleave R is written in the row direction when writing and in the column direction when read.
It is assumed that the AM 113 is accessed.
【０００９】第１のフレームカウンタは“０”から“Ｎ
×Ｍ−１”までの計数を行う。また、書き込みアドレス
発生メモリ１１２には、インターリーブＲＡＭ１１３を
行方向にアクセスするためのアドレス情報が、アドレス
“０”から順に格納されている。これにより、第１のフ
レームカウンタ１１１の計数動作に従って行方向にイン
ターリーブＲＡＭ１１３をアクセスするためのアドレス
情報が書き込みアドレス発生メモリ１１２から出力され
る。[0009] The first frame counter changes from "0" to "N".
X M-1 ". Address information for accessing the interleave RAM 113 in the row direction is stored in the write address generation memory 112 in order from the address" 0 ". Address information for accessing the interleave RAM 113 in the row direction according to the counting operation of one frame counter 111 is output from the write address generation memory 112.
【００１０】第２のフレームカウンタ１１４には、第１
のフレームカウンタ１１１のキャリ信号１１５が入力さ
れている。キャリ信号１１４によりインターリーブＲＡ
Ｍ１１３への１フレーム分の書き込みの終了が認識さ
れ、第２のフレームカウンタ１１４の計数動作が開始さ
れる。第２のフレームカウンタ１１４も１フレーム分の
全データ数を計数するようになっている。読み出しアド
レス発生メモリ１１６には、インターリーブＲＡＭ１１
３を列方向にアクセスするためのアドレス情報が、アド
レス“０”から順に格納されている。これにより、第２
のフレームカウンタ１１４の計数動作に従って列方向に
インターリーブＲＡＭ１１３をアクセスするためのアド
レス情報が読み出しアドレス発生メモリ１１６から出力
される。The second frame counter 114 has the first
The carry signal 115 of the frame counter 111 is input. Interleave RA by carry signal 114
The end of the writing of one frame to M113 is recognized, and the counting operation of the second frame counter 114 is started. The second frame counter 114 also counts the total number of data for one frame. The read address generation memory 116 includes the interleave RAM 11
Address information for accessing No. 3 in the column direction is stored in order from address “0”. Thereby, the second
According to the counting operation of the frame counter 114, address information for accessing the interleave RAM 113 in the column direction is output from the read address generation memory 116.
【００１１】また、インターリーブ装置では、インター
リーブして読み出したデータを、書き込み時のフレーム
長と異なるフレーム長のフレームにフレーミングして出
力する場合がある。In some cases, the interleaving apparatus outputs data interleaved and read out by framing the data into a frame having a frame length different from the frame length at the time of writing.
【００１２】図５は、入力されるデータのフレーム構成
とインターリーブ装置からフレーミングされて出力され
るデータのフレーム構成の一例を表わしたものである。
入力データ１２０（同図ａ）は、連続したデータであ
り、そのビットレートは、Ｘ（Ｘは任意の整数）メガビ
ットパーセカンドになっている。図示した連続データ１
２０にて１フレーム１２１が構成されている。再フレー
ミングされて出力されるフレーミングデータ１２２（同
図ｂ）のビットレートはＹ（ＹはＸよりも大きい任意の
整数）メガビットパーセカンドである。１フレーム１２
３の時間的長さは共に同一であるので、１フレーム当た
りのビット数はフレーミングデータ１２２が入力データ
１２１より多くなっている。フレーミングデータ１２２
は、所定の長さのデータシンボル１２４ごとに区分けさ
れている。入力データのフレーム１２１のビット数と、
フレーミングデータ１２２のビット数の差を埋めるため
に、各データシンボル１２４の有効データ１２５の後ろ
に、ダミーの無効データ１２６が挿入されている。FIG. 5 shows an example of a frame configuration of data to be input and a frame configuration of data to be output after being framed from the interleaver.
The input data 120 (FIG. 7A) is continuous data, and its bit rate is X (X is an arbitrary integer) megabits per second. Continuous data 1 shown
20 constitutes one frame 121. The bit rate of the framing data 122 (FIG. 2B) output after being re-framed is Y (Y is an arbitrary integer greater than X) megabits per second. 1 frame 12
3, the framing data 122 has a larger number of bits per frame than the input data 121. Framing data 122
Are divided for each data symbol 124 having a predetermined length. The number of bits of the frame 121 of the input data;
In order to bridge the difference in the number of bits of the framing data 122, dummy invalid data 126 is inserted after the valid data 125 of each data symbol 124.
【００１３】図６は、従来から使用されているインター
リーブしたデータをフレーミングして出力するインター
リーブ装置の構成の概要を表わしたものである。このイ
ンターリーブ装置は、入力されたデータをインターリー
ブするインターリーブ部１３１と、インターリーブ部１
３１でインターリーブされたデータをフレーミングする
フレーミング部１３２とから構成されている。インター
リーブ部１３１の図４に示したものと同一で、対応する
部分に図４と同一の番号を付してあるので、その説明を
適宜省略する。フレーミングＲＡＭ１３３は、図５
（ｂ）に示したフレーミングデータを１フレーム分格納
するメモリである。書き込みアドレス発生メモリ１３４
は、フレーミングＲＡＭ１３３への書き込みアドレスを
発生するメモリである。読み出しアドレス発生メモリ１
３５は、フレーミングＲＡＭ１３３からデータの読み出
しを行う際のアドレスを発生するためのメモリである。FIG. 6 shows an outline of the configuration of an interleave device that conventionally uses interleaved data by framing and outputting the data. This interleaving device includes an interleaving section 131 for interleaving input data, and an interleaving section 1
And a framing unit 132 for framing the data interleaved at 31. Since the interleaving section 131 is the same as that shown in FIG. 4 and the corresponding portions are denoted by the same reference numerals as in FIG. 4, the description thereof will be omitted as appropriate. The framing RAM 133 is shown in FIG.
This is a memory for storing the framing data shown in (b) for one frame. Write address generation memory 134
Is a memory for generating a write address to the framing RAM 133. Read address generation memory 1
Reference numeral 35 denotes a memory for generating an address when data is read from the framing RAM 133.
【００１４】第３のフレームカウンタ１３６は、インタ
ーリーブ部から出力される１フレーム分の全データ数を
計数するカウンタである。このカウンタのクロックは、
図５（ａ）のデータが入力されるときは、Ｘメガヘルツ
であり、インターリーブ部１３１の第１および第２のフ
レームカウンタのクロックと同一周波数である。第４の
フレームカウンタ１３７は、図５（ｂ）に示したフレー
ミングデータの全データ数を計数するカウンタである。
また、クロックの周波数はＹメガヘルツである。The third frame counter 136 is a counter for counting the total number of data for one frame output from the interleave unit. The clock of this counter is
When the data of FIG. 5A is input, the frequency is X megahertz and the same frequency as the clocks of the first and second frame counters of the interleave unit 131. The fourth frame counter 137 is a counter for counting the total number of framing data shown in FIG.
The frequency of the clock is Y megahertz.
【００１５】書き込みアドレス発生メモリ１３４は、図
５（ｂ）に示した有効データを書き込むためのアドレス
を発生する。フレーミングＲＡＭには、たとえば無効デ
ータとして“０”が所定のアドレスに予め格納されてい
る。読み出しアドレス発生メモリ１３５は、有効データ
を読み出すときには対応するアドレスを出力し、無効デ
ータを読み出すときは“０”の格納されている所定のア
ドレスを出力するようになっている。The write address generation memory 134 generates an address for writing valid data shown in FIG. In the framing RAM, for example, “0” is stored in advance at a predetermined address as invalid data. The read address generation memory 135 outputs a corresponding address when valid data is read, and outputs a predetermined address storing “0” when reading invalid data.
【００１６】[0016]
【発明が解決しようとする課題】特開昭６３−１２８８
２０号公報および特開昭−２００９７４号公報に開示さ
えているインターリーブ装置では、行方向のアドレスと
列方向のアドレスをそれぞれ別個のカウンタによって生
成している。通常、カウンタからの出力信号は２進数で
表わされる。したがって、行方向の数と列方向の数が２
のＮ乗でなければ、半端となった分のメモリ空間が無駄
になってしまう。図４あるいは図６に示したインターリ
ーブ装置では、カウンタの出力をアドレス発生メモリに
より行方向あるいは列方向にアクセスする際のアドレス
情報に変換しているので、２のＮ乗以外であっても、マ
トリクスの行列数に応じて任意にアドレスを進めること
ができる。しかしながら、アドレス発生メモリは１フレ
ームの全アドレスを変換して出力しなければならないの
で、１フレームで取り扱うデータ数が膨大になると、ア
ドレス発生メモリの容量がそれに応じて大きくなり、回
路の大規模化を招くという問題がある。Problems to be Solved by the Invention
In the interleave apparatus disclosed in Japanese Patent Application Laid-Open No. 20-200 and Japanese Patent Application Laid-Open No. 2009-9744, a row direction address and a column direction address are generated by separate counters. Usually, the output signal from the counter is represented by a binary number. Therefore, the number in the row direction and the number in the column direction are 2
If it is not the Nth power, a half of the memory space is wasted. In the interleave device shown in FIG. 4 or FIG. 6, the output of the counter is converted into address information for accessing in the row direction or the column direction by the address generation memory. The address can be arbitrarily advanced according to the number of matrices. However, since the address generation memory must convert and output all addresses of one frame, if the number of data to be handled in one frame becomes enormous, the capacity of the address generation memory increases accordingly and the circuit becomes large-scale. There is a problem of inviting.
【００１７】また、フレーミングを行うインターリーブ
装置では、データを格納するためのメモリとこのメモリ
へのアドレスを発生する回路をインターリーブ部とフレ
ーミング部のそれぞれに用意しなければならず、回路規
模が大きいという問題がある。In the interleaving apparatus for performing framing, a memory for storing data and a circuit for generating an address to the memory must be provided in each of the interleave unit and the framing unit, and the circuit scale is large. There's a problem.
【００１８】そこで本発明の第１の目的は、アドレス発
生のための回路規模の小さいインターリーブ装置を提供
することにある。Accordingly, a first object of the present invention is to provide an interleave device having a small circuit scale for generating an address.
【００１９】本発明の第２の目的は、インターリーブと
フレーミングの双方を行うことのできる回路規模の小さ
いインターリーブ装置を提供することにある。A second object of the present invention is to provide an interleaving apparatus having a small circuit scale capable of performing both interleaving and framing.
【００２０】[0020]
【課題を解決するための手段】請求項１記載の発明で
は、Ｎ×Ｍ（Ｎ、Ｍは任意の正整数）個のデータを格納
するデータ記憶手段と、このデータ記憶手段に各データ
を読み書きするタイミングを表わしたクロック信号をそ
の計数値がＰ（ＰはＭの２以上の任意の約数）分のＭに
達するまでの範囲で繰り返し計数する第１のカウンタ
と、この第１のカウンタの計数値がＰ分のＭの値に達す
るごとに１つずカウントアップしてその計数値がＮ×Ｐ
に達するまでの範囲を繰り返し計数する第２のカウンタ
と、この第２のカウンタの計数値をＰで除した商を表わ
した倍数情報と、Ｐで除した余りを表わしたブロック情
報とに変換する計数値変換手段と、第１のカウンタの計
数値から１を引いた値にＮをかけた値とこの計数値変換
手段の出力する倍数情報を足し合わせた値をデータ記憶
手段の記憶領域をそのアドレス順にＰ個のブロックに等
分割した場合における各ブロック内でのアドレス情報と
して出力するアドレス情報出力手段と、計数値変換手段
の出力するブロック情報の値に応じてＰ個のブロックの
いずれか１つを指し示すブロック選択信号を出力するブ
ロック選択信号出力手段とをインターリーブ装置に具備
させている。According to the first aspect of the present invention, there is provided a data storage means for storing N × M (N and M are arbitrary positive integers) data, and reading and writing of each data in the data storage means. A first counter that repeatedly counts a clock signal indicating the timing of the counting until the count value reaches M for P (P is an arbitrary divisor of 2 or more of M); Every time the count value reaches the value of M for P, the count is incremented by one and the count value becomes N × P
, A second counter that repeatedly counts the range up to, a multiple information indicating a quotient obtained by dividing the count value of the second counter by P, and a block information indicating a remainder obtained by dividing by P. A count value converting means, and a value obtained by adding N to a value obtained by subtracting 1 from the count value of the first counter and a multiple information outputted by the count value converting means, stores the storage area of the data storage means in the storage area of the data storage means. Address information output means for outputting as address information in each block when equally divided into P blocks in address order, and one of P blocks in accordance with the value of block information output from the count value conversion means And a block selection signal output means for outputting a block selection signal indicating one of the two.
【００２１】すなわち請求項１記載の発明では、Ｎ×Ｍ
個のデータを格納する領域はＮ行Ｍ列のマトリクス構成
になっており、これがＮ行（Ｍ／Ｐ）列のＰ個のブロッ
クに分割されている。第１のカウンタは、各ブロック内
における列方向の位置を表わす値を出力する。第２のカ
ウンタは第１のカウンタがＰ分のＭまでカウントするご
とに１ずつカウントアップしＮ×Ｐまでをカウントす
る。計数値変換手段は、第２のカウンタの計数値から行
方向の位置とブロック情報とを出力する。アドレス情報
出力手段は、第１のカウンタの計数値と計数値変換手段
からの行方向の位置を表わした情報を基に、各ブロック
内におけるアドレス情報を生成する。計数値変換手段か
らアクセスすべきブロックの情報が得られるとともにア
ドレス情報出力手段から１つのブロック内におけるアド
レス情報が得られるので、Ｎ行Ｍ列のすべてデータを列
方向に順次アクセスすることができる。That is, according to the first aspect of the present invention, N × M
The area for storing the pieces of data has a matrix configuration of N rows and M columns, which is divided into P blocks of N rows (M / P) columns. The first counter outputs a value indicating a position in the column direction in each block. The second counter counts up by one each time the first counter counts up to M for P and counts up to N × P. The count value conversion means outputs the position in the row direction and the block information from the count value of the second counter. The address information output means generates address information in each block based on the count value of the first counter and the information indicating the position in the row direction from the count value conversion means. Since the information of the block to be accessed is obtained from the count value conversion means and the address information in one block is obtained from the address information output means, all data in N rows and M columns can be sequentially accessed in the column direction.
【００２２】請求項２記載の発明では、Ｎ×Ｍ（Ｎ、Ｍ
は任意の正整数）個のデータを格納するデータ記憶手段
と、このデータ記憶手段に各データを読み書きするタイ
ミングを表わしたクロック信号をその計数値がＮ×Ｍを
Ｐ（ＰはＮにＭをかけた値の２以上の任意の約数）除し
た値をＱ（ＱはＮにＭをかけた値をＰで除した値の任意
の約数）で除した値である単位計数値に達するまでの範
囲で繰り返し計数する第１のカウンタと、この第１のカ
ウンタが単位計数値まで計数するごとに１つずカウント
アップしその計数値がＰにＱをかけた値に達するまでの
範囲を繰り返し計数する第２のカウンタと、この第２の
カウンタの計数値をＱで除した商を表わしたブロック情
報と、Ｑで除した余りを表わした倍数情報とに変換する
計数値変換手段と、この計数値変換手段の出力する倍数
情報に単位計数値をかけた値に第１のカウンタの計数値
を足し合わせた値をデータ記憶手段の記憶領域をそのア
ドレス順にＰ個のブロックに等分割した場合における各
ブロック内でのアドレス情報として出力するアドレス情
報出力手段と、計数値変換手段の出力するブロック情報
の値に応じてＰ個のブロックのいずれか１つを指し示す
ブロック選択信号を出力するブロック選択信号出力手段
とをインターリーブ装置に具備させている。According to the second aspect of the present invention, N × M (N, M
Is an arbitrary positive integer) data storage means, and a clock signal representing the timing of reading and writing each data in this data storage means is counted by N × M to P (P is M to N). A unit count value, which is a value obtained by dividing a value obtained by dividing an arbitrary divisor of 2 or more of the multiplied value by Q (Q is an arbitrary divisor of a value obtained by multiplying N by M and dividing by P), is obtained. A first counter that repeatedly counts in the range up to and a range in which the first counter counts up by one each time it counts up to the unit count value and the count value reaches a value obtained by multiplying P by Q. A second counter for repeatedly counting, block value conversion means for converting block information representing a quotient obtained by dividing the count value of the second counter by Q, and multiple information representing a remainder obtained by dividing the count value by Q; A unit count value is included in the multiple information output by the count value conversion means. Address information output for outputting a value obtained by adding the count value of the first counter to the multiplied value as address information in each block when the storage area of the data storage means is equally divided into P blocks in the address order And an interleave device for outputting a block selection signal indicating one of the P blocks in accordance with the value of the block information output from the count value conversion means.
【００２３】すなわち請求項２記載の発明では、Ｎ×Ｍ
個のデータを格納する領域はＮ行Ｍ列のマトリクス構成
になっており、これがＮ行（Ｍ／Ｐ）列のＰ個のブロッ
クに分割されている。第１のカウンタは、各ブロックの
Ｑ分の１の領域における位置情報を表わす値を出力す
る。第２のカウンタは第１のカウンタが（Ｎ×Ｍ）÷
（Ｐ×Ｑ）までカウントするごとに１ずつカウントアッ
プしＰ×Ｑまでをカウントする。計数値変換手段は、第
２のカウンタの計数値から各ブロックのＱ分の１の領域
の何番目であるかを表わす倍数情報と、ブロック情報と
を出力する。アドレス情報出力手段は、第１のカウンタ
の計数値と計数値変換手段からの倍数情報を基に１つの
ブロック内でのアドレス情報を生成する。計数値変換手
段からアクセスすべきブロックの情報が得られるととも
にアドレス情報出力手段から１つのブロック内における
アドレス情報が得られるので、Ｎ行Ｍ列のすべてデータ
を行方向に順次アクセスすることができる。That is, according to the second aspect of the present invention, N × M
The area for storing the pieces of data has a matrix configuration of N rows and M columns, which is divided into P blocks of N rows (M / P) columns. The first counter outputs a value representing position information in a 1 / Q region of each block. The second counter is (N × M) ÷
Every time it counts up to (P × Q), it counts up by one and counts up to P × Q. The count value conversion means outputs, from the count value of the second counter, multiple information indicating the number of the 1 / Q region of each block and block information. The address information output means generates address information in one block based on the count value of the first counter and the multiple information from the count value conversion means. Since the information of the block to be accessed is obtained from the count value conversion means and the address information in one block is obtained from the address information output means, all data in N rows and M columns can be sequentially accessed in the row direction.
【００２４】請求項３記載の発明では、計数値変換手段
は、第２のカウンタの計数値をアドレス情報として入力
するとともに各アドレスに応じた出力値の予め登録され
たメモリである。According to a third aspect of the present invention, the count value conversion means is a memory in which the count value of the second counter is input as address information and an output value corresponding to each address is registered in advance.
【００２５】すなわち請求項３記載の発明では、第２の
カウンタの計数値がアドレス情報として入力されるメモ
リにそのアドレスに応じた出力値の予め登録している。That is, according to the third aspect of the present invention, the count value of the second counter is registered in advance in the memory to which the address information is input as the output value corresponding to the address.
【００２６】請求項４記載の発明では、アドレス情報出
力手段は、第１のカウンタの計数値および計数値変換手
段から入力される倍数情報をそれぞれアドレス情報とし
て入力するとともに各アドレスに応じた出力値の予め登
録されたメモリである。According to a fourth aspect of the present invention, the address information output means inputs the count value of the first counter and the multiple information input from the count value conversion means as address information, and outputs the output value corresponding to each address. Is a memory registered in advance.
【００２７】すなわち請求項４記載の発明では、第１の
カウンタの計数値および計数値変換手段から入力される
倍数情報をそれぞれアドレス情報として入力して１ブロ
ック分のアドレス情報をメモリから出力している。That is, according to the present invention, the count value of the first counter and the multiple information input from the count value conversion means are input as address information, respectively, and the address information of one block is output from the memory. I have.
【００２８】請求項５記載の発明では、データ記憶手段
は１つのブロック分の記憶領域を備えた複数のメモリ素
子から構成される。According to the fifth aspect of the present invention, the data storage means comprises a plurality of memory elements each having a storage area for one block.
【００２９】すなわち請求項５記載の発明では、インタ
ーリーブするためのメモリを各ブロックごとの複数のメ
モリ素子で構成している。That is, in the invention according to claim 5, the memory for interleaving is constituted by a plurality of memory elements for each block.
【００３０】請求項６記載の発明では、Ｎ×Ｍ個のデー
タを格納するデータ記憶手段と、予め定められた値のダ
ミーデータの格納されたダミーデータ格納手段と、所定
周期の第１のクロック信号を出力する第１のクロック生
成手段と、この第１のクロック信号の各周期ごとにデー
タ記憶手段の記憶領域をＮ行Ｍ列の行列としてその列方
向に１列分進むごとに行方向に１だけ進むアドレス情報
を順次生成する列方向優先アドレス生成手段と、この列
方向優先アドレス生成手段の生成するアドレス情報に従
い所定の入力データをデータ記憶手段に順次書き込むデ
ータ書込手段と、第１のクロック信号のよりも短い周期
の第２のクロック信号を出力する第２のクロック生成手
段と、この第２のクロック信号をＮ×Ｍ個よりも多い所
定数まで計数する計数手段と、この計数手段の計数値が
Ｎ×Ｍ個の予め定められた有効値のいずれかと等しいと
きデータ記憶手段の記憶領域をＮ行Ｍ列の行列としてそ
の行方向に１行分進むごとに列方向に１だけ進むアドレ
ス情報を順次生成し、計数手段の計数値が有効値以外の
ときダミーデータ格納手段を選択するアドレス情報を生
成する行方向優先アドレス生成手段と、この行方向優先
アドレス生成手段の生成するアドレス情報に従いデータ
記憶手段あるいはダミーデータ格納手段からデータを順
次読み出すデータ読出手段とをインターリーブ装置に具
備させている。According to the present invention, data storage means for storing N × M data, dummy data storage means for storing dummy data of a predetermined value, and a first clock having a predetermined period A first clock generating means for outputting a signal, and a storage area of the data storage means is arranged as a matrix of N rows and M columns for each cycle of the first clock signal. A column direction priority address generation means for sequentially generating address information proceeding by one, a data writing means for sequentially writing predetermined input data to a data storage means in accordance with the address information generated by the column direction priority address generation means; Second clock generating means for outputting a second clock signal having a shorter cycle than the clock signal, and a counter for counting the second clock signal to a predetermined number greater than N × M When the count value of the counting means is equal to one of N × M predetermined effective values, the storage area of the data storage means is set as a matrix of N rows and M columns, and each time the row advances in the row direction by one row A row direction priority address generation means for sequentially generating address information which advances by one in the column direction and generating address information for selecting a dummy data storage means when the count value of the counting means is not a valid value; The interleave device is provided with data reading means for sequentially reading data from the data storage means or the dummy data storage means in accordance with the address information generated by the generation means.
【００３１】すなわち請求項６記載の発明では、入力さ
れる１フレーム分のデータ数よりも出力する１フレーム
分のデータ数が多くなっている。そして。入力されたデ
ータを行方向に書き込み、これを列方向に読み出す際
に、入力データとの差の分だけダミーデータを読み出し
ている。That is, in the present invention, the number of data for one output frame is larger than the number of data for one input frame. And. When input data is written in the row direction and read in the column direction, dummy data is read by the difference from the input data.
【００３２】[0032]
【発明の実施の形態】図１は、本発明の一実施の形態に
おけるインターリーブ装置の構成の概要を表わしたもの
である。インターリーブＲＡＭ１１は、入力データをマ
トリクス状に格納するメモリである。インターリーブＲ
ＡＭ１１は、１フレーム分のデータを複数のブロックに
分割して記憶するようになっており、各ブロックごとに
個別のメモリ素子１２1 〜１２5 が割り当てられてい
る。書き込みアドレス発生メモリ１３はインターリーブ
ＲＡＭ１１の各ブロックにおける書き込みアドレスを発
生するメモリである。第１のフレームカウンタ１４は１
フレームの全データ数を計数するカウンタである。第１
のフレームカウンタ１４は下位側を計数する書込下位カ
ウンタ１５と書込下位カウンタ１５のキャリ信号を計数
する書込上位カウンタ１６とから構成されている。FIG. 1 shows an outline of the configuration of an interleave device according to an embodiment of the present invention. The interleave RAM 11 is a memory that stores input data in a matrix. Interleave R
AM11 is adapted to store divided data for one frame into a plurality of blocks, a memory device 12 1 to 12 5 of the individual for each block is assigned. The write address generation memory 13 is a memory that generates a write address in each block of the interleave RAM 11. The first frame counter 14 is 1
This is a counter for counting the total number of data in the frame. First
The frame counter 14 comprises a write lower counter 15 for counting the lower side and a write upper counter 16 for counting the carry signal of the write lower counter 15.
【００３３】書込下位カウンタ１５は、１ブロック内に
おける列方向の書き込み位置を表わした書込列情報１７
を出力する。書込上位カウンタ１３の計数値は、第１の
変換メモリ１８に入力されている。第１の変換メモリ１
８は、書込上位カウンタ１３の計数値を基にインターリ
ーブＲＡＭ１１のブロックを選択するための書込切換制
御信号１９と、各ブロック内における行方向の書き込み
位置を表わした書込行情報２１を出力する。書き込みア
ドレス発生メモリ１３は、書込列情報１８と書込行情報
２１とから１ブロック内におけるインターリーブＲＡＭ
１１のアクセスアドレス２２を出力するようになってい
る。第１のデコーダ２３は、第１の変換メモリ１８から
の書込切換制御信号１９をインターリーブＲＡＭ１１の
各メモリ素子１２1 〜１２5 ごとのイネーブル信号２４
に変換する回路である。The write lower counter 15 has write column information 17 representing a write position in the column direction in one block.
Is output. The count value of the write upper counter 13 is input to the first conversion memory 18. First conversion memory 1
8 outputs a write switching control signal 19 for selecting a block of the interleave RAM 11 based on the count value of the write upper counter 13 and write line information 21 indicating a write position in a row direction in each block. I do. The write address generation memory 13 stores an interleave RAM in one block from the write column information 18 and the write row information 21.
11 access addresses 22 are output. The first decoder 23, the first enable signal of the memory elements 12 1 to 12 every five interleaved RAM11 write switching control signal 19 from the conversion memory 18 24
Is a circuit that converts the
【００３４】読み出しアドレス発生メモリ３１は、イン
ターリーブＲＡＭ１１の各ブロック内における読み出し
アドレスを発生するメモリである。第２のフレームカウ
ンタ３２は、１フレームの全データ数を計数するカウン
タである。第２のフレームカウンタ３２は下位側を計数
する読出下位カウンタ３３と読出下位カウンタ３３のキ
ャリ信号を計数する読出上位カウンタ３４とから構成さ
れている。読出下位カウンタ３３は、１ブロック内にお
ける行方向の読み出し位置を表わした読出行情報３５を
出力する。The read address generation memory 31 is a memory for generating a read address in each block of the interleave RAM 11. The second frame counter 32 is a counter for counting the total number of data in one frame. The second frame counter 32 includes a read lower counter 33 for counting the lower side and a read upper counter 34 for counting the carry signal of the read lower counter 33. The read lower counter 33 outputs read row information 35 indicating a read position in the row direction in one block.
【００３５】上位カウンタ３４の計数値は、第２の変換
メモリ３６に入力されている。第２の変換メモリ３６
は、読出上位カウンタ３４の計数値を基にインターリー
ブＲＡＭ１１のブロックを選択するための読出切換制御
信号３７と、各ブロック内における列方向の読み出し位
置を表わした読出列情報３８を出力する。読み出しアド
レス発生メモリ３１は、読出行情報３５と読出列情報３
８とから１ブロック内におけるインターリーブＲＡＭ１
１のアクセスアドレス３９を出力するようになってい
る。第２のデコーダ４１は、第２の変換メモリ３６から
の読出切換制御信号３７をインターリーブＲＡＭ１１の
各メモリ素子１２1 〜１２5 ごとのイネーブル信号４２
に変換する回路である。The count value of the upper counter 34 has been input to the second conversion memory 36. Second conversion memory 36
Outputs a read switching control signal 37 for selecting a block of the interleave RAM 11 based on the count value of the read upper counter 34, and read column information 38 indicating a read position in the column direction in each block. The read address generation memory 31 stores the read row information 35 and the read column information 3
8 and interleave RAM1 in one block
1 is output. The second decoder 41, the second enable signal of the memory elements 12 1 to 12 every five interleaved RAM11 read switching control signal 37 from the conversion memory 36 42
Is a circuit that converts the
【００３６】図２は、インターリーブＲＡＭの各ブロッ
クの構成を表わしたものである。インターリーブＲＡＭ
には、Ｎ行Ｍ列のマトリクス５１が形成されている。マ
トリクス５１は、Ｎ行（Ｍ／Ｐ）列（Ｐは任意の整数）
のＰ個のブロック５２1 〜５２P に分割されている。書
き込みは列方向５３に行われ、読み出しは行方向５４に
行われる。FIG. 2 shows the configuration of each block of the interleave RAM. Interleave RAM
, A matrix 51 of N rows and M columns is formed. The matrix 51 has N rows (M / P) columns (P is an arbitrary integer)
It is divided into the P blocks 52 1 to 52 P. Writing is performed in the column direction 53 and reading is performed in the row direction 54.
【００３７】まず、書き込み動作について説明する。First, the write operation will be described.
【００３８】１フレーム分のマトリクスがＮ行Ｍ列であ
り、これを図２に示すようにＰ個のブロックに分けてい
るものとす。ここで書込下位カウンタの最大計数値をＷ
ＣＬ、書込上位カウンタの最大計数値をＷＣＨとする
と、それぞれのカウンタの最大計数値は次式で表され
る。 ＷＣＬ＝Ｍ／Ｐ （１） ＷＣＨ＝Ｎ×Ｍ／ＷＣＬ＝Ｎ×Ｐ （２） 書込下位カウンタ１５がＷＣＬまでカウントすると、キ
ャリ信号が出力される。書込上位カウンタ１６は、書込
下位カウンタからキャリ信号が入力されるごとに１づつ
カウントアップし、ＷＣＨまでカウントする。書込下位
カウンタ１５はＷＣＬまでカウントすると初期値に戻
り、再びカウントを続ける。また書込上位カウンタ１６
はＷＣＨまでカウントすると初期値に戻り、カウントを
続ける。It is assumed that a matrix for one frame is N rows and M columns, and this is divided into P blocks as shown in FIG. Here, the maximum count value of the write lower counter is W
Assuming that the maximum count value of CL and the write upper counter is WCH, the maximum count value of each counter is expressed by the following equation. WCL = M / P (1) WCH = N × M / WCL = N × P (2) When the write lower counter 15 counts up to WCL, a carry signal is output. The write upper counter 16 counts up by one each time a carry signal is input from the write lower counter, and counts up to WCH. When the write lower counter 15 counts up to WCL, it returns to the initial value and continues counting again. Also, the write upper counter 16
Returns to the initial value when counting up to WCH, and continues counting.
【００３９】書込下位カウンタ１５は、各ブロックにお
ける列情報を繰り返し出力する。すなわち、“１”から
“Ｍ／Ｐ”までの値を繰り返し順次出力する。書込上位
カウンタ１６は、書込下位カウンタ１５が“Ｍ／Ｐ”ま
でカウントするごとに１ずつカウントアップして“Ｎ×
Ｐ”までの値を繰り返し順次出力する。第１の変換メメ
モリ１８は、書込上位カウンタ１６の値を“Ｐ”で除し
た商の値を書込行情報２１として、また“Ｐ”で除した
余りを書込切換制御信号１９として出力する。The write lower counter 15 repeatedly outputs column information in each block. That is, values from "1" to "M / P" are repeatedly and sequentially output. The write upper counter 16 counts up by one each time the write lower counter 15 counts up to “M / P” and “N ×
The first conversion memory 18 repeatedly outputs the value up to P. The first conversion memory 18 divides the value of the write upper counter 16 by “P” as the write line information 21 and divides it by “P”. The remainder is output as a write switching control signal 19.
【００４０】書込アドレス発生メモリ１３は、書込下位
カウンタ１５からの書込列情報１７と、第１の変換メモ
リ１８からの書込行情報２１とを基にして、インターリ
ーブＲＡＭ１１の各ブロックにおけるアクセスアドレス
を生成する。すなわち、書込下位カウンタ１５の計数値
から１を引いた値にＮをかけた値と第１の変換メモリ１
８からの行情報２１を足し合わせた値をインターリーブ
ＲＡＭ１１の各ブロック内でのアドレス情報として出力
する。第１のデコーダ２３は、第１の変換メモリ１８か
らの書込切換制御信号１９の値をデコードどして各ブロ
ックごとのイネーブル信号に変換する。すなわち、２進
数で表される書込切換制御信号１９が“１０”であれ
ば、第３番目のブロック（図２、５２3 ）のメモリ素子
にイネーブル信号を出力する。このように、書込アドレ
ス発生メモリは、１つのブロックにおけるアクセスアド
レスを発生すればよいので、必要なメモリ容量を削減す
ることができる。The write address generation memory 13 stores data in each block of the interleave RAM 11 on the basis of the write column information 17 from the write lower counter 15 and the write row information 21 from the first conversion memory 18. Generate an access address. That is, the value obtained by subtracting 1 from the count value of the write lower counter 15 and multiplying by N and the first conversion memory 1
A value obtained by adding the row information 21 from 8 is output as address information in each block of the interleave RAM 11. The first decoder 23 decodes the value of the write switching control signal 19 from the first conversion memory 18 and converts it into an enable signal for each block. That is, if the write switching control signal 19 represented by a binary number is "10", an enable signal is output to the memory element of the third block (52 3 in FIG. 2). As described above, the write address generation memory only needs to generate an access address in one block, so that the required memory capacity can be reduced.
【００４１】次に、読み出し動作について説明する。Next, the read operation will be described.
【００４２】読み出しは、行方向に行われる。したがっ
て、１ブロック分のデータを読み出ずごとにブロックを
切り換えることになる。読出下位カウンタ３３の最大計
数値をＲＣＬと、読出上位カウンタ３４の最大計数値を
ＲＣＨとすると、これらの値は次式を満足する。 １ブロックのデータ数＝ＲＣＬ×Ｘ （３） ここでＸは任意の正整数である。１ブロックのデータ数
は（Ｎ×Ｍ／Ｐ）であるので、これを（３）式に代入す
ると次式になる。 （Ｎ×Ｍ／Ｐ）＝ＲＣＬ×Ｘ （４） これを変形すると次式が得られる。 ＲＣＬ＝（Ｎ×Ｍ）÷（Ｐ×Ｘ） （５） また、ＲＣＬとＲＣＨをかけ合わせたものが、１フレー
ム分のデータ数であるので次式の関係が成立する。 Ｎ×Ｍ＝ＲＣＬ×ＲＣＨ （６） （６）式を（５）式に代入するとＸは次式となる。 Ｘ＝ＲＣＨ／Ｐ （７） すなわち、ＲＣＨと、ＲＣＬの値は（６）式と（７）式
を満たせばよい。Reading is performed in the row direction. Therefore, the block is switched every time one block of data is not read. Assuming that the maximum count value of the read lower counter 33 is RCL and the maximum count value of the read upper counter 34 is RCH, these values satisfy the following expression. Number of data in one block = RCL × X (3) where X is an arbitrary positive integer. Since the number of data in one block is (N × M / P), substituting this into equation (3) gives the following equation. (N × M / P) = RCL × X (4) By transforming this, the following equation is obtained. RCL = (N × M) ÷ (P × X) (5) Further, since the product of RCL and RCH is the number of data for one frame, the following relationship is established. N × M = RCL × RCH (6) When the equation (6) is substituted into the equation (5), X becomes the following equation. X = RCH / P (7) That is, the values of RCH and RCL may satisfy the expressions (6) and (7).
【００４３】読み出しが開始されると、メモリサイクル
ごとに読出下位カウンタ３３は“１”からＲＣＬまでの
値を順次繰り返し計数する。読出上位カウンタ３４は、
読出下位カウンタ３３がＲＣＬまでカウントしてキャリ
信号が入力されるごとに１ずつカウントアップし、ＲＣ
Ｈまでの値を繰り返し計数する。第２の変換メモリ３３
は、読出上位カウンタ３４の計数値を（７）式で示した
Ｘで除した余りを読出列情報３８として出力する。また
読出上位カウンタ３４の計数値をＸで除した商の値を読
出切換制御信号３７として出力する。When reading is started, the reading lower counter 33 repeatedly counts the value from "1" to RCL in each memory cycle. The read upper counter 34 is
The read lower counter 33 counts up to RCL and counts up by one each time a carry signal is input.
The values up to H are counted repeatedly. Second conversion memory 33
Outputs the remainder obtained by dividing the count value of the read upper counter 34 by X shown in Expression (7) as read column information 38. The quotient value obtained by dividing the count value of the read upper counter 34 by X is output as the read switching control signal 37.
【００４４】読み出しアドレス発生メモリ３１は、読出
下位カウンタ３３の計数値である読出行情報３５と、第
２の変換メモリ３６からの読出列情報３８とから、１ブ
ロック内におけるアクセスアドレス３９を出力する。す
なわち、読出列情報３８の値にＲＣＬを掛けたものに読
出下位カウンタ３３の計数値を足したものを１ブロック
内のアクセスアドレスとして出力する。第２のデコーダ
４１は、読出切換制御信号３７をデコードして各ブロッ
クのメモリ素子についてのイネーブル信号４２を出力す
る。The read address generation memory 31 outputs an access address 39 in one block from the read row information 35 which is the count value of the read lower counter 33 and the read column information 38 from the second conversion memory 36. . That is, a value obtained by multiplying the value of the read column information 38 by RCL and the count value of the read lower counter 33 is output as an access address in one block. The second decoder 41 decodes the read switching control signal 37 and outputs an enable signal 42 for the memory element of each block.
【００４５】次に、入力されるデータのフレーム長と異
なるフレーム長にフレーミングしてインターリーブされ
たデータを出力するインターリーブ装置について説明す
る。Next, an interleave device that outputs interleaved data by framing to a frame length different from the frame length of the input data will be described.
【００４６】図５（ａ）に示した入力データを同図
（ｂ）の形式にフレーミングして出力するものとする。
このインターリーブ装置の図１とその回路構成は同一で
あるのである。ただし、第１のフレームカウンタ１４の
クロック周波数は、Ｘメガヘルツであり、第２のフレー
ムカウンタのクロック周波数はＹメガヘルツである。ま
た、読出下位カウンタ３３と読出上位カウンタ３４の最
大計数値と、読出アドレス発生メモリと第２の変換メモ
リ３６の記憶内容が図１の回路に比べて相違している。
インターリーブＲＡＭ１１への書き込みは列方向に行わ
れ、読み出しは行方向に行われる。It is assumed that the input data shown in FIG. 5A is framed into the format shown in FIG.
The circuit configuration of this interleave device is the same as that of FIG. However, the clock frequency of the first frame counter 14 is X megahertz, and the clock frequency of the second frame counter is Y megahertz. The maximum count values of the read lower counter 33 and the read upper counter 34 and the storage contents of the read address generation memory and the second conversion memory 36 are different from those of the circuit of FIG.
Writing to the interleave RAM 11 is performed in the column direction, and reading is performed in the row direction.
【００４７】読出下位カウンタ３３の最大計数値は、図
５（ｂ）に示した各データシンボルにおけるデータ数に
なっている。また読出上位カインタ３４の最大計数値
は、１フレーム内におけるデータシンボルの数になって
いる。さらに、インターリーブＲＡＭ１１の所定のアド
レスに、無効データとしてたとえば“０”が予め登録さ
れている。この領域には、入力データが書き込まれない
ようになっている。The maximum count value of the read lower counter 33 is the number of data in each data symbol shown in FIG. Further, the maximum count value of the read upper-level painter 34 is the number of data symbols in one frame. Further, for example, “0” is registered in advance at a predetermined address of the interleave RAM 11 as invalid data. Input data is not written in this area.
【００４８】読出上位カウンタ３４からのデータシンボ
ル数の計数値を基にして、第２の変換メモリ３６は、当
該データシンボルの格納されているインターリーブＲＡ
Ｍのブロック（メモリ素子）を表わした読出切換信号３
７を出力する。また、第２の変換メモリ３６から、１つ
のブロック内におけるデータシンボルの番号が出力され
る。読み出しアドレス発生メモリ３１は、読出下位カウ
ンタ３３の計数値である１つのデータシンボルの読出番
号と、第２の変換メモリ３６からの１つのブロック内に
おけるデータシンボルの番号を１つのブロック内におけ
るインターリーブＲＡＭのアクセスアドレスを出力す
る。この際、読出下位カウンタ３の計数値が１つのデー
タシンボル内における有効データ部分に対応する値であ
るときは、有効データを行方向に読み出すためのアドレ
ス情報を出力する。一方、読出下位カウンタ３３の計数
値が無効データ部分に対応する値のときは、無効データ
の格納されているアドレスを出力する。Based on the count value of the number of data symbols from the read upper counter 34, the second conversion memory 36 stores the interleaved RA in which the data symbol is stored.
Read switching signal 3 representing M blocks (memory elements)
7 is output. The second conversion memory 36 outputs the number of the data symbol in one block. The read address generation memory 31 stores the read number of one data symbol, which is the count value of the read lower counter 33, and the number of the data symbol in one block from the second conversion memory 36 as an interleave RAM in one block. Output the access address. At this time, when the count value of the read lower counter 3 is a value corresponding to the valid data portion in one data symbol, the address information for reading the valid data in the row direction is output. On the other hand, when the count value of the read lower counter 33 is a value corresponding to the invalid data portion, the address at which the invalid data is stored is output.
【００４９】第２のデコーダ４１は、第２の変換メモリ
３６からの読出切換制御信号３７をデコードし、インタ
ーリーブＲＡＭ１１の各ブロックのメモリ素子へのイネ
ーブル信号を出力する。たとえば、１つのブロックに５
個のデータシンボルが含まれるときは、第２の変換メモ
リ３６は、読出切換制御信号３７として、読出上位カウ
ンタ３４が“５”だけカウントアップするごとに１ずつ
増加し、かつブロック数の値までを繰り返し出力する。
第２のデコーダ４１は、この値に対応するブロックのメ
モリ素子にイネーブル信号を出力する。すなわち、デー
タシンボル５個ごとにイネーブルとなるメモリ素子を切
り換える。The second decoder 41 decodes the read switching control signal 37 from the second conversion memory 36, and outputs an enable signal to the memory element of each block of the interleave RAM 11. For example, 5 in one block
When the number of data symbols is included, the second conversion memory 36 increases the read switching control signal 37 by one each time the read upper counter 34 counts up by "5" and up to the value of the number of blocks. Is repeatedly output.
The second decoder 41 outputs an enable signal to the memory element of the block corresponding to this value. That is, the memory element to be enabled is switched every five data symbols.
【００５０】このように、インターリーブＲＡＭ１１か
ら行方向にデータを読み出すときにフレーミングを同時
に行うので、インターリーブＲＡＭは１フレーム分だけ
用意すれば良い。また、書き込み用と読み出し用のアド
レス発生回路が１組だけで済み、回路構成の簡略化を図
ることができる。さらに、読み出しアドレス発生メモリ
は１つのブロック内におけるデータ数を取り扱うだけで
よいので、その容量を削減することができる。As described above, framing is performed simultaneously when data is read from the interleave RAM 11 in the row direction, so that only one interleave RAM needs to be prepared. Further, only one set of address generating circuits for writing and reading is required, and the circuit configuration can be simplified. Furthermore, since the read address generation memory only needs to handle the number of data in one block, the capacity can be reduced.
【００５１】以上説明した実施の形態では、変換メモリ
を用いて、行情報と切換制御信号を生成したが、２個の
カウンタでこれらの信号を生成することもできる。たと
えば、書込下位カウンタがＭ／Ｐまで計数するとする
と、そのキャリ信号をＰ個まで繰り返しカウントするカ
ウンタにより、ブロックの切換制御信号を生成する。ま
た、切換信号を出力するカウンタのキャリ信号をＮまで
繰り返し計数するカウンタによって行情報を生成させる
ことができる。In the above-described embodiment, the row information and the switching control signal are generated by using the conversion memory. However, these signals can be generated by two counters. For example, assuming that the write lower counter counts up to M / P, a block switching control signal is generated by a counter that repeatedly counts up to P carry signals. Further, row information can be generated by a counter that repeatedly counts the carry signal of the counter that outputs the switching signal up to N.
【００５２】また実施の形態では、インターリーブＲＡ
Ｍを各ブロックごとに個別のメモリ素子を用いることに
したが、１つのメモリ素子に１フレーム分のデータを格
納するようにしてもよい。この場合には、変換メモリの
出力する切換制御信号をそのままインターリーブＲＡＭ
への上位アドレスとして用いればよい。インターリーブ
ＲＡＭのブロック数は２以上の任意の数で良いが、ブロ
ック数を多くすればそれだけ、アドレス発生メモリの容
量を少なくすることができる。In the embodiment, the interleaved RA
Although a separate memory element is used for M for each block, one frame of data may be stored in one memory element. In this case, the switching control signal output from the conversion memory is directly used in the interleave RAM.
May be used as an upper address to the server. The number of blocks of the interleave RAM may be an arbitrary number of 2 or more, but the larger the number of blocks, the smaller the capacity of the address generation memory.
【００５３】[0053]
【発明の効果】このように請求項１および請求項２記載
の発明によれば、第１および第２のカウンタに分けて各
カウンタの計数値を基に、Ｎ行Ｍ列の記憶領域のアドレ
ス情報を、Ｐ個のブロックに分割した場合におけるブロ
ックの情報と各ブロック内でのアドレス情報に分けて生
成している。これにより、アドレス情報手段は、１ブロ
ック内でのアドレス情報を出力するだけで良いので、そ
の回路構成を簡略化することができる。特に、アドレス
生成をメモリで行う場合には、その容量を大幅に削減す
ることができる。As described above, according to the first and second aspects of the present invention, the address of the storage area of N rows and M columns is divided into the first and second counters and based on the count value of each counter. The information is generated by dividing the information into blocks when the information is divided into P blocks and address information in each block. Thus, the address information means only needs to output the address information in one block, so that the circuit configuration can be simplified. In particular, when address generation is performed by a memory, the capacity can be significantly reduced.
【００５４】また請求項３記載の発明によれば、計数値
変換手段を第２のカウンタの計数値をそのアドレス情報
として入力し、各アドレスに応じた出力値を予め登録し
たメモリとしたので、回路構成の簡略化を図ることがで
きる。According to the third aspect of the present invention, the count value conversion means is a memory in which the count value of the second counter is input as its address information, and the output value corresponding to each address is registered in advance. The circuit configuration can be simplified.
【００５５】さらに請求項４記載の発明によれば、アド
レス情報出力手段として、第１のカウンタの計数値およ
び計数値変換手段から入力される倍数情報をそれぞれア
ドレス情報として入力し、各アドレスに応じた出力値を
予め登録したメモリを用いている。これにより１ブロッ
ク分のアドレス情報への変換を容易に行うことができ、
回路構成の簡略化を図ることができる。また、アドレス
情報出力手段は１ブロック分のアドレス情報を出力する
だけでよいので、その記憶容量を削減することができ
る。Further, according to the present invention, as the address information output means, the count value of the first counter and the multiple information input from the count value conversion means are input as address information, respectively, and the address information is output in accordance with each address. A memory in which the output values registered in advance are used. This makes it easy to convert to one block of address information,
The circuit configuration can be simplified. Further, since the address information output means only needs to output one block of address information, its storage capacity can be reduced.
【００５６】また請求項５記載の発明によれば、各ブロ
ックごとにメモリ素子を分けたので、各フレームのデー
タサイズが大きくてもインターリーブすることができ
る。According to the fifth aspect of the present invention, since memory elements are divided for each block, interleaving can be performed even if the data size of each frame is large.
【００５７】さらに請求項６記載の発明によれば、イン
ターリーブして読み出す際に、書き込みと読み出しのク
ロック信号の周期の違い、すなわち書き込みと読み出し
のフレームサイズの差分に相当する数だけのダミーデー
タを付加している。これにより、インターリーブ用とフ
レーミング用のメモリを共用することができる。また、
アドレス発生回路を１組用意するだけでよく、回路規模
を小さくすることができる。Further, according to the present invention, when interleaving and reading, dummy data of a number corresponding to the difference between the periods of the clock signals for writing and reading, that is, the difference between the frame sizes of writing and reading, is read. Has been added. Thereby, the memory for interleaving and the memory for framing can be shared. Also,
It is only necessary to prepare one set of address generation circuits, and the circuit scale can be reduced.
【図１】本発明の一実施の形態におけるインターリーブ
装置の構成の概要を表わしたブロック図である。FIG. 1 is a block diagram illustrating an outline of a configuration of an interleave device according to an embodiment of the present invention.
【図２】インターリーブＲＡＭの各ブロックの構成を表
わした説明図である。FIG. 2 is an explanatory diagram showing a configuration of each block of an interleave RAM.
【図３】インターリーブする際のメモリのアクセス順序
を表わした説明図である。FIG. 3 is an explanatory diagram showing a memory access order at the time of interleaving.
【図４】従来から使用されているアドレス発生メモリを
用いたインターリーブ装置の構成の概要を表わしたブロ
ック図である。FIG. 4 is a block diagram showing an outline of a configuration of an interleave device using an address generation memory conventionally used.
【図５】入力されるデータのフレーム構成とインターリ
ーブ装置からフレーミングされて出力されるデータのフ
レーム構成の一例を表わした説明図である。FIG. 5 is an explanatory diagram showing an example of a frame configuration of input data and a frame configuration of data framed and output from an interleaving device.
【図６】従来から使用されているインターリーブしたデ
ータをフレーミングして出力するインターリーブ装置の
構成の概要を表わしたブロック図である。FIG. 6 is a block diagram showing an outline of a configuration of an interleaving device that conventionally uses interleaved data by framing and outputting the data.
１１ インターリーブＲＡＭ １２ ブロック １３ 書き込みアドレス発生メモリ １５、１６、３３、３４ カウンタ １８、３６ 変換メモリ ２３、４１ デコーダ ３１ 読み出しアドレス発生メモリ 11 Interleave RAM 12 Block 13 Write address generation memory 15, 16, 33, 34 Counter 18, 36 Conversion memory 23, 41 Decoder 31 Read address generation memory
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/02 570 G06F 12/16 320 H03M 13/22 H04B 14/04 H04L 1/00Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) G06F 12/02 570 G06F 12/16 320 H03M 13/22 H04B 14/04 H04L 1/00
Claims (6)
ータを格納するデータ記憶手段と、 このデータ記憶手段に各データを読み書きするタイミン
グを表わしたクロック信号をその計数値がＰ（ＰはＭの
２以上の任意の約数）分のＭに達するまでの範囲で繰り
返し計数する第１のカウンタと、 この第１のカウンタの計数値が前記Ｐ分のＭの値に達す
るごとに１つずカウントアップしてその計数値がＮ×Ｐ
に達するまでの範囲を繰り返し計数する第２のカウンタ
と、 この第２のカウンタの計数値をＰで除した商を表わした
倍数情報と、Ｐで除した余りを表わしたブロック情報と
に変換する計数値変換手段と、 前記第１のカウンタの計数値から１を引いた値にＮをか
けた値とこの計数値変換手段の出力する倍数情報を足し
合わせた値を前記データ記憶手段の記憶領域をそのアド
レス順にＰ個のブロックに等分割した場合における各ブ
ロック内でのアドレス情報として出力するアドレス情報
出力手段と、 前記計数値変換手段の出力するブロック情報の値に応じ
て前記Ｐ個のブロックのいずれか１つを指し示すブロッ
ク選択信号を出力するブロック選択信号出力手段とを具
備することを特徴とするインターリーブ装置。1. A data storage means for storing N.times.M (N and M are arbitrary positive integers) data, and a clock signal indicating the timing of reading and writing each data in the data storage means. A first counter that repeatedly counts in a range until P (P is an arbitrary divisor of 2 or more of M) reaches M, and the count value of the first counter reaches the value of M in P Count up one by one and the count value becomes N × P
, A second counter that repeatedly counts the range up to, a multiple information representing a quotient obtained by dividing the count value of the second counter by P, and a block information representing a remainder obtained by dividing by P. Count value conversion means, and a value obtained by adding N to a value obtained by subtracting 1 from the count value of the first counter and multiple information output from the count value conversion means, to a storage area of the data storage means. Address information output means for outputting as address information in each block in a case where the blocks are equally divided into P blocks in the order of their addresses; and the P blocks according to the value of the block information output from the count value conversion means. And a block selection signal output means for outputting a block selection signal indicating any one of the above.
ータを格納するデータ記憶手段と、 このデータ記憶手段に各データを読み書きするタイミン
グを表わしたクロック信号をその計数値がＮ×ＭをＰ
（ＰはＮにＭをかけた値の２以上の任意の約数）除した
値をＱ（ＱはＮにＭをかけた値をＰで除した値の任意の
約数）で除した値である単位計数値に達するまでの範囲
で繰り返し計数する第１のカウンタと、 この第１のカウンタが前記単位計数値まで計数するごと
に１つずカウントアップしその計数値がＰにＱをかけた
値に達するまでの範囲を繰り返し計数する第２のカウン
タと、 この第２のカウンタの計数値をＱで除した商を表わした
ブロック情報と、Ｑで除した余りを表わした倍数情報と
に変換する計数値変換手段と、 この計数値変換手段の出力する倍数情報に前記単位計数
値をかけた値に前記第１のカウンタの計数値を足し合わ
せた値を前記データ記憶手段の記憶領域をそのアドレス
順にＰ個のブロックに等分割した場合における各ブロッ
ク内でのアドレス情報として出力するアドレス情報出力
手段と、 前記計数値変換手段の出力するブロック情報の値に応じ
て前記Ｐ個のブロックのいずれか１つを指し示すブロッ
ク選択信号を出力するブロック選択信号出力手段とを具
備することを特徴とするインターリーブ装置。2. A data storage means for storing N.times.M (N and M are arbitrary positive integers) data, and a clock signal representing the timing of reading and writing each data in the data storage means. N × M is P
(P is an arbitrary divisor of 2 or more of N multiplied by M) divided by Q (Q is an arbitrary divisor of N multiplied by M divided by P) A first counter that counts repeatedly until a unit count value is reached, and each time the first counter counts up to the unit count value, counts up by one and multiplies P by Q. A second counter that repeatedly counts the range until the value reaches the value obtained, block information indicating a quotient obtained by dividing the count value of the second counter by Q, and multiple information indicating a remainder obtained by dividing the count value by Q. A count value converting means for converting; and a value obtained by adding a count value of the first counter to a value obtained by multiplying the multiple information output from the count value converting means by the unit count value, in a storage area of the data storage means. In the case of equally dividing into P blocks in the order of the address, Address information output means for outputting as address information in the lock; and block selection for outputting a block selection signal indicating one of the P blocks according to the value of the block information output from the count value conversion means. An interleave device comprising: signal output means.
の計数値をアドレス情報として入力するとともに各アド
レスに対応する出力値の予め登録されたメモリであるこ
とを特徴とする請求項１または請求項２記載のインター
リーブ装置。3. The memory according to claim 1, wherein said count value conversion means is a memory in which a count value of a second counter is input as address information and an output value corresponding to each address is registered in advance. The interleave device according to claim 2.
ウンタの計数値をおよび前記計数値変換手段から入力さ
れる倍数情報をそれぞれアドレス情報として入力すると
ともに各アドレスに対応する出力値の予め登録されたメ
モリであることを特徴とする請求項１または請求項２記
載のインターリーブ装置。4. The address information output means inputs the count value of the first counter and the multiple information input from the count value conversion means as address information, and pre-registers an output value corresponding to each address. 3. The interleave device according to claim 1, wherein the memory is a memory that has been programmed.
憶領域をそれぞれ備えた複数のメモリ素子であることを
特徴とする請求項１または請求項２記載のインターリー
ブ装置。5. The interleave device according to claim 1, wherein said data storage means is a plurality of memory elements each having a storage area for one block.
手段と、 予め定められた値のダミーデータの格納されたダミーデ
ータ格納手段と、 所定周期の第１のクロック信号を出力する第１のクロッ
ク生成手段と、 この第１のクロック信号の各周期ごとに前記データ記憶
手段の記憶領域をＮ行Ｍ列の行列としてその列方向に１
列分進むごとに行方向に１だけ進むアドレス情報を順次
生成する列方向優先アドレス生成手段と、 この列方向優先アドレス生成手段の生成するアドレス情
報に従い所定の入力データを前記データ記憶手段に順次
書き込むデータ書込手段と、 前記第１のクロック信号のよりも短い周期の第２のクロ
ック信号を出力する第２のクロック生成手段と、 この第２のクロック信号をＮ×Ｍ個よりも多い所定数ま
で計数する計数手段と、 この計数手段の計数値がＮ×Ｍ個の予め定められた有効
値のいずれかと等しいとき前記データ記憶手段の記憶領
域をＮ行Ｍ列の行列としてその行方向に１行分進むごと
に列方向に１だけ進むアドレス情報を順次生成し、計数
手段の計数値が前記有効値以外のとき前記ダミーデータ
格納手段を選択するアドレス情報を生成する行方向優先
アドレス生成手段と、 この行方向優先アドレス生成手段の生成するアドレス情
報に従い前記データ記憶手段あるいはダミーデータ格納
手段からデータを順次読み出すデータ読出手段とを具備
することを特徴とするインターリーブ装置。6. A data storage means for storing N × M pieces of data, a dummy data storage means for storing dummy data having a predetermined value, and a first means for outputting a first clock signal of a predetermined cycle. Clock generation means, and for each cycle of the first clock signal, the storage area of the data storage means is defined as a matrix of N rows and M columns, and 1
A column direction priority address generation means for sequentially generating address information which advances by one in the row direction every time the column is advanced, and sequentially writes predetermined input data into the data storage means in accordance with the address information generated by the column direction priority address generation means Data writing means; second clock generating means for outputting a second clock signal having a shorter cycle than the first clock signal; and a predetermined number of the second clock signals greater than N × M A counting means for counting up to the following, and when the count value of the counting means is equal to any one of N × M predetermined effective values, the storage area of the data storage means is defined as a matrix of N rows and M columns, and 1 in the row direction. Address information is sequentially generated by one in the column direction each time the row is advanced, and when the count value of the counting means is other than the valid value, address information for selecting the dummy data storage means is generated. An interleave apparatus comprising: a row direction priority address generating means for performing a read operation; and a data reading means for sequentially reading data from the data storage means or the dummy data storage means in accordance with the address information generated by the row direction priority address generation means. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211538A JP2827978B2 (en) | 1995-08-21 | 1995-08-21 | Interleave device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211538A JP2827978B2 (en) | 1995-08-21 | 1995-08-21 | Interleave device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962585A JPH0962585A (en) | 1997-03-07 |
| JP2827978B2 true JP2827978B2 (en) | 1998-11-25 |
Family
ID=16607515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7211538A Expired - Fee Related JP2827978B2 (en) | 1995-08-21 | 1995-08-21 | Interleave device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827978B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338635B1 (en) * | 1999-07-13 | 2002-05-30 | 윤종용 | Address generating device and method for use in multi-stage channel interleaver/deinterleaver |
| CN1165112C (en) * | 1999-07-13 | 2004-09-01 | 三星电子株式会社 | Address generating device for use in multi-stage channel interleaver/deinterleaver |
| JP2001044951A (en) * | 1999-08-03 | 2001-02-16 | Toshiba Corp | Device for demodulating broadcast signal |
-
1995
- 1995-08-21 JP JP7211538A patent/JP2827978B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0962585A (en) | 1997-03-07 |
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| LAPS | Cancellation because of no payment of annual fees |