JP2823397B2 - Phase locked loop - Google Patents
Phase locked loopInfo
- Publication number
- JP2823397B2 JP2823397B2 JP3271083A JP27108391A JP2823397B2 JP 2823397 B2 JP2823397 B2 JP 2823397B2 JP 3271083 A JP3271083 A JP 3271083A JP 27108391 A JP27108391 A JP 27108391A JP 2823397 B2 JP2823397 B2 JP 2823397B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- potential
- voltage
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、基準クロックに対して
発振クロックを同期させる位相ロックループに関するも
ので、特に、発振周波数の安定化に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop for synchronizing an oscillation clock with a reference clock, and more particularly to stabilization of an oscillation frequency.
【0002】[0002]
【従来の技術】コンパクトディスクプレーヤやデジタル
オーディオテープレコーダ等のデジタルオーディオ機器
間において、所定のフォーマットに従うデータ伝送を行
う場合、伝送信号の受信側では、各機器を伝送信号に同
期させると共に、受信した伝送信号を各機器に対応する
フォーマットに復調するように構成される。この構成に
より、それぞれの機器内で用いられる信号のフォーマッ
トが異なる場合でも、互いにデータの受け渡しが可能と
なる。2. Description of the Related Art When data transmission according to a predetermined format is performed between digital audio devices such as a compact disk player and a digital audio tape recorder, a receiving side of a transmission signal synchronizes each device with the transmission signal and receives the data. The transmission signal is configured to be demodulated into a format corresponding to each device. With this configuration, even when the formats of the signals used in the respective devices are different, it is possible to exchange data with each other.
【0003】図4は、受信側の機器で伝送信号を受ける
インターフェイス回路の構成を示すブロック図である。
送信側の機器から伝送されてくる伝送信号DINは、受信
回路1に取り込まれ、この受信回路1から復調回路2に
入力される。伝送信号DINは、例えばEIAJ(日本電
子機械工業会)のフォーマットに従い、4ビットの固定
信号部分及び28ビットのデータ部分で構成され、これ
らの32ビットの信号が連続している。受信回路1で
は、バイフェーズ符号に変調された伝送信号DINのデー
タ部分のビットの切り換わりが検波され、その切り換わ
りのタイミングに一致したクロックDCKが取り出され
る。このクロックDCKは、位相ロックループ3に入力
されてクロックDCKに同期したクロックBCKを発生
するように構成される。復調回路2は、伝送信号DINに
同期したクロックBCKに基づき、伝送信号DINに対し
て各ビットのパリティチェックやオーディオ機器に対応
するフォーマットへの復調等の処理を施し、伝送信号D
INに同期した所望のフォーマットのオーディオ信号D
OUTを次段の回路に出力する。FIG. 4 is a block diagram showing a configuration of an interface circuit that receives a transmission signal at a receiving device.
A transmission signal D IN transmitted from a device on the transmission side is taken into the receiving circuit 1 and is input from the receiving circuit 1 to the demodulation circuit 2. The transmission signal D IN is composed of, for example, a 4-bit fixed signal portion and a 28-bit data portion according to the format of the EIAJ (Electronic Manufacturers Association of Japan), and these 32-bit signals are continuous. In the receiving circuit 1, bit switching of the data portion of the transmission signal D IN modulated to the biphase code is detected, and a clock DCK that matches the switching timing is extracted. This clock DCK is input to the phase lock loop 3 and configured to generate a clock BCK synchronized with the clock DCK. Demodulation circuit 2, based on the clock BCK synchronized with the transmission signal D IN, applies processing such as demodulation to the format corresponding to the parity check and audio equipment of each bit to the transmission signal D IN, a transmission signal D
Audio signal D of desired format synchronized with IN
OUT is output to the next circuit.
【0004】逆に、送信側の機器では、そのオーディオ
機器に対応するフォーマットから各オーディオ機器に共
通の所定のフォーマットに変調した後に伝送ラインに送
出するように構成される。従って、このようなインター
フェイス回路によれば、受信側機器において、伝送信号
DINに同期し、且つ各オーディオ機器に対応するフォー
マットのオーディオ信号DOUTを得られることになるた
め、オーディオ機器間で信号のフォーマットが異なって
いる場合でも、信号の伝送が可能になる。On the other hand, a device on the transmitting side is configured to modulate a format corresponding to the audio device into a predetermined format common to each audio device, and then transmit the modulated signal to a transmission line. Therefore, according to such an interface circuit, the receiving device can obtain an audio signal D OUT in a format corresponding to each audio device in synchronization with the transmission signal D IN. Can be transmitted even if the formats of the files are different.
【0005】図5は、インターフェイス回路に採用され
る位相ロックループ3の構成を示すブロック図である。
クロックDCKとクロックBCKとの位相を比較する位
相比較器10は、位相検波部11及びチャージポンプ1
2からなり、基準となるクロックDCKに対してクロッ
クBCKが進んでいる場合に、接地側のMOSトランジ
スタをオンさせて接地電位を発生し、逆に遅れている場
合には、電源側のMOSトランジスタをオンさせて電源
電位を発生するように構成される。この位相比較器10
の出力PDは、ローパスフィルタ(LPF)13を通
し、制御電圧VCとして電圧制御発振器(VCO)14
に供給される。従って、クロックBCKがクロックDC
Kに対して進んだり遅れたりすると、それを打ち消すよ
うにVCO14の発振が制御され、VCO14の発振、
即ちクロックBCKがクロックDCKに同期することに
なる。FIG. 5 is a block diagram showing a configuration of the phase lock loop 3 employed in the interface circuit.
The phase comparator 10 for comparing the phases of the clock DCK and the clock BCK includes a phase detector 11 and a charge pump 1
When the clock BCK is advanced with respect to the reference clock DCK, the ground-side MOS transistor is turned on to generate the ground potential. Conversely, when the clock BCK is delayed, the power-side MOS transistor is generated. Is turned on to generate a power supply potential. This phase comparator 10
The output PD of, passed through a low pass filter (LPF) 13, a voltage controlled oscillator as a control voltage V C (VCO) 14
Supplied to Therefore, the clock BCK becomes the clock DC
The oscillation of the VCO 14 is controlled so as to cancel out the advance or delay of K, and the oscillation of the VCO 14
That is, the clock BCK is synchronized with the clock DCK.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上述の
ような位相ロックループ3においては、位相比較器10
の出力PDをVCO14に帰還する帰還路の時定数、即
ち、位相比較器10の出力PDを受けてVCO14に与
えるLPF13の時定数が比較的小さく設定される。こ
れは、位相ロックループ3の立ち上がりを速くしてイン
ターフェイス回路が伝送信号DINの周波数の変動に追従
しやすくするためであり、これにより伝送信号DINの周
波数の切り換わりに対応できるようになっている。However, in the phase locked loop 3 as described above, the phase comparator 10
, The time constant of the LPF 13 which receives the output PD of the phase comparator 10 and provides it to the VCO 14 is set relatively small. This is because the rise of the phase lock loop 3 is made faster so that the interface circuit can easily follow the fluctuation of the frequency of the transmission signal D IN , and accordingly, the switching of the frequency of the transmission signal D IN can be handled. ing.
【0007】しかしながら、帰還路の時定数が小さい位
相ロックループ3は、位相比較器10の出力PD含まれ
る微小なジッタが帰還路で十分に吸収されないため、V
CO14の発振にもジッタが含まれることになる。従っ
て、クロックBCKの周波数が安定せず、結果的に、復
調回路2での伝送信号DINの復調処理にエラーが発生す
る虞れがある。However, in the phase-locked loop 3 having a small time constant of the feedback path, since the minute jitter included in the output PD of the phase comparator 10 is not sufficiently absorbed in the feedback path, V
The oscillation of the CO 14 also includes jitter. Therefore, the frequency of the clock BCK is not stabilized, and as a result, an error may occur in the demodulation processing of the transmission signal D IN in the demodulation circuit 2.
【0008】そこで本発明は、位相ロックループ3のV
CO14の発振を安定化し、周波数変動の少ないクロッ
クBCKを得ることを目的とする。Accordingly, the present invention provides a method of
An object of the present invention is to stabilize the oscillation of the CO 14 and obtain a clock BCK with a small frequency fluctuation.
【0009】[0009]
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするとこ
は、一定周期の第1のクロックと電圧制御発振回路が発
振する第2のクロックとの位相差に基づいて上記電圧制
御発振回路の発振周波数を変動させ、上記第1のクロッ
クに対して上記第2のクロックを同期させる位相ロック
ループにおいて、上記位相比較器は、第1のクロックと
第2のクロックとの位相差を検波する位相検波部と、こ
の位相検波部の検波出力に応じて、所定の電位差を有す
る2電位から何れか一方の電位を取り出す出力部と、上
記位相検波部が検知した位相差が一定期間内となったと
きに上記出力部に与える上記2電位の電位差を小さく設
定する制御手段と、を備えたことにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and is characterized by a first clock having a constant period and a second clock in which a voltage-controlled oscillation circuit oscillates. A phase-locked loop that varies an oscillation frequency of the voltage-controlled oscillation circuit based on a phase difference from the first clock and synchronizes the second clock with the first clock. A phase detector for detecting a phase difference between the second clock and the second clock, and an output unit for extracting any one of two potentials having a predetermined potential difference according to a detection output of the phase detector; Control means for setting the potential difference between the two potentials to be applied to the output unit to be small when the phase difference detected by the phase detection unit is within a predetermined period.
【0010】[0010]
【作用】本発明によれば、位相ロックループの電圧制御
発振器が発振する第2のクロックが、基準となる第1の
クロックに同期した後に、位相比較器の出力部に与えら
れる電位差が小さく設定されるため、位相比較器の出力
の波高値が小さくなり、帰還路に設けられるローパスフ
ィルタによって高周波成分が容易に除去される。このた
め、電圧制御発振器に与えられる制御電圧が安定し、電
圧制御発振器の発振のジッタ成分が抑圧される。According to the present invention, after the second clock oscillated by the voltage-controlled oscillator of the phase locked loop is synchronized with the first reference clock, the potential difference applied to the output of the phase comparator is set to be small. Therefore, the peak value of the output of the phase comparator becomes small, and the high-frequency component is easily removed by the low-pass filter provided in the feedback path. Therefore, the control voltage supplied to the voltage controlled oscillator is stabilized, and the jitter component of the oscillation of the voltage controlled oscillator is suppressed.
【0011】[0011]
【実施例】図1は、本発明の位相ロックループの構成を
示すブロック図である。位相比較器20は、クロックD
CKとクロックBCKとの位相差を検波する位相検波部
21、この位相検波部21の2つの出力PDa、PDb
に応じて所定の電位を取り出して出力する出力部22、
及び位相検波部21の出力PDa、PDbを出力部22
のMOSトランジスタTa1、Ta2、Tb1、T 2に選択的
に与えるセレクタ23a、23bで構成される。位相検
波部21は、クロックDCKに対してクロックBCKの
位相を検波し、クロックBCKが遅れた期間に対応して
ローレベルとなる出力PDaと、クロックBCKが進ん
だ期間に対応してハイレベルとなる出力PDbを出力す
る。この出力PDa、PDbは、それぞれセレクタ23
a、23bから出力部22のPチャンネル型MOSトラ
ンジスタTa1、Ta2及びNチャンネル型MOSトランジ
スタTb1、Tb2のゲートに選択的に供給される。また、
Pチャンネル型MOSトランジスタTa1、Ta2及びNチ
ャンネル型MOSトランジスタTb1、Tb2のソースに
は、電源電圧を分圧する抵抗Rから得られる電位Va1、
Va2、Vb1、Vb2(Va1>Va2>Vb1>Vb2)がそれぞ
れ与えられる。従って、後述する位相差計測部24から
与えられる選択パルスSLCに応答して、クロックDC
KとクロックBCKとの位相差が大きいとき、即ち、位
相ロックループがロックしていない状態にあるときには
電位Va1、Vb1が出力PDa、PDbに応じて取り出さ
れ、位相ロックループがロックした状態にあるときには
電位Va2、Vb2が出力PDa、PDbに応じて取り出さ
れて位相比較器20の出力PDが作成される。FIG. 1 is a block diagram showing the configuration of a phase locked loop according to the present invention. The phase comparator 20 outputs the clock D
A phase detector 21 for detecting a phase difference between CK and the clock BCK, and two outputs PDa and PDb of the phase detector 21
An output unit 22 that extracts and outputs a predetermined potential according to
And outputs PDa and PDb of the phase detector 21 to the output unit 22.
Of the MOS transistors T a1 , T a2 , T b1 , and T 2 . The phase detector 21 detects the phase of the clock BCK with respect to the clock DCK, and outputs a low level output PDa corresponding to the period during which the clock BCK is delayed and a high level corresponding to the period during which the clock BCK advances. Output PDb. These outputs PDa and PDb are supplied to selectors 23
The gates of the P-channel MOS transistors T a1 and T a2 and the N-channel MOS transistors T b1 and T b2 of the output unit 22 are selectively supplied from a and 23b. Also,
The source of the P-channel type MOS transistors T a1, T a2 and N-channel type MOS transistors T b1, T b2, the potential V a1 obtained from the resistor R for dividing the power supply voltage,
Va2 , Vb1 , and Vb2 ( Va1 > Va2 > Vb1 > Vb2 ) are provided, respectively. Therefore, in response to the selection pulse SLC given from the phase difference measurement unit 24 described later, the clock DC
When the phase difference between K and the clock BCK is large, that is, when the phase locked loop is not locked, the potentials V a1 and V b1 are extracted according to the outputs PDa and PDb, and the phase locked loop is locked. output voltage V a2, V b2 PDa, is taken out according to PDb output PD of the phase comparator 20 is created when in.
【0012】そして、出力PDは、図5と同様にしてL
PF13を通して制御電圧VCとしてVCO14に供給
され、VCO14は、制御電圧VCに応じた周波数のク
ロックBCKを発生して位相ロックループに出力とす
る。図2は、位相差計測部24の構成を示すブロック図
で、図3は、その動作を説明するタイミング図である。The output PD is L as in FIG.
The control voltage V C is supplied to the VCO 14 through the PF 13, and the VCO 14 generates a clock BCK having a frequency corresponding to the control voltage V C and outputs the clock BCK to the phase locked loop. FIG. 2 is a block diagram showing the configuration of the phase difference measuring unit 24, and FIG. 3 is a timing chart for explaining the operation thereof.
【0013】この位相差計測部24は、位相検波部21
の出力PDa、PDbを受け、その立ち上がり及び立ち下
がりのタイミングを検知するエッジ検波回路25及びク
ロックDCKより十分に周期の短いクロックHCKカウ
ントするカウンタ26及びカウンタ26のカウント値を
デコードするデコーダ27により構成される。エッジ検
出回路25は、出力PDaの立ち下がり及び出力PDbの
立ち上がりにタイミングを設定するリセットパルスRS
と、出力PDaの立ち上がり及び出力PDbの立ち下がり
にタイミングを設定するストップパルスSTとを発生す
る。カウンタ26は、リセットパルスRSのタイミング
でリセットされてクロックHCKをカウントし、ストッ
プパルスSTのタイミングでカウント動作を停止してカ
ウント値をデコーダ27に出力する。これにより、リセ
ットパルスRSからストップパルスSTまでの期間にカ
ウンタ26がカウントするクロック数によりクロックD
CKとクロックBCKとの位相差が表される。デコーダ
27は、特定の値に対してカウンタ26のカウント値の
大小を判定し、位相差が特定の範囲に収まったか否かを
検知する。そこで、クロックDCKとクロックBCKと
の位相差が特定範囲内にあるときに、セレクタ23a、
23bの選択をMOSトランジスタTa2、Tb2側に設定
する選択パルスSLを作成してセレクタ23a、23b
に供給するように構成される。The phase difference measuring section 24 includes a phase detecting section 21
And an edge detection circuit 25 for detecting the rising and falling timings of the output signals PDa and PDb, a counter 26 for counting the clock HCK whose cycle is sufficiently shorter than the clock DCK, and a decoder 27 for decoding the count value of the counter 26. Is done. The edge detection circuit 25 is provided with a reset pulse RS for setting the timing at the fall of the output PDa and the rise of the output PDb.
And a stop pulse ST for setting timing at the rise of the output PDa and the fall of the output PDb. The counter 26 is reset at the timing of the reset pulse RS, counts the clock HCK, stops the counting operation at the timing of the stop pulse ST, and outputs the count value to the decoder 27. Thus, the clock D is calculated based on the number of clocks counted by the counter 26 during the period from the reset pulse RS to the stop pulse ST.
The phase difference between CK and clock BCK is represented. The decoder 27 determines the magnitude of the count value of the counter 26 with respect to a specific value, and detects whether or not the phase difference falls within a specific range. Therefore, when the phase difference between the clock DCK and the clock BCK is within a specific range, the selector 23a,
A selection pulse SL for setting the selection of 23b to the side of the MOS transistors Ta2 and Tb2 is generated to select the selectors 23a and 23b.
It is configured to supply to.
【0014】以上の構成によると、クロックDCKとク
ロックBCKとの位相差が小さくなり、位相ロックルー
プがロックした状態となると、位相比較器20の出力部
22から取り出される2電位の電位差が縮小されるた
め、出力PDの波高値が小さくなり、この出力PDの高
周波成分がLPF13により吸収されやすくなる。な
お、本実施例においては、位相比較器20の出力部22
のMOSトランジスタを2段構成としたが、段階的に異
なる電位が与えられる3対以上のMOSトランジスタを
並列接続すれば、出力部22の駆動能力を3段階以上に
変更できるように構成することもできる。According to the above configuration, the phase difference between the clock DCK and the clock BCK is reduced, and when the phase lock loop is locked, the potential difference between the two potentials extracted from the output unit 22 of the phase comparator 20 is reduced. Therefore, the peak value of the output PD becomes small, and the high-frequency component of the output PD is easily absorbed by the LPF 13. In this embodiment, the output unit 22 of the phase comparator 20
Are configured in two stages, but the driving capability of the output unit 22 can be changed to three or more stages by connecting three or more pairs of MOS transistors to which different potentials are applied stepwise. it can.
【0015】また、このような位相ロックループは、イ
ンターフェイス回路に限らず、周波数シンセサイザや各
種同期信号の発生に利用することもできる。[0015] Such a phase locked loop is not limited to an interface circuit, but can be used for generating a frequency synthesizer or various synchronization signals.
【0016】[0016]
【発明の効果】本発明によれば、基本となるクロックの
周波数の変化に機敏に追従する位相ロックループの動作
を損なうことなく、位相ロックループがロックした後に
電圧制御発振器の発振するクロックの周波数を安定化さ
せることができるため、発振するクロックのジッタが抑
圧され、常に安定した周波数のクロックを供給すること
ができる。According to the present invention, the frequency of the clock oscillated by the voltage-controlled oscillator after the phase locked loop is locked without impairing the operation of the phase locked loop that quickly follows the change of the basic clock frequency. Can be stabilized, the jitter of the oscillating clock is suppressed, and a clock with a stable frequency can always be supplied.
【図1】本発明の位相ロックループの構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a configuration of a phase locked loop according to the present invention.
【図2】位相差計測部の構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a phase difference measurement unit.
【図3】回路動作を説明するタイミング図である。FIG. 3 is a timing chart illustrating circuit operation.
【図4】従来のインターフェイス回路の構成を示すブロ
ック図である。FIG. 4 is a block diagram showing a configuration of a conventional interface circuit.
【図5】従来の位相ロックループの構成を示す図であ
る。FIG. 5 is a diagram showing a configuration of a conventional phase locked loop.
1 受信回路 2 復調回路 3 位相ロックループ 10 位相比較器 11、21 位相検波部 12、22 出力部 13 ローパスフィルタ 23a、23b セレクタ 24 位相差計測部 25 エッジ検波回路 26 カウンタ 27 デコーダ DESCRIPTION OF SYMBOLS 1 Receiving circuit 2 Demodulation circuit 3 Phase lock loop 10 Phase comparator 11, 21 Phase detection part 12, 22 Output part 13 Low-pass filter 23a, 23b Selector 24 Phase difference measurement part 25 Edge detection circuit 26 Counter 27 Decoder
Claims (2)
る電圧制御発振器と、一定周期の第1のクロックと上記
電圧制御発振器から出力される第2のクロックとの位相
を比較する位相比較器と、この位相比較器の出力を制御
電圧として上記電圧制御発振器に帰還する帰還路と、上
記位相比較器の比較動作に基づいて上記第1のクロック
と上記第2のクロックとの位相差を計測する計測部と、
を備え、上記位相比較器は、上記第1のクロックと上記
第2のクロックとの位相差を検波する位相検波部と、電
源接地間に複数の抵抗が直列に接続され、各接続点から
第1の電位差を有する第1及び第2の電位を供給すると
共に、上記第1の電位差よりも小さい第2の電位差を有
する第3及び第4の電位を供給する抵抗列と、上記第1
のクロックと上記第2のクロックとの位相差が所定の範
囲を超えているとき上記位相検波部の検波出力に応答し
て上記第1の電位または上記第2の電位を取り出し、上
記第1のクロックと上記第2のクロックとの位相差が所
定の範囲内にあるとき上記位相検波部の検波出力に応答
して上記第3の電位または上記第4の電位を取り出す出
力部と、を含むことを特徴とする位相ロックループ。 An oscillation frequency is varied according to a control voltage.
Voltage-controlled oscillator, a first clock having a constant period,
Phase with second clock output from voltage controlled oscillator
And the output of this phase comparator are controlled.
A feedback path for feeding back the voltage-controlled oscillator as a voltage;
The first clock based on the comparison operation of the phase comparator
A measuring unit for measuring a phase difference between the first clock and the second clock;
Wherein the phase comparator includes the first clock and the first clock.
A phase detection unit for detecting a phase difference from the second clock;
Multiple resistors are connected in series between the source grounds, and
When the first and second potentials having the first potential difference are supplied
Both have a second potential difference smaller than the first potential difference.
A resistor string for supplying third and fourth potentials;
Phase difference between the second clock and the second clock is within a predetermined range.
Response to the detection output of the phase detector when
Take out the first potential or the second potential, and
The phase difference between the first clock and the second clock is
Responds to the detection output of the phase detector when it is within the specified range
To take out the third potential or the fourth potential
And a force part.
力に応答して上記第2のクロックの周期よりも短い周期
でカウント動作するカウンタと、このカウンタのカウン
ト値が所定の値を超えるか否か応じて上記出力部に選択
指示を与えるデコーダと、を含むことを特徴とする請求
項1に記載の位相ロックループ。 2. The detecting section according to claim 1, wherein said measuring section detects and detects a signal from said phase detecting section.
A period shorter than the period of the second clock in response to a force;
Counter that counts on
Selected according to whether or not the default value exceeds the specified value
And a decoder for providing instructions.
Item 2. A phase locked loop according to item 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3271083A JP2823397B2 (en) | 1991-10-18 | 1991-10-18 | Phase locked loop |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3271083A JP2823397B2 (en) | 1991-10-18 | 1991-10-18 | Phase locked loop |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05110424A JPH05110424A (en) | 1993-04-30 |
JP2823397B2 true JP2823397B2 (en) | 1998-11-11 |
Family
ID=17495135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3271083A Expired - Lifetime JP2823397B2 (en) | 1991-10-18 | 1991-10-18 | Phase locked loop |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2823397B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0793574B2 (en) * | 1986-10-03 | 1995-10-09 | 松下電器産業株式会社 | Multi-mode PLL circuit |
-
1991
- 1991-10-18 JP JP3271083A patent/JP2823397B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05110424A (en) | 1993-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5592125A (en) | Modified bang-bang phase detector with ternary output | |
GB2091961A (en) | Phase tolerant bit synchronizer for digital signals | |
JPH01161936A (en) | Clock recovery apparatus using digital pll | |
US7702058B2 (en) | Data recovery method and module | |
EP0952669B1 (en) | Phase comparison circuit | |
US6157218A (en) | Phase-frequency detection with no dead zone | |
US5640523A (en) | Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery | |
JP2003224471A (en) | Pll circuit and optical communication receiver | |
US20050035798A1 (en) | Circuit, apparatus and method for obtaining a lock state value | |
US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
EP1104113A3 (en) | Clock and data recovery circuit for optical receiver | |
US7095259B2 (en) | Reducing metastable-induced errors from a frequency detector that is used in a phase-locked loop | |
JP2823397B2 (en) | Phase locked loop | |
US7839178B2 (en) | High speed digital phase/frequency comparator for phase locked loops | |
US7023944B2 (en) | Method and circuit for glitch-free changing of clocks having different phases | |
JP2008541685A (en) | Arrival time synchronization loop | |
JPH05327488A (en) | Synchronizing step-out detecting circuit for phase locked loop | |
JP2000228660A (en) | Clock reproducing/identifying device | |
KR100261287B1 (en) | Signal dege-triggered phase comparator and the method | |
KR100200826B1 (en) | Phase locked loop circuit | |
JP2578693B2 (en) | Interface circuit | |
US7304545B1 (en) | High latency timing circuit | |
JP2584352B2 (en) | Interface circuit | |
JP2009253876A (en) | Clock-data recovery circuit | |
JP2795008B2 (en) | Input clock cutoff circuit method for phase-locked oscillation circuit |