JP2823046B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and manufacture thereof in which a barrier layer repels a solder crawling up on a lateral surface so as to enable prevention of the solder from reaching a surface electrode, on welding the back surface of a pellet to a metal base by a solder. SOLUTION: In forming a pellet, a WSi-Ti layer 6, which is made by stacking solder-repellent metals Ti, TiN having poor wettability with respect to an AuSn solder and metals WSi, W having high barrier property against a general solder and preventing chemical reaction with the lapse of time, is formed as a barrier layer in portions corresponding to the bottom surfaces of Au plating layers 4a, 4b which are to be surface electrodes on the surface of an Au plating layer 4c on the lateral surface of a semiconductor substrate 1. Also, a WSi-TiN layer of a stacked metal layer may be formed as a barrier layer between the bottom surfaces of the Au plating layers 4a, 4b to be the surface electrodes and the Au plating layer 4c on the lateral surface of the pellet.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体基板を薄層
化し金（Ａu)を裏打ちしたＰＨＳ（Plated HeatSink）
構造を有する半導体装置およびその製造方法に関し、特
に、高周波帯域用にボンディング線を短くできる半導体
装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PHS (Plated Heat Sink) in which a semiconductor substrate is thinned and lined with gold (Au).
The present invention relates to a semiconductor device having a structure and a method of manufacturing the same, and more particularly, to a semiconductor device capable of shortening a bonding wire for a high frequency band and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】従来、この種の半導体装置およびその製
造方法では、図８の断面模式図に示される半導体装置
が、図９および図１０に示される工程により製造されて
いる。2. Description of the Related Art Conventionally, in this type of semiconductor device and its manufacturing method, a semiconductor device shown in a schematic sectional view of FIG. 8 is manufactured by steps shown in FIGS.

【０００３】まず、製造工程について説明する。この製
造方法は半導体基板を薄層化しＡuを裏打ちするＰＨＳ
構造のペレットに関するものである。First, a manufacturing process will be described. This manufacturing method uses a PHS for thinning a semiconductor substrate and backing Au.
It relates to a pellet having a structure.

【０００４】図９（Ａ）に示される構造を形成する工程
は、まず、半導体基板１の一表面にＡu メッキを施すた
めの給電金属層としてＴi −Ｐt −Ａu 層２をスパッタ
法により形成する。次いで工程はＴi −Ｐt −Ａu 層２
上の所定のパターン位置にレジスト３a を配置した「Ａ
u メッキ」ＰＲ（Photo Resist）マスクを用いレジスト
３a を露光してパターンを形成しＡu メッキ層４a をほ
ぼ３μｍの厚さに成長させる。In the step of forming the structure shown in FIG. 9A, first, a Ti--Pt--Au layer 2 is formed as a power supply metal layer for applying Au plating on one surface of the semiconductor substrate 1 by a sputtering method. . Next, the process is performed for the Ti-Pt-Au layer 2.
"A" in which the resist 3a is arranged at a predetermined pattern position above
The resist 3a is exposed by using a "u plating" PR (Photo Resist) mask to form a pattern, and the Au plating layer 4a is grown to a thickness of about 3 .mu.m.

【０００５】次いで、図９（Ｂ）に示される構造を形成
する工程は、レジスト３a をレジスト剥離液、例えばＯ
ＭＲ（商品名）剥離液を用いて除去した後、レジスト３
b を所定位置に配置した「スクライブメッキ」ＰＲマス
クを用いレジスト３b を露光してパターンを形成しＡu
メッキ層４b をほぼ１μｍの厚さに成長させる。Next, in the step of forming the structure shown in FIG. 9B, the resist 3a is removed with a resist stripper, for example, O 2.
After removal using an MR (trade name) stripper, the resist 3
The resist 3b is exposed to light using a “scribe plating” PR mask in which b is arranged at a predetermined position to form a pattern.
The plating layer 4b is grown to a thickness of about 1 μm.

【０００６】次いで、図９（Ｃ）に示される構造を形成
する工程は、レジスト３b をレジスト剥離液を用いて除
去した後、Ａu メッキ層４a,４b をマスクとしてＴi −
Ｐt−Ａu 層２の端部をイオンミリングによりエッチン
グし除去する。Next, in the step of forming the structure shown in FIG. 9 (C), the resist 3b is removed using a resist stripper, and then the Au-plated layers 4a and 4b are used as a mask to form a Ti—
The end of the Pt-Au layer 2 is removed by etching by ion milling.

【０００７】次いで、図１０（Ａ）に示される裏面構造
を形成する工程は、Ｇa Ａs による半導体基板１を、レ
ジストによりサファイア板に張り付けて１００μｍまで
研磨機により研磨した後、硫酸系エッチング液により厚
さ４０μｍまで薄くする。Next, in the step of forming the back surface structure shown in FIG. 10A, the semiconductor substrate 1 made of GaAs is adhered to a sapphire plate with a resist, polished to 100 μm by a polishing machine, and then polished with a sulfuric acid-based etchant. Thin to a thickness of 40 μm.

【０００８】次いで、図１０（Ｂ）に示される裏面構造
を形成する工程は、レジスト３c を所定位置に配置した
「エッチカット」ＰＲマスクを用いレジスト３c を露光
してパターンを形成する。Next, in the step of forming the back surface structure shown in FIG. 10B, the resist 3c is exposed by using an "etch cut" PR mask in which the resist 3c is arranged at a predetermined position to form a pattern.

【０００９】次いで、図１０（Ｃ）に示される裏面構造
を形成する工程は、レジスト３c をレジスト剥離液を用
いて除去した後、Ｇa Ａs 半導体基板１を塩素系ガスを
用いてエッチングし、次いで、裏面全面に亘ってＴi-Ａ
u 層５を形成する。Next, in the step of forming the back surface structure shown in FIG. 10 (C), after removing the resist 3c using a resist stripper, the GaAs semiconductor substrate 1 is etched using a chlorine-based gas. , Ti-A all over the back
u Layer 5 is formed.

【００１０】次いで、図１０（Ｄ）に示される裏面構造
を形成する工程は、レジスト３d を所定位置に配置した
「裏面Ａu メッキ」ＰＲマスクを用いレジスト３d を露
光してパターンを形成しＡu メッキ層４c をほぼ１５μ
ｍの厚さに成長させる。Next, in the step of forming the back surface structure shown in FIG. 10D, the resist 3d is exposed by using a "back Au plating" PR mask in which the resist 3d is arranged at a predetermined position to form a pattern, and the Au plating is performed. Layer 4c is approximately 15μ
grow to a thickness of m.

【００１１】最後に、図１０（Ｅ）に示される裏面構造
を形成する工程は、レジスト３d をレジスト剥離液を用
いて除去した後、Ａu メッキ層４c をマスクに用いて表
面電極となるＡu メッキ層４b までＴi-Ａu 層５および
Ｔi −Ｐt −Ａu 層２をイオンミリングによりエッチン
グする。Finally, in the step of forming the back surface structure shown in FIG. 10 (E), the resist 3d is removed using a resist stripper, and then the Au plating layer 4c is used as a mask to form an Au plating to be a surface electrode. The Ti-Au layer 5 and the Ti-Pt-Au layer 2 are etched by ion milling to the layer 4b.

【００１２】図８に示される半導体装置は、上記工程に
より形成されたペレットをパッケージのベース金属１２
の一表面にＡu Ｓn ソルダーにより溶着したものであ
る。従って、この半導体装置では、パッケージのベース
金属１２の一表面にＡu Ｓn ソルダー層８が形成されこ
の上面に薄層化された半導体基板１を包むＡu メッキ層
４c およびＴi-Ａu 層５、更に側面側においてＴi-Ａu
層５に接着するＴi −Ｐt −Ａu 層２およびＡu メッキ
層４a,４b が形成されている。In the semiconductor device shown in FIG. 8, the pellet formed by the above process is
Is welded to one surface by Au Sn solder. Therefore, in this semiconductor device, the Au Sn solder layer 8 is formed on one surface of the base metal 12 of the package, and the Au plating layer 4c and the Ti-Au layer 5, which surround the thinned semiconductor substrate 1, are formed on the upper surface. Ti-Au on the side
A Ti-Pt-Au layer 2 and Au plating layers 4a and 4b adhered to the layer 5 are formed.

【００１３】これらの工程の後、半導体基板１の表面に
ボンディングパッド９を置いてボンディング線１０が結
線される。After these steps, bonding lines 9 are connected by placing bonding pads 9 on the surface of semiconductor substrate 1.

【００１４】この従来の構造は、図示されるように、熱
抵抗低減のために半導体基板を薄層化し、かつペレット
を組み立てる際に亀裂が生じないようにペレットの側面
に厚いＡu メッキ層を形成している。In this conventional structure, as shown in the figure, the semiconductor substrate is made thinner in order to reduce the thermal resistance, and a thick Au plating layer is formed on the side surface of the pellet so that cracks do not occur when the pellet is assembled. doing.

【００１５】一方、最近のペレットの組み立て形態は、
単体のペレットのみではなく複数のペレット類を装備す
るようになった。このため組み立て作業の時間が長くな
り、この結果、ペレットに与える熱ストレスが大きくな
っている。On the other hand, recent pellet assembling forms are as follows:
Equipped with multiple pellets instead of just a single pellet. Therefore, the assembling work takes a long time, and as a result, thermal stress applied to the pellets is increased.

【００１６】この結果、図８に示されるように組み立て
作業の間、熱により溶かされたＡuＳn ソルダー層８の
Ａu Ｓn ソルダーが薄層化された半導体基板１、すなわ
ちペレットの側面の強度保持用のＡu メッキ層４c,４b
に添って這い上がり、電極を形成するＡu メッキ層Ａb,
４a の表面にＳn が拡散して凸状反応物１１が形成され
ることが多い。As a result, as shown in FIG. 8, during the assembling operation, the AuSn solder layer 8 of the AuSn solder layer 8 which has been melted by heat is thinned to reduce the thickness of the semiconductor substrate 1, that is, the strength of the side surface of the pellet. Au plating layers 4c, 4b
The Au plating layer Ab, which crawls along the
In many cases, Sn diffuses into the surface of 4a to form a convex reactant 11.

【００１７】[0017]

【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、熱抵抗低減のために半導体基板を
薄層化したペレットを取り扱う際に亀裂が生じないよう
にペレットの側面に厚いＡu メッキ層が形成されてお
り、一方最近のペレットの組み立て形態が複数のペレッ
ト類を装備するようになったためペレットに与える熱ス
トレスが大きくなっているので、組み立て作業の間、熱
により溶かされたＡu Ｓn ソルダーが、薄層化された半
導体基板、特にペレットの側面の強度保持用のＡu メッ
キ層に添って這い上がり、電極を形成するＡu メッキ層
の表面にＳn を拡散して凸状反応物を形成する場合があ
る。In the above-described conventional method for manufacturing a semiconductor device, a thick Au is formed on the side surface of the pellet so as not to cause a crack when the pellet is formed by thinning the semiconductor substrate to reduce the thermal resistance. The plating layer is formed, while the recent pellet assembling form is equipped with a plurality of pellets, so the thermal stress applied to the pellets is increased, so that the Au melted by heat during the assembling work The Sn solder crawls along the thinned semiconductor substrate, especially the Au plating layer for maintaining the strength on the side surface of the pellet, and diffuses Sn on the surface of the Au plating layer forming the electrode to remove the convex reactant. May form.

【００１８】この結果、電極の近傍に位置するボンディ
ングパッドにボンディング線を打ち込む際、ボンディン
グ線が電極表面の凸状反応物に接触してショート回路を
形成してしまうという問題点がある。As a result, when the bonding wire is driven into the bonding pad located near the electrode, there is a problem that the bonding wire comes into contact with the convex reactant on the electrode surface to form a short circuit.

【００１９】本発明の課題は、組み立て作業の際に電極
を形成するＡu メッキ層の表面に形成される凸状反応物
の発生を防止して、高周波帯域用にボンディング線を短
くする場合でも、電極の近傍に位置するボンディングパ
ッドにボンディング線を打ち込むことができる半導体装
置およびその製造方法を提供することである。An object of the present invention is to prevent the occurrence of a convex reactant formed on the surface of an Au plating layer forming an electrode during an assembling operation, and to shorten the bonding wire for a high frequency band. An object of the present invention is to provide a semiconductor device capable of driving a bonding wire into a bonding pad located near an electrode and a method of manufacturing the same.

【００２０】[0020]

【課題を解決するための手段】本発明による半導体装置
は、半導体基板を薄層化したＰＨＳ構造を有する半導体
装置において、半導体基板の側面で、導電層を形成する
ソルダー層と電極との間に、前記ソルダー層のソルダー
を弾く障壁層を備えている。According to the present invention, there is provided a semiconductor device having a PHS structure in which a semiconductor substrate is made thinner, wherein a side surface of the semiconductor substrate is provided between a solder layer forming a conductive layer and an electrode. And a barrier layer for repelling the solder of the solder layer.

【００２１】この具体的な障壁層の一つは、半導体基板
の側面に形成されるＡu メッキ層で前記電極の位置する
表面部分の底面に相対する側面および底面の部分に形成
されている。また、別の一つは、半導体基板の側面に形
成されるＡu メッキ層と半導体基板の表面に形成され前
記電極となるＡu メッキ層との間に形成さている。One of the specific barrier layers is an Au plating layer formed on the side surface of the semiconductor substrate, and is formed on the side surface and the bottom surface opposite to the bottom surface of the surface portion where the electrodes are located. Another is formed between an Au plating layer formed on a side surface of the semiconductor substrate and an Au plating layer formed on the surface of the semiconductor substrate and serving as the electrode.

【００２２】また、ソルダーを弾く前記障壁層は、金属
Ｔi ，Ｔi Ｎ，ＷＳi ，Ｗおよびこれら金属のいずれか
を積層した積層金属のいずれかである。The barrier layer that repels the solder is made of any one of metals Ti, TiN, WSi, W and a laminated metal obtained by laminating any of these metals.

【００２３】この障壁層に用いられる金属Ｔi ，Ｔi Ｎ
は、Ａu Ｓn ソルダーを弾く、すなわちＡu Ｓn ソルダ
ーに対して濡れ性が悪く、初期的にはソルダーが弾かれ
る一方、金属ＷＳi ，Ｗは一般ソルダーに対して障壁性
が高く、時間的経過に対しての化学反応を防いでいる。The metals Ti and TiN used for this barrier layer
Means that the Au Sn solder is repelled, that is, the wettability is poor for the Au Sn solder, and the solder is repelled initially, while the metals WSi and W have a high barrier property to the general solder, and Preventing all chemical reactions.

【００２４】また、本発明による半導体装置の製造方法
は、ペレットの表面を形成する際、まず半導体基板の一
表面にＡu メッキを施すための給電金属層をスパッタ法
により形成し、更に上面にペレットを金属ベースに溶着
して形成されるソルダー層のソルダーを弾く障壁層をス
パッタ法により形成し、次いで前記給電金属層上で「Ａ
u メッキ」ＰＲマスクを用いてパターンを形成し、前記
障壁層の上面に更に、Ａu メッキ層を成長させ、次いで
「スクライブメッキ」ＰＲマスクを用いてパターンを形
成し形成されたＡu メッキ層および前記障壁層のパター
ン面に更にＡuメッキ層を成長させ、次いでＡu メッキ
層をマスクとして前記給電金属層および前記障壁層それ
ぞれの端部をイオンミリングによりエッチングして除去
する工程を有している。In the method of manufacturing a semiconductor device according to the present invention, when forming the surface of the pellet, first, a power supply metal layer for Au plating is formed on one surface of the semiconductor substrate by sputtering, and the pellet is further formed on the upper surface. Is formed by welding a solder layer of a solder layer formed by welding to a metal base, and then forming “A” on the power supply metal layer.
A pattern is formed using a “u plating” PR mask, an Au plating layer is further grown on the upper surface of the barrier layer, and then a pattern is formed using a “scribe plating” PR mask and the Au plating layer is formed. There is a step of growing an Au plating layer on the pattern surface of the barrier layer, and then removing the ends of the power supply metal layer and the barrier layer by ion milling using the Au plating layer as a mask.

【００２５】他方、本発明による半導体装置の製造方法
は、ペレットの裏面を形成する際、「裏面Ａu メッキ」
ＰＲマスクを用いてパターンを形成しＡu メッキ層を成
長させた後、表面電極となるＡu メッキ層を残すように
イオンミリングによりエッチングし、次いでペレットを
金属ベースに溶着して形成されるソルダー層のソルダー
を弾く障壁層をスパッタ法により裏面全面に形成した
後、「裏面Ｔi 残し」ＰＲマスクを用いてパターンを形
成し、最後にレジストをマスクに用いて前記障壁層およ
びＡu メッキ層をエッチング処理する工程を有してい
る。On the other hand, in the method of manufacturing a semiconductor device according to the present invention, when forming the back surface of the pellet, the "back surface Au plating" is used.
After forming a pattern by using a PR mask and growing an Au plating layer, etching is performed by ion milling so as to leave the Au plating layer serving as a surface electrode, and then a solder layer formed by welding a pellet to a metal base is formed. After a barrier layer for flipping solder is formed on the entire back surface by a sputtering method, a pattern is formed using a PR mask for "remaining back surface Ti", and finally, the barrier layer and the Au plating layer are etched using a resist as a mask. Process.

【００２６】[0026]

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.

【００２７】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示された半導体装置では、ほぼ
従来同様の構造を有し、パッケージのベース金属１２の
一表面にＡu Ｓn ソルダー層８た形成されこの上面に薄
層化された半導体基板１を包むＡu メッキ層４c および
Ｔi-Ａu 層５、更に側面側においてＴi-Ａu 層５に接着
するＴi −Ｐt −Ａu 層２およびＡu メッキ層４a,４b
が形成されている。FIG. 1 is a functional block diagram showing an embodiment of the present invention. The semiconductor device shown in FIG. 1 has substantially the same structure as that of the prior art. An Au Sn solder layer 8 is formed on one surface of a base metal 12 of a package, and an Au covering the thinned semiconductor substrate 1 is formed on the upper surface. The plating layer 4c and the Ti-Au layer 5, and the Ti-Pt-Au layer 2 and the Au plating layers 4a and 4b adhered to the Ti-Au layer 5 on the side surfaces.
Are formed.

【００２８】従来と相違する点は、上記構造に、障壁層
になるＷＳi −Ｔi 層６が追加形成されていることであ
る。ＷＳi −Ｔi 層６の金属ＷＳi は、上述したよう
に、ソルダーに対する障壁性を有し、また金属Ｔi はＡ
u Ｓn ソルダーを弾く性質を有している。The difference from the prior art is that a WSi-Ti layer 6 serving as a barrier layer is additionally formed in the above structure. As described above, the metal WSi of the WSi-Ti layer 6 has a barrier property against solder, and the metal Ti
u Has the property to play Sn solder.

【００２９】追加されるＷＳi −Ｔi 層６は、半導体基
板１の側面で、上部に形成され電極となる部分のＡu メ
ッキ層４a,４b の底面に相対する部分に形成されるＡu
メッキ層４c の側面から底面にかけて形成され、Ａu Ｓ
n ソルダー層８のソルダーが熱により這い上がることを
防止する障壁層になる。The WSi-Ti layer 6 to be added is formed on the side surface of the semiconductor substrate 1 and on the portion of the Au plating layer 4a, 4b which is to be an electrode and formed on the side opposite to the bottom surface.
Au S is formed from the side surface to the bottom surface of the plating layer 4c.
n It is a barrier layer for preventing the solder of the solder layer 8 from climbing up due to heat.

【００３０】また、図５に本発明の実施の機能ブロック
図の別の一形態を示す。図５に示された半導体装置で
も、ほぼ従来同様の構造を有し、上記同様に、パッケー
ジのベース金属１２の一表面にＡu Ｓn ソルダー層８が
形成されこの上面に薄層化された半導体基板１を包むＡ
u メッキ層４c およびＴi-Ａu 層５、更に側面側におい
てＴi-Ａu 層５に接着するＴi −Ｐt −Ａu 層２および
Ａu メッキ層４a,４b が形成されている。FIG. 5 shows another form of the functional block diagram of the embodiment of the present invention. The semiconductor device shown in FIG. 5 also has substantially the same structure as the conventional one, and, similarly to the above, the Au Sn solder layer 8 is formed on one surface of the base metal 12 of the package, and the thinned semiconductor substrate A wrapping 1
The u-plated layer 4c and the Ti-Au layer 5, and the Ti-Pt-Au layer 2 and the Au-plated layers 4a and 4b adhered to the Ti-Au layer 5 on the side surfaces are formed.

【００３１】従来と相違する点は、上記構造に、障壁層
になるＷＳi −Ｔi Ｎ層７が追加形成されていることで
ある。ＷＳi −Ｔi Ｎ層７の金属ＷＳi は、上述したよ
うに、ソルダーに対する障壁性を有し、また金属Ｔi Ｎ
はＡu Ｓn ソルダーを弾く性質を有している。The difference from the prior art is that a WSi-TiN layer 7 serving as a barrier layer is additionally formed in the above structure. As described above, the metal WSi of the WSi-TiN layer 7 has a barrier property against solder, and
Has the property of flipping Au Sn solder.

【００３２】追加されるＷＳi −Ｔi Ｎ層７は、半導体
基板１の側面で、上部に形成される電極となる部分のＡ
u メッキ層４a,４b の底面で、Ｔi Ａu 層５との間に障
壁層として形成され、Ａu Ｓn ソルダー層８のソルダー
が熱により這い上がることを電極となる部分のＡu メッ
キ層４a,４b に達する前に遮断している。The added WSi-TiN layer 7 is formed on the side of the semiconductor substrate 1 at the portion of the upper portion which is to be an electrode to be formed.
The bottom of the u plating layers 4a, 4b is formed as a barrier layer between the Au plating layers 4a, 4b, and the Au Sn solder layer 8 is formed on the Au plating layers 4a, 4b at the portions serving as electrodes. Shut off before reaching.

【００３３】上記説明では、二つの実施形態それぞれを
図示して、従来との相違点を簡単に説明したが、図１お
よび図５それぞれに示された二つの上記障壁層を一つの
半導体装置に備えてもよい。In the above description, the two embodiments are illustrated, and the differences from the prior art are briefly described. However, the two barrier layers shown in FIGS. 1 and 5 can be combined into one semiconductor device. May be provided.

【００３４】[0034]

【実施例】次に、上記実施の形態の内、図１を発明の第
１の実施例とし、この製造方法について図２から図４ま
でを参照して具体的に説明する。FIG. 1 is a first embodiment of the present invention, and the manufacturing method will be described in detail with reference to FIGS.

【００３５】この製造方法は半導体基板を薄層化し金を
裏打ちするＰＨＳ構造を有するペレットに関するもので
あり、図２から図３（Ｄ）までに示される工程は、図９
から図１０（Ｄ）までを参照して説明した上記従来の工
程と全く同一であるが、再度ここで説明する。This manufacturing method relates to a pellet having a PHS structure for thinning a semiconductor substrate and backing with gold, and the steps shown in FIGS.
10 (D) is exactly the same as the conventional process described above with reference to FIG. 10 (D), but will be described again here.

【００３６】図２（Ａ）に示される構造を形成する工程
は、まず、半導体基板１の一表面にＡu メッキを施すた
めの給電金属層としてＴi −Ｐt −Ａu 層２をスパッタ
法により形成する。次いで工程は、Ｔi −Ｐt −Ａu 層
２上の所定のパターン位置にレジスト３a を配置した
「Ａu メッキ」ＰＲ（Photo Resist）マスクを用いレジ
スト３a を露光してパターンを形成しＡu メッキ層４a
をほぼ３μｍの厚さに成長させる。In the step of forming the structure shown in FIG. 2A, first, a Ti--Pt--Au layer 2 is formed by sputtering as a power supply metal layer for applying Au plating to one surface of the semiconductor substrate 1. . Next, in the step, the resist 3a is exposed by using an "Au plating" PR (Photo Resist) mask in which the resist 3a is arranged at a predetermined pattern position on the Ti-Pt-Au layer 2 to form a pattern, and the Au plating layer 4a is formed.
Is grown to a thickness of approximately 3 μm.

【００３７】次いで、図２（Ｂ）に示される構造を形成
する工程は、レジスト３a をレジスト剥離液、例えばＯ
ＭＲ（商品名）剥離液を用いて除去した後、レジスト３
b を所定位置に配置した「スクライブメッキ」ＰＲマス
クを用いレジスト３b を露光してパターンを形成しＡu
メッキ層４b をほぼ１μｍの厚さに成長させる。Next, in the step of forming the structure shown in FIG. 2B, the resist 3a is removed with a resist remover, for example, O 2.
After removal using an MR (trade name) stripper, the resist 3
The resist 3b is exposed to light using a “scribe plating” PR mask in which b is arranged at a predetermined position to form a pattern.
The plating layer 4b is grown to a thickness of about 1 μm.

【００３８】次いで、図２（Ｃ）に示される構造を形成
する工程は、レジスト３b をレジスト剥離液を用いて除
去した後、Ａu メッキ層４a,４b をマスクとしてＴi −
Ｐt−Ａu 層２の端部をイオンミリングによりエッチン
グし除去する。Next, in the step of forming the structure shown in FIG. 2 (C), the resist 3b is removed using a resist stripper, and then the Ti− layer is removed using the Au plating layers 4a and 4b as a mask.
The end of the Pt-Au layer 2 is removed by etching by ion milling.

【００３９】次いで、図３（Ａ）に示される裏面構造を
形成する工程は、Ｇa Ａs による半導体基板１を、レジ
ストによりサファイア板に張り付けて１００μｍまで研
磨機により研磨した後、硫酸系エッチング液により厚さ
４０μｍまで薄くする。Next, in the step of forming the back surface structure shown in FIG. 3A, the semiconductor substrate 1 made of GaAs is adhered to a sapphire plate with a resist, polished to a thickness of 100 μm by a polishing machine, and then etched with a sulfuric acid-based etchant. Thin to a thickness of 40 μm.

【００４０】次いで、図３（Ｂ）に示される裏面構造を
形成する工程は、レジスト３c を所定位置に配置した
「エッチカット」ＰＲマスクを用いレジスト３c を露光
してパターンを形成する。Next, in the step of forming the back surface structure shown in FIG. 3B, a pattern is formed by exposing the resist 3c using an "etch cut" PR mask in which the resist 3c is arranged at a predetermined position.

【００４１】次いで、図３（Ｃ）に示される裏面構造を
形成する工程は、レジスト３c をレジスト剥離液を用い
て除去した後、Ｇa Ａs 半導体基板１を塩素系ガスを用
いてエッチングし、次いで、裏面全面に亘ってＴi-Ａu
層５を形成する。Next, in the step of forming the back surface structure shown in FIG. 3C, after removing the resist 3c using a resist stripper, the GaAs semiconductor substrate 1 is etched using a chlorine-based gas. , Ti-Au over the entire back
The layer 5 is formed.

【００４２】次いで、図３（Ｄ）に示される裏面構造を
形成する工程は、レジスト３d を所定位置に配置した
「裏面Ａu メッキ」ＰＲマスクを用いレジスト３d を露
光してパターンを形成しＡu メッキ層４c をほぼ１５μ
ｍの厚さに成長させる。Next, in the step of forming the back surface structure shown in FIG. 3D, a pattern is formed by exposing the resist 3d by exposing the resist 3d using a "back Au plating" PR mask in which the resist 3d is arranged at a predetermined position. Layer 4c is approximately 15μ
grow to a thickness of m.

【００４３】以上の工程は従来と同様であり、以降の工
程が本発明の対象となる。The above steps are the same as the conventional steps, and the subsequent steps are objects of the present invention.

【００４４】図３（Ｅ）に示される裏面構造を形成する
工程は、レジスト３d をレジスト剥離液を用いて除去し
た後、Ａu メッキ層４c をマスクに用いて、表面電極と
なるＡu メッキ層４b をほぼ０．５μｍ残すようにＴi-
Ａu 層５およびＴi −Ｐt −Ａu 層２をイオンミリング
によりエッチングする。In the step of forming the back surface structure shown in FIG. 3E, the resist 3d is removed using a resist stripper, and then the Au plating layer 4b serving as a front electrode is formed using the Au plating layer 4c as a mask. So as to leave approximately 0.5 μm
The Au layer 5 and the Ti-Pt-Au layer 2 are etched by ion milling.

【００４５】次いで、図４（Ａ）に示される裏面構造を
形成する工程は、スパッタ法によりＷＳi −Ｔi 層６を
裏面全面に形成する。Next, in the step of forming the back surface structure shown in FIG. 4A, a WSi-Ti layer 6 is formed on the entire back surface by a sputtering method.

【００４６】次いで、図４（Ｂ）に示される裏面構造を
形成する工程は、レジスト３e を所定位置に配置した
「裏面Ｔi 残し」ＰＲマスクを用いレジスト３e を露光
してパターンを形成する。Next, in the step of forming the back surface structure shown in FIG. 4B, the resist 3e is exposed to light using a "remaining Ti back" PR mask in which the resist 3e is arranged at a predetermined position to form a pattern.

【００４７】最後に、図４（Ｃ）に示される裏面構造を
形成する工程は、レジスト３e をマスクに用いて所定の
ＷＳi −Ｔi 層６およびＡu メッキ層４b をエッチング
処理する。Finally, in the step of forming the back surface structure shown in FIG. 4C, the predetermined WSi-Ti layer 6 and the Au plating layer 4b are etched using the resist 3e as a mask.

【００４８】上記工程による処理の結果、表面の電極と
なるＡu メッキ層に相対する裏面、および側面のみにソ
ルダーの遮壁層となるＷＳi −Ｔi 層が形成されたペレ
ットが完成する。As a result of the treatment in the above-described steps, a pellet is completed in which the WSi-Ti layer serving as a solder shielding layer is formed only on the back surface and the side surface facing the Au plating layer serving as the electrode on the front surface.

【００４９】上記第１の実施例では、ペレット底面をエ
ッチングしてＡu メッキ層を露出させ、側面の部分のみ
にＷＳi −Ｔi 層を残す製造方法を説明したが、エッチ
ングだけでなく、ペレット底面部のみにＴi −Ａu 層ま
たはＴi −Ｐt −Ａu 層を蒸着することにより形成して
もよい。In the first embodiment, the manufacturing method has been described in which the bottom surface of the pellet is etched to expose the Au plating layer and the WSi-Ti layer is left only on the side surface. It may be formed only by evaporating a Ti-Au layer or a Ti-Pt-Au layer.

【００５０】図１に示される半導体装置では、上記工程
により形成されたペレットが、ＡuＳn ソルダーにより
パッケージのベース金属１２上に溶着されているが、ペ
レット側面に形成されたＷＳi −Ｔi 層６によりＡu Ｓ
n ソルダーが弾かれＡu Ｓnソルダー層８の這い上がり
範囲が小さくなるため、Ａu Ｓn ソルダーが表面電極の
Ａu メッキ層まで這い上がることが防止されている。In the semiconductor device shown in FIG. 1, the pellet formed by the above process is welded on the base metal 12 of the package by the AuSn solder, but the Au is formed by the WSi-Ti layer 6 formed on the side surface of the pellet. S
Since the n-solder is flipped and the crawling range of the Au Sn solder layer 8 is reduced, the Au Sn solder is prevented from crawling up to the Au plating layer of the surface electrode.

【００５１】また、図示される半導体装置では、これら
の工程の後、半導体基板１の表面にボンディングパッド
９を置いてボンディング線１０が結線されている。In the illustrated semiconductor device, after these steps, bonding wires 10 are connected by placing bonding pads 9 on the surface of the semiconductor substrate 1.

【００５２】次に、上記実施の形態の内、図５を発明の
第２の実施例とし、この製造方法について図６および図
７を参照して具体的に説明する。Next, of the above-described embodiment, FIG. 5 is referred to as a second embodiment of the present invention, and this manufacturing method will be specifically described with reference to FIGS.

【００５３】図６および図７に示される工程は、半導体
基板を薄層化し金を裏打ちするＰＨＳ構造を有する本発
明の第２の実施例におけるペレットに関するものであ
る。The steps shown in FIGS. 6 and 7 relate to a pellet in the second embodiment of the present invention having a PHS structure for thinning a semiconductor substrate and backing gold.

【００５４】図６（Ａ）に示される構造を形成する工程
は、まず、半導体基板１の一表面にＡu メッキを施すた
めの給電金属としてＴi −Ｐt −Ａu 層２をスパッタ法
により形成し、更に上面に本発明により追加されるＷＳ
i −Ｔi Ｎ層７をスパッタ法により形成する。次いで工
程は、Ｔi −Ｐt −Ａu 層２上の所定のパターン位置に
レジスト３a を配置した「Ａu メッキ」ＰＲ（Photo Re
sist）マスクを用いレジスト３a を露光してパターンを
形成しＷＳi −Ｔi Ｎ層７の上面に更にＡu メッキ層４
a をほぼ３μｍの厚さに成長させる。In the step of forming the structure shown in FIG. 6A, first, a Ti—Pt—Au layer 2 is formed as a power supply metal for applying Au plating on one surface of the semiconductor substrate 1 by a sputtering method. WS added by the present invention on the top surface
An i-TiN layer 7 is formed by a sputtering method. Next, in the step, “Au plating” PR (Photo Re) in which a resist 3 a is arranged at a predetermined pattern position on the Ti—Pt—Au layer 2.
The resist 3a is exposed using a mask to form a pattern, and an Au plating layer 4 is further formed on the upper surface of the WSi-TiN layer 7.
a is grown to a thickness of approximately 3 μm.

【００５５】次いで、図６（Ｂ）に示される構造を形成
する工程は、レジスト３a をレジスト剥離液、例えばＯ
ＭＲ（商品名）剥離液を用いて除去した後、レジスト３
b を所定位置に配置した「スクライブメッキ」ＰＲマス
クを用いレジスト３b を露光してパターンを形成し形成
されたＡu メッキ層４a およびＷＳi −Ｔi Ｎ層７のパ
ターン面に更にＡu メッキ層４b をほぼ１μｍの厚さに
成長させる。Next, in the step of forming the structure shown in FIG. 6B, the resist 3a is removed by using a resist remover, for example, O 2.
After removal using an MR (trade name) stripper, the resist 3
The resist 3b is exposed to light using a "scribe plating" PR mask in which b is arranged at a predetermined position to form a pattern. The Au plating layer 4b and the WSi-TiN layer 7 are further patterned with an Au plating layer 4b. Grow to a thickness of 1 μm.

【００５６】次いで、図６（Ｃ）に示される構造を形成
する工程は、レジスト３b をレジスト剥離液を用いて除
去した後、Ａu メッキ層４a,４b をマスクとしてＴi −
Ｐt−Ａu 層２およびＷＳi −Ｔi Ｎ層７それぞれの端
部をイオンミリングによりエッチングし除去する。Next, in the step of forming the structure shown in FIG. 6 (C), the resist 3b is removed using a resist stripper, and then the Ti − 3 is removed using the Au plating layers 4a and 4b as a mask.
The ends of the Pt-Au layer 2 and the WSi-TiN layer 7 are etched and removed by ion milling.

【００５７】これに続く図７の工程は、図１０を参照し
て説明した従来の工程とほぼ同一である。The subsequent steps in FIG. 7 are almost the same as the conventional steps described with reference to FIG.

【００５８】すなわち、図７（Ａ）に示される裏面構造
を形成する工程は、Ｇa Ａs による半導体基板１を、レ
ジストによりサファイア板に張り付けて１００μｍまで
研磨機により研磨した後、硫酸系エッチング液により厚
さ４０μｍまで薄くする。That is, in the step of forming the back surface structure shown in FIG. 7A, the semiconductor substrate 1 made of GaAs is adhered to a sapphire plate with a resist, polished to a thickness of 100 μm by a polishing machine, and then etched with a sulfuric acid type etching solution. Thin to a thickness of 40 μm.

【００５９】次いで、図７（Ｂ）に示される裏面構造を
形成する工程は、レジスト３c を所定位置に配置した
「エッチカット」ＰＲマスクを用いレジスト３c を露光
してパターンを形成する。Next, in the step of forming the back surface structure shown in FIG. 7B, a pattern is formed by exposing the resist 3c to light using an "etch cut" PR mask in which the resist 3c is arranged at a predetermined position.

【００６０】次いで、図７（Ｃ）に示される裏面構造を
形成する工程は、レジスト３c をレジスト剥離液を用い
て除去した後、Ｇa Ａs 半導体基板１を塩素系ガスを用
いてエッチングし、次いで、裏面全面に亘ってＴi-Ａu
層５を形成する。Next, in the step of forming the back surface structure shown in FIG. 7C, after removing the resist 3c using a resist stripper, the GaAs semiconductor substrate 1 is etched using a chlorine-based gas. , Ti-Au over the entire back
The layer 5 is formed.

【００６１】次いで、図７（Ｄ）に示される裏面構造を
形成する工程は、レジスト３d を所定位置に配置した
「裏面Ａu メッキ」ＰＲマスクを用いレジスト３d を露
光してパターンを形成しＡu メッキ層４c をほぼ１５μ
ｍの厚さに成長させる。Next, in the step of forming the back surface structure shown in FIG. 7D, the resist 3d is exposed by using a "back Au plating" PR mask in which the resist 3d is arranged at a predetermined position to form a pattern, and the Au plating is performed. Layer 4c is approximately 15μ
grow to a thickness of m.

【００６２】最後に、図７（Ｅ）に示される裏面構造を
形成する工程は、レジスト３d をレジスト剥離液を用い
て除去した後、Ａu メッキ層４c をマスクに用いて表面
電極となるＡu メッキ層４b までＴi-Ａu 層５、Ｔi −
Ｐt −Ａu 層２およびＷＳi−Ｔi Ｎ層７をイオンミリ
ングによりエッチングする。Finally, in the step of forming the back surface structure shown in FIG. 7E, the resist 3d is removed by using a resist stripper, and then the Au plating layer 4c is used as a mask to form an Au plating to be a surface electrode. Ti-Au layer 5 up to layer 4b, Ti-
The Pt-Au layer 2 and the WSi-TiN layer 7 are etched by ion milling.

【００６３】図５に示される半導体装置は、上記工程に
より形成されたペレットをパッケージのベース金属１２
の表面にＡu Ｓn ソルダーにより溶着したものである。In the semiconductor device shown in FIG. 5, the pellet formed by the above process is
Is welded to the surface of the substrate with Au Sn solder.

【００６４】上記工程処理の結果、表面の電極となるＡ
u メッキ層とＴi −Ｐt −Ａu 層との間にソルダーの遮
壁層となるＷＳi −Ｔi Ｎ層が形成されたペレットが完
成する。As a result of the above process, A serving as a surface electrode
A pellet in which a WSi-TiN layer serving as a solder barrier layer is formed between the u plating layer and the Ti-Pt-Au layer is completed.

【００６５】従って、図５に示される半導体装置では、
上記工程により形成されたペレットが、Ａu Ｓn ソルダ
ーによりパッケージのベース金属１２上に溶着されて、
ＡuＳn ソルダー層８が這い上がているが、表面電極の
裏面側に形成されたＷＳi −Ｔi Ｎ層によりＡu Ｓn ソ
ルダーが弾かれて表面電極への這い上がりが抑止されて
いる。Therefore, in the semiconductor device shown in FIG.
The pellets formed by the above steps are welded onto the base metal 12 of the package by Au Sn solder,
Although the AuSn solder layer 8 is creeping up, the AuSn solder is repelled by the WSi-TiN layer formed on the back surface side of the front surface electrode, so that creeping up to the front surface electrode is suppressed.

【００６６】また、図示される半導体装置では、これら
の工程の後、半導体基板１の表面にボンディングパッド
９を置いてボンディング線１０が結線されている。In the illustrated semiconductor device, after these steps, a bonding wire 10 is connected to the surface of the semiconductor substrate 1 with a bonding pad 9 placed thereon.

【００６７】[0067]

【発明の効果】以上説明したように本発明によれば、半
導体基板を薄層化し金を裏打ちしたＰＨＳ構造を有する
半導体装置が、側面部分で、導電層を形成するソルダー
層と電極との間にソルダー層のソルダーを弾く障壁層を
形成し備えている。As described above, according to the present invention, a semiconductor device having a PHS structure in which a semiconductor substrate is thinned and lined with gold is provided on a side surface between a solder layer forming a conductive layer and an electrode. And a barrier layer for flipping the solder of the solder layer.

【００６８】この製造方法により、ペレットが裏面を金
属ベースにソルダーにより溶着される際、障壁層が側面
を這い上がるソルダーを弾いて表面電極に達することを
抑止することができる。According to this manufacturing method, it is possible to prevent the barrier layer from reaching the surface electrode by flipping the solder creeping up the side surface when the pellet is welded on the back surface to the metal base by the solder.

【００６９】この障壁層には、Ａu Ｓn ソルダーを弾く
金属が用いられ、すなわちＡu Ｓnソルダーに対して濡
れ性の悪い金属Ｔi ，Ｔi Ｎにより初期的にはソルダー
が弾かれる一方、一般ソルダーに対して障壁性の高い金
属ＷＳi ，Ｗによりこの障壁性の高い金属層が時間的経
過に対しての化学反応を防ぐことができる。For this barrier layer, a metal that repels Au Sn solder is used. That is, the metal Ti, TiN having poor wettability with respect to the Au Sn solder repels the solder initially, while the metal that repels Au Sn solder repels the solder. The high barrier metal WSi, W prevents the high barrier metal layer from reacting with time.

【００７０】従って、高周波帯域用にボンディング線を
短くする場合でも、電極の近傍に位置するボンディング
パッドにボンディング線を打ち込むことができるTherefore, even when the bonding wire is shortened for a high frequency band, the bonding wire can be driven into the bonding pad located near the electrode.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の一形態として第１の実施例を示
す断面模式図である。FIG. 1 is a schematic sectional view showing a first embodiment as one embodiment of the present invention.

【図２】図１に対する表面の製造工程の一形態を示す断
面模式図である。FIG. 2 is a schematic cross-sectional view showing one embodiment of a process of manufacturing a surface with respect to FIG.

【図３】図１に対する裏面の製造工程前部の一形態を示
す断面模式図である。FIG. 3 is a schematic cross-sectional view showing one mode of a front part of a manufacturing process on the back surface with respect to FIG. 1;

【図４】図１に対する裏面の製造工程後部の一形態を示
す断面模式図である。FIG. 4 is a schematic cross-sectional view showing one mode of a rear part of the back surface of the manufacturing process with respect to FIG.

【図５】本発明の実施の一形態として第２の実施例を示
す断面模式図である。FIG. 5 is a schematic sectional view showing a second embodiment as one embodiment of the present invention.

【図６】図５に対する表面の製造工程の一形態を示す断
面模式図である。FIG. 6 is a schematic cross-sectional view showing one mode of a surface manufacturing process for FIG. 5;

【図７】図５に対する裏面の製造工程の一形態を示す断
面模式図である。FIG. 7 is a schematic cross-sectional view showing one embodiment of a manufacturing process of the back surface with respect to FIG.

【図８】従来の一例を示す断面模式図である。FIG. 8 is a schematic cross-sectional view showing an example of the related art.

【図９】図８に対する表面の製造工程の一形態を示す断
面模式図である。FIG. 9 is a schematic cross-sectional view showing one mode of a surface manufacturing process for FIG. 8;

【図１０】図８に対する裏面の製造工程の一形態を示す
断面模式図である。FIG. 10 is a schematic cross-sectional view showing one embodiment of a manufacturing process of the back surface with respect to FIG.

【符号の説明】[Explanation of symbols]

１ 半導体基板 ２ Ｔi −Ｐt −Ａu 層 ３a 〜３e レジスト ４a 〜４c Ａu メッキ層 ５ Ｔi-Ａu 層 ６ ＷＳi −Ｔi 層 ７ ＷＳi −Ｔi Ｎ層 ８ Ａu Ｓn ソルダー層 ９ ボンディングパッド １０ ボンディング線 １２ ベース金属 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Ti-Pt-Au layer 3a-3e Resist 4a-4c Au plating layer 5 Ti-Au layer 6 WSi-Ti layer 7 WSi-TiN layer 8 Au Sn solder layer 9 Bonding pad 10 Metal bonding line 12 Base

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体基板を薄層化したＰＨＳ（Plated
Heat Sink）構造を有する半導体装置において、半導体
基板の側面で、導電層を形成するソルダー層と電極との
間に、前記ソルダー層のソルダーを弾く障壁層を備える
ことを特徴とする半導体装置。1. A PHS (Plated) in which a semiconductor substrate is thinned.
A semiconductor device having a heat sink structure, comprising a barrier layer for repelling the solder of the solder layer between the electrode and a solder layer forming a conductive layer on a side surface of the semiconductor substrate. 【請求項２】 請求項１において、ソルダーを弾く前記
障壁層が金属Ｔi ，Ｔi Ｎ，ＷＳi ，Ｗおよびこれら金
属のいずれかを積層した積層金属のいずれかであること
を特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the barrier layer that repels the solder is one of a metal Ti, Tin, WSi, W and a laminated metal obtained by laminating any of these metals. 【請求項３】 請求項１または請求項２において、半導
体基板の側面に形成されるＡu メッキ層で前記電極の位
置する表面部分の底面に相対する側面および底面の部分
に形成された前記障壁層を備え、前記ソルダー層が前記
半導体基板の底面に相対する部分に形成されることを特
徴とする半導体装置。3. The barrier layer according to claim 1, wherein the Au plating layer is formed on a side surface of the semiconductor substrate, and the barrier layer is formed on a side surface and a bottom surface opposite to the bottom surface of the surface portion where the electrode is located. Wherein the solder layer is formed in a portion facing a bottom surface of the semiconductor substrate. 【請求項４】 請求項１または請求項２において、半導
体基板の側面に形成されるＡu メッキ層と半導体基板の
表面に形成され前記電極となるＡu メッキ層との間に形
成された前記障壁層を備えることを特徴とする半導体装
置。4. The barrier layer according to claim 1, wherein the Au plating layer formed on a side surface of the semiconductor substrate and the Au plating layer formed on the surface of the semiconductor substrate and serving as the electrode. A semiconductor device comprising: 【請求項５】 請求項１または請求項２において、請求
項３に記載の障壁層と請求項４に記載の障壁層とを併せ
備えることを特徴とする半導体装置。5. A semiconductor device according to claim 1, further comprising the barrier layer according to claim 3 and the barrier layer according to claim 4. 【請求項６】 半導体基板を薄層化したＰＨＳ構造の半
導体装置を製造する半導体装置の製造方法において、ペ
レットの裏面を形成する際、「裏面Ａu メッキ」ＰＲマ
スクを用いてパターンを形成しＡu メッキ層を成長させ
た後、表面電極となるＡu メッキ層を残すようにイオン
ミリングによりエッチングし、次いでペレットを金属ベ
ースに溶着して形成されるソルダー層のソルダーを弾く
障壁層をスパッタ法により裏面全面に形成した後、「裏
面Ｔi 残し」ＰＲマスクを用いてパターンを形成し、最
後にレジストをマスクに用いて前記障壁層およびＡu メ
ッキ層をエッチング処理する工程を有することを特徴と
する半導体装置の製造方法。6. In a method of manufacturing a semiconductor device having a PHS structure in which a semiconductor substrate is thinned, when forming a back surface of a pellet, a pattern is formed using a “back surface Au plating” PR mask to form Au. After the plating layer is grown, etching is performed by ion milling so as to leave the Au plating layer serving as a front electrode, and then the pellet is welded to a metal base. A semiconductor device having a step of forming a pattern using a PR mask "leaving the back surface Ti" after forming the entire surface, and finally etching the barrier layer and the Au plating layer using a resist as a mask. Manufacturing method. 【請求項７】 半導体基板を薄層化したＰＨＳ構造の半
導体装置を製造する半導体装置の製造方法において、ペ
レットの表面を形成する際、まず半導体基板の一表面に
Ａu メッキを施すための給電金属層をスパッタ法により
形成し、更に上面にペレットを金属ベースに溶着して形
成されるソルダー層のソルダーを弾く障壁層をスパッタ
法により形成し、次いで前記給電金属層上で「Ａu メッ
キ」ＰＲマスクを用いてパターンを形成し、前記障壁層
の上面に更にＡu メッキ層を成長させ、次いで「スクラ
イブメッキ」ＰＲマスクを用いてパターンを形成し形成
されたＡu メッキ層および前記障壁層のパターン面に更
にＡu メッキ層を成長させ、次いでＡu メッキ層をマス
クとして前記給電金属層および前記障壁層それぞれの端
部をイオンミリングによりエッチングして除去する工程
を有することを特徴とする半導体装置の製造方法。7. In a method of manufacturing a semiconductor device having a PHS structure in which a semiconductor substrate is thinned, when forming a surface of a pellet, first, a power supply metal for applying Au plating to one surface of the semiconductor substrate. A layer is formed by a sputtering method, and further, a barrier layer for repelling a solder of a solder layer formed by welding a pellet to a metal base is formed on the upper surface by a sputtering method, and then an “Au plating” PR mask is formed on the power supply metal layer. And a Au plating layer is further grown on the upper surface of the barrier layer. Then, a pattern is formed by using a “scribe plating” PR mask, and the pattern surface of the formed Au plating layer and the barrier layer is formed. Further, an Au plating layer is grown, and then the ends of the power supply metal layer and the barrier layer are subjected to ion milling using the Au plating layer as a mask. A method of manufacturing a semiconductor device, comprising a step of removing by etching. 【請求項８】 請求項７に記載のペレットの表面を形成
する工程に次いで、請求項６に記載のペレットの裏面を
形成する工程を行なうことを特徴とする半導体装置の製
造方法。8. A method for manufacturing a semiconductor device, comprising the step of forming the back surface of a pellet according to claim 6, subsequent to the step of forming the front surface of the pellet according to claim 7.
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