JP2817718B2 - トンネルトランジスタおよびその製造方法 - Google Patents
トンネルトランジスタおよびその製造方法Info
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- JP2817718B2 JP2817718B2 JP8204774A JP20477496A JP2817718B2 JP 2817718 B2 JP2817718 B2 JP 2817718B2 JP 8204774 A JP8204774 A JP 8204774A JP 20477496 A JP20477496 A JP 20477496A JP 2817718 B2 JP2817718 B2 JP 2817718B2
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Description
【０００１】
【発明の属する技術分野】本発明は高集積化、高速動
作、多機能化が可能な、トンネル現象利用のトランジス
タに関するものである。
作、多機能化が可能な、トンネル現象利用のトランジス
タに関するものである。
【０００２】
【従来の技術】半導体表面におけるｐ+−ｎ-接合でのト
ンネル現象を利用し、多機能性を有するトランジスタと
してトンネルトランジスタが知られている。本出願人
は、例えば特願平６−３３９１２６に、少ない素子数で
機能回路を構成でき、高集積化が可能可能にするトンネ
ルトランジスタについて提案している。このトンネルト
ランジスタの構造と動作を、その構造図を元に簡単に説
明する。
ンネル現象を利用し、多機能性を有するトランジスタと
してトンネルトランジスタが知られている。本出願人
は、例えば特願平６−３３９１２６に、少ない素子数で
機能回路を構成でき、高集積化が可能可能にするトンネ
ルトランジスタについて提案している。このトンネルト
ランジスタの構造と動作を、その構造図を元に簡単に説
明する。
【０００３】図３は、特願平６−３３９１２６に記載さ
れたトンネルトランジスタの一例を示す構造模式図であ
る。このトンネルトランジスタは、半導体基板１に半絶
縁性ＧａＡｓ、緩衝層２にｉ−Ａｌ0.5Ｇａ0.5Ａｓ層
（ここでｉは真性または実質的に真性とみなせるノンド
ープ半導体を意味する略号。以下同様。）、緩衝層１３
にｉ−ＧａＡｓ層、ドレイン層４に縮退したｐ+−Ｇａ
Ａｓ層、ソース層５に縮退したｎ+−ＧａＡｓ層、チャ
ネル層６に縮退したｎ+−ＧａＡｓ層、ゲート絶縁層７
にｉ−Ａｌ0.5Ｇａ0.5Ａｓ、ゲート電極８にＡｌ膜、ド
レイン電極９にＡｕＺｎ／Ａｕ膜、ソース電極１０にＡ
ｕＧｅ／Ａｕ膜を用いて構成されている。
れたトンネルトランジスタの一例を示す構造模式図であ
る。このトンネルトランジスタは、半導体基板１に半絶
縁性ＧａＡｓ、緩衝層２にｉ−Ａｌ0.5Ｇａ0.5Ａｓ層
（ここでｉは真性または実質的に真性とみなせるノンド
ープ半導体を意味する略号。以下同様。）、緩衝層１３
にｉ−ＧａＡｓ層、ドレイン層４に縮退したｐ+−Ｇａ
Ａｓ層、ソース層５に縮退したｎ+−ＧａＡｓ層、チャ
ネル層６に縮退したｎ+−ＧａＡｓ層、ゲート絶縁層７
にｉ−Ａｌ0.5Ｇａ0.5Ａｓ、ゲート電極８にＡｌ膜、ド
レイン電極９にＡｕＺｎ／Ａｕ膜、ソース電極１０にＡ
ｕＧｅ／Ａｕ膜を用いて構成されている。
【０００４】このトランジスタを動作させるのに、ソー
ス電極１０をアース電位とし、ソース・ドレイン間に電
圧を印加する。ソース領域５とチャネル層６はともに同
一の導電型を示すため、完全な導通状態となっている。
一方、チャネル層６とドレイン領域４との間は江崎ダイ
オード（トンネルダイオード）と同様の接合（トンネル
接合）が形成され、結果としてソース・ドレイン間には
トンネル効果による電流（トンネル電流）が流れる。特
にドレイン電極９に正の電圧を印加すると、江崎ダイオ
ードが順方向バイアスになるため、その電流電圧特性に
は微分負性抵抗が現れる。トンネル電流の大きさはチャ
ネルに誘起される電子の濃度に依存するため、この負性
抵抗はゲート電極に印加電圧により制御されることにな
り、様々な機能を有するトランジスタの動作が得られ
る。
ス電極１０をアース電位とし、ソース・ドレイン間に電
圧を印加する。ソース領域５とチャネル層６はともに同
一の導電型を示すため、完全な導通状態となっている。
一方、チャネル層６とドレイン領域４との間は江崎ダイ
オード（トンネルダイオード）と同様の接合（トンネル
接合）が形成され、結果としてソース・ドレイン間には
トンネル効果による電流（トンネル電流）が流れる。特
にドレイン電極９に正の電圧を印加すると、江崎ダイオ
ードが順方向バイアスになるため、その電流電圧特性に
は微分負性抵抗が現れる。トンネル電流の大きさはチャ
ネルに誘起される電子の濃度に依存するため、この負性
抵抗はゲート電極に印加電圧により制御されることにな
り、様々な機能を有するトランジスタの動作が得られ
る。
【０００５】トンネル電流密度を大きくするにはチャネ
ル領域もしくはドレイン領域の不純物添加量を高くする
必要があるが、不純物濃度の上限は結晶性や固溶限界に
より限られ、必ずしも十分に電流密度を大きくできない
場合があった。
ル領域もしくはドレイン領域の不純物添加量を高くする
必要があるが、不純物濃度の上限は結晶性や固溶限界に
より限られ、必ずしも十分に電流密度を大きくできない
場合があった。
【０００６】
【発明が解決しようとする課題】本発明は、さらに高電
流密度動作が可能なトンネルトランジスタを提供するこ
とを目的とする。
流密度動作が可能なトンネルトランジスタを提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明は、半導体基板上
に、第１導電型半導体のドレイン層、第２導電型半導体
のソース層および第２導電型半導体のチャネル層を有
し、該ドレイン層とチャネル層がバンド間トンネリング
接合を形成しているトンネルトランジスタにおいて、前
記ドレイン層またはチャネル層のいずれかのｐ型の導電
型を示す半導体層（以下、ｐ型導電型層という。）の上
または下面の少なくとも一方に接して、該層に対して引
っ張り応力を有する層（以下、引っ張り応力層とい
う。）を設けたことを特徴とするトンネルトランジスタ
に関する。
に、第１導電型半導体のドレイン層、第２導電型半導体
のソース層および第２導電型半導体のチャネル層を有
し、該ドレイン層とチャネル層がバンド間トンネリング
接合を形成しているトンネルトランジスタにおいて、前
記ドレイン層またはチャネル層のいずれかのｐ型の導電
型を示す半導体層（以下、ｐ型導電型層という。）の上
または下面の少なくとも一方に接して、該層に対して引
っ張り応力を有する層（以下、引っ張り応力層とい
う。）を設けたことを特徴とするトンネルトランジスタ
に関する。
【０００８】本発明の、ｐ−ｎ接合のバンド間トンネリ
ング接合を有するトンネルトランジスタでは、ｐ−ｎ接
合のｐ型の導電型を示す半導体層（ｐ型導電型層）は、
その下層もしくは上層から引っ張り応力を受け歪んだ状
態にある。
ング接合を有するトンネルトランジスタでは、ｐ−ｎ接
合のｐ型の導電型を示す半導体層（ｐ型導電型層）は、
その下層もしくは上層から引っ張り応力を受け歪んだ状
態にある。
【０００９】ｐ型導電型層が引っ張り歪みを加えられる
と、軽い正孔に基づく価電子帯のエネルギー端が低下
し、軽い正孔の濃度が増加する。電子と正孔の有効質量
から得られる還元有効質量が小さい方が、バンド間トン
ネル電流が大きくなるので、軽い正孔濃度の増加によ
り、トンネル電流が増加する。
と、軽い正孔に基づく価電子帯のエネルギー端が低下
し、軽い正孔の濃度が増加する。電子と正孔の有効質量
から得られる還元有効質量が小さい方が、バンド間トン
ネル電流が大きくなるので、軽い正孔濃度の増加によ
り、トンネル電流が増加する。
【００１０】
【発明の実施の形態】本発明の引っ張り応力層は、ｐ型
導電型層に引っ張り歪みを加えることができる種々の材
料で形成することができる。例えばＳｉのｐ型導電型層
に対してＳｉＯ2のような酸化物の層を用いることがで
きる。
導電型層に引っ張り歪みを加えることができる種々の材
料で形成することができる。例えばＳｉのｐ型導電型層
に対してＳｉＯ2のような酸化物の層を用いることがで
きる。
【００１１】しかし特に、前記の引っ張り応力層を、前
記ｐ型導電型層の格子定数より大きい格子定数を有する
半導体で形成することが好ましい。
記ｐ型導電型層の格子定数より大きい格子定数を有する
半導体で形成することが好ましい。
【００１２】この場合、引っ張り応力層の格子定数とｐ
型導電型層の格子定数の差が小さすぎると、ｐ型導電型
層内部の引っ張り歪みが小さすぎて軽い正孔濃度が十分
でなく、大きすぎると良質の結晶が得られないので、
「（引っ張り応力層の格子定数−ｐ型導電型層の格子定
数）／ｐ型導電型層の格子定数」の値は、通常０．２〜
１０％、好ましくは１〜５％である。
型導電型層の格子定数の差が小さすぎると、ｐ型導電型
層内部の引っ張り歪みが小さすぎて軽い正孔濃度が十分
でなく、大きすぎると良質の結晶が得られないので、
「（引っ張り応力層の格子定数−ｐ型導電型層の格子定
数）／ｐ型導電型層の格子定数」の値は、通常０．２〜
１０％、好ましくは１〜５％である。
【００１３】引っ張り歪みが加わる組み合わせは、用い
られるｐ型導電型層に対して、格子定数が上記の範囲の
半導体層を、その他絶縁性、結晶性等を考慮して適宜選
んで引っ張り応力層として用いることができる。
られるｐ型導電型層に対して、格子定数が上記の範囲の
半導体層を、その他絶縁性、結晶性等を考慮して適宜選
んで引っ張り応力層として用いることができる。
【００１４】例えば、ＧａＡｓ系化合物半導体のｐ型半
導体層に対しては、引っ張り応力層としてＩｎＧａＡｓ
系の化合物半導体を用いることができるが、これに限定
されるものではなく、その他の材料系の組み合わせを用
いることもできる。
導体層に対しては、引っ張り応力層としてＩｎＧａＡｓ
系の化合物半導体を用いることができるが、これに限定
されるものではなく、その他の材料系の組み合わせを用
いることもできる。
【００１５】また、引っ張り応力層はｐ型導電型層の下
層として、また構成上可能であれば上層として、あるい
は下層と上層の両方に設けることができる。下層と上層
の両方に設けた場合は、より大きな効果が期待できる。
層として、また構成上可能であれば上層として、あるい
は下層と上層の両方に設けることができる。下層と上層
の両方に設けた場合は、より大きな効果が期待できる。
【００１６】引っ張り応力層は、ｐ−ｎ接合の近傍に設
けてあればよいが、構造上可能であって悪影響がなけれ
ば、例えばｎ型の半導体層の下層部分等のその他の部分
に渡って設けられていても構わない。
けてあればよいが、構造上可能であって悪影響がなけれ
ば、例えばｎ型の半導体層の下層部分等のその他の部分
に渡って設けられていても構わない。
【００１７】また、本発明では、引っ張り応力層、ドレ
イン層、ソース層またはチャネル層と、必要に応じて緩
衝層を設けることができる。
イン層、ソース層またはチャネル層と、必要に応じて緩
衝層を設けることができる。
【００１８】また、ドレイン層、ソース層およびチャネ
ル層が形成される表面は、絶縁性になっていることが好
ましい。例えば引っ張り応力層を形成し、この表面にこ
れらの層を形成する場合は、少なくとも表面が絶縁性の
引っ張り応力層を用いることが好ましい。また、例え
ば、引っ張り応力層をｐ型導電層の上面に形成し、緩衝
層の表面にドレイン層、ソース層およびチャネル層を形
成する場合は、少なくとも表面が絶縁性の緩衝層を用い
ることが好ましい。
ル層が形成される表面は、絶縁性になっていることが好
ましい。例えば引っ張り応力層を形成し、この表面にこ
れらの層を形成する場合は、少なくとも表面が絶縁性の
引っ張り応力層を用いることが好ましい。また、例え
ば、引っ張り応力層をｐ型導電層の上面に形成し、緩衝
層の表面にドレイン層、ソース層およびチャネル層を形
成する場合は、少なくとも表面が絶縁性の緩衝層を用い
ることが好ましい。
【００１９】
【実施例】以下、本発明について実施例を示す図面を参
照して詳細に説明する。
照して詳細に説明する。
【００２０】［実施例１］図１は本発明の第１の実施例
を示す断面図である。このトランジスタは、半導体基板
１として半絶縁性ＧａＡｓ基板を用い、ｉ−Ａｌ0.5Ｇ
ａ0.5Ａｓの緩衝層２を設け、この上に引っ張り応力層
３としてｉ−Ｉｎ0.2Ｇａ0.8Ａｓ層を用い、ドレイン層
４に縮退したｐ+−ＧａＡｓ層、ソース層５に縮退した
ｎ+−ＧａＡｓ層、チャネル層６に縮退した厚さ１２ｎ
ｍ程度のｎ+−ＧａＡｓ層、ゲート絶縁層７にｉ−Ａｌ
0.3Ｇａ0.7Ａｓ、ゲート電極８にＡｌ膜、ドレイン電極
９にＡｕＺｎ／Ａｕ膜、ソース電極１０にＡｕＧｅ／Ａ
ｕ膜を用いて図のように積層して構成されている。
を示す断面図である。このトランジスタは、半導体基板
１として半絶縁性ＧａＡｓ基板を用い、ｉ−Ａｌ0.5Ｇ
ａ0.5Ａｓの緩衝層２を設け、この上に引っ張り応力層
３としてｉ−Ｉｎ0.2Ｇａ0.8Ａｓ層を用い、ドレイン層
４に縮退したｐ+−ＧａＡｓ層、ソース層５に縮退した
ｎ+−ＧａＡｓ層、チャネル層６に縮退した厚さ１２ｎ
ｍ程度のｎ+−ＧａＡｓ層、ゲート絶縁層７にｉ−Ａｌ
0.3Ｇａ0.7Ａｓ、ゲート電極８にＡｌ膜、ドレイン電極
９にＡｕＺｎ／Ａｕ膜、ソース電極１０にＡｕＧｅ／Ａ
ｕ膜を用いて図のように積層して構成されている。
【００２１】本発明の第１の実施例のトランジスタにお
いても、ドレイン層４とチャネル層６の間にバンド間ト
ンネル接合が形成され、チャネル濃度をゲート電圧で制
御することにより、微分負性抵抗特性を有するトランジ
スタ動作が得られる。このとき、引っ張り応力層３は下
地の層と格子整合していないが、歪みが緩和するまでそ
の膜厚を十分厚くする。その結果、ドレイン層４となる
ｐ+−ＧａＡｓ層の格子定数は下地の引っ張り応力層３
のそれよりも小さいため、引っ張り歪みが加わり、軽い
正孔濃度が増加し、トンネル電流が増加する。
いても、ドレイン層４とチャネル層６の間にバンド間ト
ンネル接合が形成され、チャネル濃度をゲート電圧で制
御することにより、微分負性抵抗特性を有するトランジ
スタ動作が得られる。このとき、引っ張り応力層３は下
地の層と格子整合していないが、歪みが緩和するまでそ
の膜厚を十分厚くする。その結果、ドレイン層４となる
ｐ+−ＧａＡｓ層の格子定数は下地の引っ張り応力層３
のそれよりも小さいため、引っ張り歪みが加わり、軽い
正孔濃度が増加し、トンネル電流が増加する。
【００２２】この実施例のトランジスタの製造方法は次
のようにして行う。まず、ＧａＡｓ基板１上の（１０
０）面上に５００ｎｍのｉ−Ａｌ0.5Ｇａ0.5Ａｓの緩衝
層２と２００ｎｍのｉ−Ｉｎ0.2Ｇａ0.8Ａｓの引っ張り
応力層３の積層構造、ドレイン層４となる厚さ２０ｎｍ
のｐ+−ＧａＡｓ層（濃度５×１０19ｃｍ-3のＢｅをド
ーパントとして含んでいる。）を分子線エピタキシー
（ＭＢＥ）法により基板温度５２０℃でそれぞれ形成す
る。ドレインとなる部分以外のｐ+−ＧａＡｓ層を除去
してドレイン層４を形成した後、ソース部分に厚さ２０
ｎｍのｎ+−ＧａＡｓのソース層５（濃度１×１０19ｃ
ｍ-3のＳｉをドーパントとして含んでいる。）を選択的
に成長させた。さらに、チャネル層となる厚さ１２ｎｍ
のｎ+−ＧａＡｓ層（濃度１×１０19ｃｍ-3のＳｉをド
ーパントとして含んでいる。）、ゲート絶縁層になる厚
さ２０ｎｍのｉ−Ａｌ0.3Ｇａ0.7Ａｓ層を全面に成長さ
せ、厚さ５０ｎｍのＡｌ膜を蒸着した後、ゲート電極形
状にＡｌ膜およびその下のｉ−Ａｌ0.3Ｇａ0.7Ａｓ層お
よびｎ+−ＧａＡｓ層を加工し、ゲート電極８、ゲート
絶縁層７およびチャネル層６を形成した。最後にリフト
オフ法により、ＡｕＺｎ／Ａｕからなるドレイン電極９
およびＡｕＧｅ／Ａｕ多層膜からなるソース電極１０を
形成した。
のようにして行う。まず、ＧａＡｓ基板１上の（１０
０）面上に５００ｎｍのｉ−Ａｌ0.5Ｇａ0.5Ａｓの緩衝
層２と２００ｎｍのｉ−Ｉｎ0.2Ｇａ0.8Ａｓの引っ張り
応力層３の積層構造、ドレイン層４となる厚さ２０ｎｍ
のｐ+−ＧａＡｓ層（濃度５×１０19ｃｍ-3のＢｅをド
ーパントとして含んでいる。）を分子線エピタキシー
（ＭＢＥ）法により基板温度５２０℃でそれぞれ形成す
る。ドレインとなる部分以外のｐ+−ＧａＡｓ層を除去
してドレイン層４を形成した後、ソース部分に厚さ２０
ｎｍのｎ+−ＧａＡｓのソース層５（濃度１×１０19ｃ
ｍ-3のＳｉをドーパントとして含んでいる。）を選択的
に成長させた。さらに、チャネル層となる厚さ１２ｎｍ
のｎ+−ＧａＡｓ層（濃度１×１０19ｃｍ-3のＳｉをド
ーパントとして含んでいる。）、ゲート絶縁層になる厚
さ２０ｎｍのｉ−Ａｌ0.3Ｇａ0.7Ａｓ層を全面に成長さ
せ、厚さ５０ｎｍのＡｌ膜を蒸着した後、ゲート電極形
状にＡｌ膜およびその下のｉ−Ａｌ0.3Ｇａ0.7Ａｓ層お
よびｎ+−ＧａＡｓ層を加工し、ゲート電極８、ゲート
絶縁層７およびチャネル層６を形成した。最後にリフト
オフ法により、ＡｕＺｎ／Ａｕからなるドレイン電極９
およびＡｕＧｅ／Ａｕ多層膜からなるソース電極１０を
形成した。
【００２３】この構造のデバイスにより、微分負性抵抗
特性のピーク電流密度は従来構造に比ベ、およそ１桁増
加した。
特性のピーク電流密度は従来構造に比ベ、およそ１桁増
加した。
【００２４】［実施例２］次に本発明の第２の実施例に
ついて図２を参照して説明する。この実施例では、ドレ
イン層４の上部にさらにドレイン層よりも格子定数の大
きな引っ張り応力層３ｂを挿入し、下側の引っ張り応力
層３ａと上側の引っ張り応力層３ｂの両方によってドレ
イン層を歪ませる構造となっている。これにより、第１
の実施例よりもドレイン層の歪みを大きくすることがで
き、結果として第１の実施例よりもさらに電流密度が増
大する。
ついて図２を参照して説明する。この実施例では、ドレ
イン層４の上部にさらにドレイン層よりも格子定数の大
きな引っ張り応力層３ｂを挿入し、下側の引っ張り応力
層３ａと上側の引っ張り応力層３ｂの両方によってドレ
イン層を歪ませる構造となっている。これにより、第１
の実施例よりもドレイン層の歪みを大きくすることがで
き、結果として第１の実施例よりもさらに電流密度が増
大する。
【００２５】この実施例のトランジスタの製造方法は次
のようにして行う。まず、ＧａＡｓ基板１上の（１０
０）面上に５００ｎｍのｉ−Ａｌ0.5Ｇａ0.5Ａｓの緩衝
層２と２００ｎｍのｉ−Ｉｎ0.2Ｇａ0.8Ａｓの引っ張り
応力層３ａの積層構造、ドレイン層４となる厚さ２０ｎ
ｍのｐ+−ＧａＡｓ層（濃度５×１０19ｃｍ-3のＢｅを
ドーパントとして含んでいる。）、引っ張り応力層３ｂ
となる厚さ３０ｎｍのｉ−Ｉｎ0.2Ｇａ0.8Ａｓ層を分子
線エピタキシー（ＭＢＥ）法により基板温度５２０℃で
それぞれ形成する。ドレインとなる部分以外のｉ−Ｉｎ
0.2Ｇａ0.8Ａｓ層およびｐ+−ＧａＡｓ層を除去しさら
にドレイン電極を形成する部分のｉ−Ｉｎ0 .2Ｇａ0.8Ａ
ｓ層を除去してドレイン層４と引っ張り応力層３ｂを形
成した後、ソース部分に厚さ２０ｎｍのｎ+−ＧａＡｓ
のソース層５（濃度１×１０19ｃｍ- 3のＳｉをドーパン
トとして含んでいる。）を選択的に成長させた。さら
に、チャネル層となる厚さ１２ｎｍのｎ+−ＧａＡｓ層
（濃度１×１０19ｃｍ-3のＳｉをドーパントとして含ん
でいる。）、ゲート絶縁層になる厚さ２０ｎｍのｉ−Ａ
１0.3Ｇａ0.7Ａｓ層７を全面に成長させ、厚さ５０ｎｍ
のＡｌ膜を蒸着した後、ゲート電極形状にＡｌ膜および
その下のｉ−Ａｌ0.3Ｇａ0.7Ａｓ層およびｎ+−ＧａＡ
ｓ層を加工し、ゲート電極８、ゲート絶縁層７およびチ
ャネル層６を形成した。最後にリフトオフ法により、Ａ
ｕＺｎ／Ａｕからなるドレイン電極９およびＡｕＧｅ／
Ａｕ多層膜からなるソース電極１０を形成した。
のようにして行う。まず、ＧａＡｓ基板１上の（１０
０）面上に５００ｎｍのｉ−Ａｌ0.5Ｇａ0.5Ａｓの緩衝
層２と２００ｎｍのｉ−Ｉｎ0.2Ｇａ0.8Ａｓの引っ張り
応力層３ａの積層構造、ドレイン層４となる厚さ２０ｎ
ｍのｐ+−ＧａＡｓ層（濃度５×１０19ｃｍ-3のＢｅを
ドーパントとして含んでいる。）、引っ張り応力層３ｂ
となる厚さ３０ｎｍのｉ−Ｉｎ0.2Ｇａ0.8Ａｓ層を分子
線エピタキシー（ＭＢＥ）法により基板温度５２０℃で
それぞれ形成する。ドレインとなる部分以外のｉ−Ｉｎ
0.2Ｇａ0.8Ａｓ層およびｐ+−ＧａＡｓ層を除去しさら
にドレイン電極を形成する部分のｉ−Ｉｎ0 .2Ｇａ0.8Ａ
ｓ層を除去してドレイン層４と引っ張り応力層３ｂを形
成した後、ソース部分に厚さ２０ｎｍのｎ+−ＧａＡｓ
のソース層５（濃度１×１０19ｃｍ- 3のＳｉをドーパン
トとして含んでいる。）を選択的に成長させた。さら
に、チャネル層となる厚さ１２ｎｍのｎ+−ＧａＡｓ層
（濃度１×１０19ｃｍ-3のＳｉをドーパントとして含ん
でいる。）、ゲート絶縁層になる厚さ２０ｎｍのｉ−Ａ
１0.3Ｇａ0.7Ａｓ層７を全面に成長させ、厚さ５０ｎｍ
のＡｌ膜を蒸着した後、ゲート電極形状にＡｌ膜および
その下のｉ−Ａｌ0.3Ｇａ0.7Ａｓ層およびｎ+−ＧａＡ
ｓ層を加工し、ゲート電極８、ゲート絶縁層７およびチ
ャネル層６を形成した。最後にリフトオフ法により、Ａ
ｕＺｎ／Ａｕからなるドレイン電極９およびＡｕＧｅ／
Ａｕ多層膜からなるソース電極１０を形成した。
【００２６】この構造のデバイスにより、微分負性抵抗
特性のピーク電流密度は従来構造に比ベ、およそ１桁増
加した。
特性のピーク電流密度は従来構造に比ベ、およそ１桁増
加した。
【００２７】［実施例３］次に本発明の第３の実施例に
ついて図１を参照して説明する。この実施例では、実施
例１の、ドレイン層、ソース層およびチャネル層を構成
する半導体の導電性を逆にした。このようにするとチャ
ネル層がｐ型の導電型となるので、チャネル層に引っ張
り歪みを加え、その正孔濃度の増加をはかった。これに
より、第１の実施例と印加する電圧の極性を逆にするこ
とで、同様の特性が得られ、相補的素子を実現すること
ができる。
ついて図１を参照して説明する。この実施例では、実施
例１の、ドレイン層、ソース層およびチャネル層を構成
する半導体の導電性を逆にした。このようにするとチャ
ネル層がｐ型の導電型となるので、チャネル層に引っ張
り歪みを加え、その正孔濃度の増加をはかった。これに
より、第１の実施例と印加する電圧の極性を逆にするこ
とで、同様の特性が得られ、相補的素子を実現すること
ができる。
【００２８】この実施例の製造方法は次のようにして行
う。まず、ＧａＡｓ基板１上の（１００）面上に５００
ｎｍのｉ−Ａｌ0.5Ｇａ0.5Ａｓの緩衝層２と２００ｎｍ
のｉ−Ｉｎ0.2Ｇａ0.8Ａｓの引っ張り応力層３の積層構
造、ドレイン層４となる厚さ２０ｎｍのｎ+−ＧａＡｓ
層（濃度１×１０19ｃｍ-3のＳｉをド一パントとして含
んでいる。）を分子線エピタキシー（ＭＢＥ）法により
基板温度５２０℃でそれぞれ形成する。ドレインとなる
部分以外のｎ+−ＧａＡｓ層を除去しドレイン層４を形
成した後、ソース部分に厚さ２０ｎｍのｐ+−ＧａＡｓ
のソース層５（濃度５×１０19ｃｍ-3のＢｅをドーパン
トとして含んでいる。）を選択的に成長させた。さら
に、チャネル層となる厚さ１０ｎｍのｐ+−ＧａＡｓ層
（濃度１×１０19ｃｍ-3のＢｅをドーパントとして含ん
でいる。）、ゲート絶縁層となる厚さ２０ｎｍのｉ−Ａ
ｌ0.3Ｇａ0.7Ａｓ層を全面に成長させ、厚さ５０ｎｍの
Ａｌ膜を蒸着した後、ゲート電極形状にＡ１膜およびそ
の下のｉ−Ａｌ0.3Ｇａ0.7Ａｓ層およびｐ+−ＧａＡｓ
層を加工し、ゲート電極８、ゲート絶縁層７およびチャ
ネル層６を形成した。最後にリフトオフ法により、Ａｕ
Ｇｅ／Ａｕからなるドレイン電極８およびＡｕＺｎ／Ａ
ｕ多層膜からなるソース電極９を形成した。この構造の
デバイスにより、第１の実施例と相補的特性が得られ、
かつ、微分負性抵抗特性のピーク電流密度は従来構造に
比ベ、およそ１桁増加した。
う。まず、ＧａＡｓ基板１上の（１００）面上に５００
ｎｍのｉ−Ａｌ0.5Ｇａ0.5Ａｓの緩衝層２と２００ｎｍ
のｉ−Ｉｎ0.2Ｇａ0.8Ａｓの引っ張り応力層３の積層構
造、ドレイン層４となる厚さ２０ｎｍのｎ+−ＧａＡｓ
層（濃度１×１０19ｃｍ-3のＳｉをド一パントとして含
んでいる。）を分子線エピタキシー（ＭＢＥ）法により
基板温度５２０℃でそれぞれ形成する。ドレインとなる
部分以外のｎ+−ＧａＡｓ層を除去しドレイン層４を形
成した後、ソース部分に厚さ２０ｎｍのｐ+−ＧａＡｓ
のソース層５（濃度５×１０19ｃｍ-3のＢｅをドーパン
トとして含んでいる。）を選択的に成長させた。さら
に、チャネル層となる厚さ１０ｎｍのｐ+−ＧａＡｓ層
（濃度１×１０19ｃｍ-3のＢｅをドーパントとして含ん
でいる。）、ゲート絶縁層となる厚さ２０ｎｍのｉ−Ａ
ｌ0.3Ｇａ0.7Ａｓ層を全面に成長させ、厚さ５０ｎｍの
Ａｌ膜を蒸着した後、ゲート電極形状にＡ１膜およびそ
の下のｉ−Ａｌ0.3Ｇａ0.7Ａｓ層およびｐ+−ＧａＡｓ
層を加工し、ゲート電極８、ゲート絶縁層７およびチャ
ネル層６を形成した。最後にリフトオフ法により、Ａｕ
Ｇｅ／Ａｕからなるドレイン電極８およびＡｕＺｎ／Ａ
ｕ多層膜からなるソース電極９を形成した。この構造の
デバイスにより、第１の実施例と相補的特性が得られ、
かつ、微分負性抵抗特性のピーク電流密度は従来構造に
比ベ、およそ１桁増加した。
【００２９】
【発明の効果】本発明により、高い電流密度を持った負
性抵抗特性を有したトンネルトランジスタを提供できる
ので、高速で室温動作が可能で、且つ低消費電力で、超
高密度集積が可能なトンネルデバイス集積回路の実現が
可能である。
性抵抗特性を有したトンネルトランジスタを提供できる
ので、高速で室温動作が可能で、且つ低消費電力で、超
高密度集積が可能なトンネルデバイス集積回路の実現が
可能である。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来例を示す断面図である。
１ 半導体基板 ２ 緩衝層 ３ 引っ張り応力層 ３ａ 引っ張り応力層（下側） ３ｂ 引っ張り応力層（上側） ４ ドレイン層 ５ ソース層 ６ チャネル層 ７ ゲート絶縁層 ８ ゲート電極 ９ ドレイン電極 １０ ソース電極 １３ 緩衝層
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (4)
- 【請求項１】 半導体基板上に、第１導電型半導体のド
レイン層、第２導電型半導体のソース層および第２導電
型半導体のチャネル層を有し、該ドレイン層とチャネル
層がバンド間トンネリング接合を形成しているトンネル
トランジスタにおいて、 前記ドレイン層またはチャネル層のいずれかのｐ型の導
電型を示す半導体層（以下、ｐ型導電型層という。）の
上または下面の少なくとも一方に接して、該層に対して
引っ張り応力を有する層（以下、引っ張り応力層とい
う。）を設けたことを特徴とするトンネルトランジス
タ。 - 【請求項２】 前記の引っ張り応力層は、前記ｐ型導電
型層の格子定数より大きい格子定数を有する半導体で形
成されている請求項１記載のトンネルトランジスタ。 - 【請求項３】 半導体基板上に、第１導電型半導体のド
レイン層、第２導電型半導体のソース層および第２導電
型半導体のチャネル層を形成し、該ドレイン層とチャネ
ル層間をバンド間トンネリング接合とするトンネルトラ
ンジスタの製造方法において、 前記ｐ型導電型層の上または下面の少なくとも一方に接
して、引っ張り応力層を設けることを特徴とするトンネ
ルトランジスタの製造方法。 - 【請求項４】 前記の引っ張り応力層は、前記ｐ型導電
型層の格子定数より大きい格子定数を有する半導体で形
成されている請求項３記載のトンネルトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204774A JP2817718B2 (ja) | 1996-08-02 | 1996-08-02 | トンネルトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204774A JP2817718B2 (ja) | 1996-08-02 | 1996-08-02 | トンネルトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050730A JPH1050730A (ja) | 1998-02-20 |
| JP2817718B2 true JP2817718B2 (ja) | 1998-10-30 |
Family
ID=16496133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204774A Expired - Fee Related JP2817718B2 (ja) | 1996-08-02 | 1996-08-02 | トンネルトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817718B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8026509B2 (en) | 2008-12-30 | 2011-09-27 | Intel Corporation | Tunnel field effect transistor and method of manufacturing same |
| GB2506558B (en) * | 2011-07-22 | 2015-09-02 | Ibm | Tunnel field-effect transistor |
| US9614042B2 (en) | 2015-03-06 | 2017-04-04 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
-
1996
- 1996-08-02 JP JP8204774A patent/JP2817718B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1050730A (ja) | 1998-02-20 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |