JP2812679B2 - トランルスバーサルフイルタの形式のデジタル信号処理方法及び装置 - Google Patents
トランルスバーサルフイルタの形式のデジタル信号処理方法及び装置Info
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、処理さるべきデジタル信号を入力側にて供
給されるタップ付の（Ｎ−１）段の遅延カスケードを備
えたトランスバーサルフィルタ、例えばアダプテイブト
ランスバーサルフィルタの形式のデジタル信号処理方法
であって、当該タップにて（遅延カスケードのタップに
て）遅延されたデジタル信号要素が順次現れ次いで群と
して取出され即ち読出されて、当該のデジタル信号要素
はタップ信号要素を成すもの（タップ信号要素と称され
るもの）であり、該タップ信号要素によってはフィルタ
セッティング状態に従って重み付けされると同時にタッ
プ取出可能なタップ信号要素の当該各群により部分和信
号が形成されるようにし、該部分和信号は記憶されるよ
うにし、当該遅延ステップの際当該タップ信号要素の実
際の組合せに従って所属の部分和信号が順次読出されて
１つの出力信号要素の形成されるように相互に加算され
るようにした方法及び装置に関する。 デジタル−通信系では信号伝送の際直線的な信号ひず
みが生じ得、そのひずみの等化のためアダプティブ等化
器（または折衷形等化器）が用いられる。この等化器は
通常トランスバーサルフィルタで実現される。このよう
なトランスバーサルフィルタは入力側にて、被処理信号
を供給される遅延カスケードであり、このカスケードは
各遅延ステップに相応するそれぞれの遅延ステップ前後
に、タップを備え、その際各遅延ステップの際タップに
て夫々生じるタップ信号要素がタップ個別のフィルタ係
数に従って重み付け（乗算）され、即ち場合により増幅
され、減衰および／又は極性変化され、加算されてろ波
された出力信号要素が形成される。フィルタ係数は所謂
アダプティブトランスバーサルフィルタの場合エラー信
号に従ってアダプティブに調整される（NTZ 24（1971）
1,78…24;Bocker:データ伝送（Datenbertragung）197
6第１巻、第5.3.2章）または固定的に調整されていても
よい（折衷形フィルタ）。信号等化のためのほかにトラ
ンスバーサルフィルタを、ノイズ信号補償のためクロス
トークおよび／又はエコー補償回路においても用いられ
得る。 AGARD Conf.Proc.No.103（1072）,12−１…12−16;De
r Fernmelde−Ingenieur 31（1977）12,1…25,21;BSTJ
58（1979）2,491…500,493）。 第１図に示すような（Ｎ−１）段のトランスバーサル
フィルタにおいては時間要素Ｋにて得られた出力信号要
素δｋの値が、 で表わされ得、式中ak-1は当該時間要素にて遅延カスケ
ードの個々のタップにて現われるタップ信号要素の値で
あり、ciはフィルタの特性（周波数特性、時間特性）を
決めるＮのフィルタ係数を意味する。 アダプティブフィルタ調整の場合個々のフィルタ係数
ciはステップごとに次のような反復法（Iheration）で
調整され得る、即ちほぼ ci(k+1)＝ci(k)−ｇ・Δδｋ・ak-i で表わされる反復法で調整され得る。式中ｇは所謂調整
量を示してあり、この量は所望の状態へのフィルタへの
到達ないし立上り時間、ひいてはフィルタ精度を定め、
そのような状態への到達ないし立上り（フィルタ集束
性）を得るにはそんなに大に選んではいけない。Δδは
丁度問題になっている（考案されている）出力信号要素
の、所期の規定値に対して残留しているエラーである。
このようなフィルタの代りに、場合によりその極性sgn
（Δδｋ）のみが調整基準として用いられ得るようにし
てもよい。 解決しようとする問題点 このようなトランスバーサルフィルタの実現にはＮの
係数メモリが必要であり、２進又は３進デジタル信号の
処理の場合各遅延ステップごとに、即ち各時間要素ごと
に記憶されたフィルタ係数に従って重み付けされたＮの
タップ信号要素が加算され得る。即ち（最大）Ｎの加算
ないし減算がなされ得る。フィルタ係数のアダプタ調整
の際各遅延ステップごとに、Ｎの係数に対してＮの補正
値が計算され得る。このことはトランスバーサルフィル
タの長さ、即ちＮの大きさに相応する高い処理速度を前
提とし、このような高い処理速度は技術的理由から必ず
しも与えられない。 そこで本発明の課題とするところは比較的わずかな処
理速度のもとでも（Ｎ−１）段の遅延カスケードを有す
る、有利にはアダプティブトランスバーサルフィルタの
形式でデジタル信号処理を可能にすることにある。 問題点解決のための手段 この課題の解決のため本発明によれば冒頭に述べた形
式の方法において、当該部分和信号メモリ中に夫々Ａ進
法のタップ信号要素Ｗ個により可能な組合せの数として
表わされ得る、即ちAW通りのタップ信号要素−組合せの
順次連続する群N/W（但しＷ＜Ｎ）に従って、上記部分
和信号は記憶されるようにし、ここにおいて、上記の遅
延カスケードによってその入力値にてＡ値（Ａ進値ない
しＡ元値）法のディジタル入力信号が入力受信されるよ
うにし、ここで、上記遅延カスケードによって当該の入
力信号された入力信号の複数信号要素がビットパラレル
に処理されるようにしまた、各当該のビット遅延ステッ
プごとに順次部分和メモリ（RAM）に対するN/Wの制御ア
ドレスが、夫々Ｗの順次連続するビットを基にして形成
されて、メモリ入力側に供給されるようにし、そして、
上記の遅延カスケードの夫々Ｗの順次連続するタップが
同時にスキャニングされるようにし、それにより、各遅
延ステップの際、順次連続するタップ信号要素Ｗより夫
々成る順次連続する群N/Wがタッピング取出され、そし
て、夫々Ｗの実際に順次連続するタップ信号要素に従っ
て、ないし当該のN/W個の実際のタップ信号要素組合せ
に従って所属の部分和信号が順次読出され、そして、１
つの出力信号要素が形成されるように当該部分和信号−
生成回路にて相互に加算されるようにしたのである。 部分和信号の反復ないし繰返し形成の際各遅延ステッ
プ中個々の部分和信号が、夫々、当該遅延ステップ中生
じる、調整量で重み付けされた出力信号エラーに従って
補正され得る。本発明の実施例によれば個々の部分和信
号を、そのつど、調整量とタップ信号要素の２乗の和と
により重み付けされた出力信号エラーに従って補正し
て、フィルタ調整をさらに助長促進することも可能であ
る。 所要の記憶容量に鑑みて本発明の実施例によれば零と
は異なる部分和信号を記憶したり、または極性対称的な
デジタル信号の場合その極性の点でのみ異なる部分和信
号を唯１度記憶し、各遅延ステプ中、順次読出される部
分和信号を、タップ取出信号要素の夫々の実際の組合わ
せに従って加算ないし減算して、出力信号要素ないしそ
のつど新たに記憶すべき補正された部分和信号の形成を
行うのである。 次に図示の実施例を用いて本発明を説明する。 実施例 第１図に略示する公知のトランスバーサルフィルタは
（Ｎ−１）段のアダプティブトランスバーサルでありこ
のトランスバーサルフィルタに設けられている遅延時間
τの遅延素子のカスケードはタップak,ak-1,ak-2,ak-3,
…,ak-N+2,ak-N+1を備えている。上記カスケードのタッ
プは可調整の重み付け素子c0,c1,c2,c3,…cN-2,cN-1を
介して加算装置Σに接続されている。フィルタ入力側ak
にてステップ的に供給される入力−デジタル信号要素は
時間的に夫々１つの時間要素τだけずれて遅延カスケー
ドの後続のタップak-1,ak-N+1にて取出される。その際
各時間要素においてすべての丁度取出されたデジタル信
号要素が、重み付け素子c0,…cN-1において、調整され
たフィルタ係数に従って重み付けされる、即ちそのつど
当該のフィルタ係数で乗算されて、次いで、加算素子Σ
において加算されて当該の時間要素において現れる出力
デジタル信号要素が形成される。これについては最初述
べた通りである。デジタル信号が正しく処理されるため
には、即ち（時間領域において）ろ波されるためにはフ
ィルタ係数は適正に調整されていなければならない。第
１図に略示するようなアダプティブトランスバーサルフ
ィルタではこのことは自動的に繰返し動作で行われ、す
なわち各時間要素にて、即ち各遅延ステップで繰返して
行われ、しかもそのつどフィルタ出力側δｋに現れる信
号要素と、判別器（これは例えばシュミットトリガとし
て実現できる）により定められる設定値との差Δδｋに
依存して行われる。その際第１図に示すように誤差ない
しエラーΔδｋは夫々のタップ取出信号要素ak-iと調整
量ｇとに乗算されて当該のそれぞれのフィルタ係数に対
する夫々の補正値が形成される。このことは最初述べた
通りである。 第１図のトランスバーサルフィルタにおいては加算装
置Σは各時間要素τにて、すなわち各遅延ステップごと
に、個々の重み付けされたタップ取出要素の（直列的）
加算の際全部でＮの加算（ないし減算）を行わなければ
ならず、係数調整のためには遅延ステップごとに、同様
にＮ回の算術演算をＮのフィルタ係数の補正のため行わ
なければならない。 本発明の回路装置のトランスバーサルフィルタの形式
でのデジタル信号処理が、比較的わずかな回数の算術演
算で可能になる。 第２図には本発明の理解に必要な程度で本発明の、ア
ダプティブトランスバーサルフィルタの形式のデジタル
信号処理用回路装置の実施例を示す。この回路装置は先
ず（Ｎ−１）段の遅延カスケード（Ｌ）を有し、この遅
延カスケードはタップ（0,1,2,3,…Ｎ−2,N−１）を有
していてその入力側にて、処理すべきデジタル信号を供
給される。さらに第２図に示してあるように、コード変
換器T/Bにおいて、遅延カスケード（Ｌ）の入力側ａに
て、処理すべきデジタル信号として供給される１つの３
進信号が、１つの量信号である２進量信号と１つの極性
信号である２進極性信号とを有する１つの２進信号対に
符号変換される。その際遅延カスケード（Ｌ）は２進極
性信号を供給される（Ｎ−１）段の分岐Ｌ′と、２進量
信号を供給される（Ｎ−１）段の分岐Ｌ″とを有する各
タップ群がＷから成る順次連続するN/Wのタップ群を有
する遅延カスケード（Ｌ）が、N/Wの入力側群を有する
スキャニング装置（Ｍ）の、上記各タップ群に所属する
入力側と接続されている。第２図に示すようにこのスキ
ャニング装置（Ｍ）は遅延カスケードの各分岐Ｌ′、
Ｌ″に対して、夫々Ｗ個の、カウンタＺにより同一タイ
ミングで制御されるマルチプレクサM1′,MＷ′;M1″,M
Ｗ″を有し、これらマルチプレクサは夫々N/Wの入力側
を有し、それらの入力側は夫々個々のタップ群の、相対
応するタップに接続されている。第２図の実施例では夫
々Ｗ＝２の順次連続するタップが１つの群にまとめられ
ており、その際そのようなタップ群０′,1′；…；（Ｎ
−２）′，（Ｎ−１）′をN/W＝N/2群有する遅延カスケ
ード分岐Ｌ′のそのような１つの群を形成するタップ
０′,1′はそのタップ群に所属する、スキャニング装置
（Ｍ）の両マルチプレクサM1′,MＷ′の入力側01′,0
Ｗ′と接続されている。両タップ２′,3′から成る後続
する群はマルチプレクサ入力側11′,1Ｗ′と接続されて
いる。さらに最後のタップ群を形成するタップ（Ｎ−
２）′、（Ｎ−１）′は両マルチプレクサM1′,MＷ′の
入力側（N/W−１）1,（N/W−１）Ｗ′に接続されてい
る。第２図から明らかなように、同様のことが、遅延カ
スケード分岐Ｌ″のタップ０″,1″,2″,3″；…；（Ｎ
−２）″の接続部と、マルチプレクサM1″,MＷ″の相応
の入力側についても該当し、それについて詳述する必要
はない。第２図に示すように４つのマルチプレクサM1′
…M2Ｗ″により形成されるスキャニング装置は遅延カス
ケードＬ′,L″より高速であるとよく、その結果各遅延
ステップ、即ち各遅延素子にてそのつど、遅延カスケー
ドのすべてのタップが走査される。 スキャニング装置のマルチプラクサM1′…ＭＷ″は出
力側が第２図の実施例において固定値メモリによって形
成された１つの共通のコード化装置ROMに接続されてお
り、このコード化装置ではスキャニング装置（Ｍ）によ
り丁度検出された２つの順次連続する３進信号素子対も
っと精確に云えば、両遅延カスケード分岐Ｌ′,L″の相
応のタップにて生じる２進信号要素の、そのような３進
信号要素対に相応する４重信号が、表１に示すように符
号変換されるとよい。 表中コラム（欄）tk-i,tk-i-1において順次連続する
３進信号要素の可能な対が示されており、コラムm1′,m
Ｗ′,m1″,mＷ″にはその信号要素に相応して第２図に
示すようにマルチプレクサM1′,MＷ′,M1″,MＷ″の出
力側にて生じる極性、量信号ビットが示されている。極
性、量信号ビットの個々の４重信号に相応しコード化装
置ROMの出力側p1,…p5に生じる制御ビットが表１のコラ
ムp1,…p5に示されている。その場合、制御ビットp3,p4
はカウンタＺからそのつど送出される群アドレスを補っ
て部分和信号メモリRAMの個々のメモリロケーションの
制御に用いられる。 アダプティブ信号ろ波の際読取−書取メモリとして構
成されたそのようなメモリRAMにおいてＡ値のデジタル
信号のＷの順次連続する信号要素の順次連続するN/W個
のデジタル信号要素群における可能な組合わせ AW・N/W に相応する部分和信号が記憶されており、この部分和信
号は各１つのそのような群に所属しそれぞれのフィルタ
調整状態に従って重み付けされたタップ信号要素から成
る。従って、ここで考察する、Ｗ＝2,A＝３の実施例で
は部分和信号メモリRAM中に、各群アドレスのもとで、
即ち、夫々ｊ番目のタップ群ごとに、第２のコラムＦに
示されている部分和が記憶されており、その際被加段Ｃ
はそれぞれのインデックスに相応するフィルタ係数であ
り、その係数は第１図のトランスバーアルフィルタでは
外部素子にて記憶されるべき筈のもにである。夫々Ｗ＝
２の順次連続する３進信号要素のAW＝32＝９の可能な組
合わせに相応する部分和（これはフィルタ調整状態に従
って重み付けられる。即ちそれぞれのフィルタ係数Ｃで
乗算されるＷ＝２の所属のタップ取出信号要素tk-2j,t
k-2j-1から成る）が記憶されており、これら信号要素の
うち１つの部分和が、制御ビット対p3,p4に従ってひい
てはそのつど走査されるタップ信号要素に従って読出さ
れる。 表中にて、それぞれ９つの可能な３進信号群tk-2j,k
k-2j+1（但しｊ＝0,…,N/W−１）及び表１による所属の
制御ビットp3,p4に対して、コラムＦにて、一般に で表さるべき部分和、即ち各１つの群がＷのそのような
信号要素から成る当該各群の、夫々フィルタ係数ｃで重
み付けされる複数タップ信号要素ａから成る部分和が示
されている。 部分和の記憶に必要な所要メモリ容量が本発明の実施
例によれば次のようにすれば減少する、即ち零とは異な
る部分和信号が記憶されること、また、極性対称的なデ
ジタル信号の場合その極性の点でのみ異なる部分和信号
を唯１度記憶し、各遅延ステップ中、順次読出される部
分和信号を、タップ取出信号要素の夫々の実際の組合せ
に従って加算ないし減算して、出力信号要素ないしその
つど新たに記憶さるべき補正された部分和信号の形成を
行うのである。 このようにして、第２図の回路装置も動作し、これに
ついて以降の説明から明らかにする。 部分和信号メモリRAMの出力側は信号加算回路Σの一
方の入力レジスタＢに接続されており、この加算回路の
出力側δから他方の入力レジスタＣへ帰還路が設けられ
ている。従ってこの加算回路は直列的に各遅延ステップ
に対して、即ち各遅延時間要素中部分和信号メモリRAM
から読出された部分和信号を加算する。その際コード化
装置ROMの出力側p2に丁度生じる制御ビット（表１中のp
2）が表しているのはそのつど丁度入力レジスタＢ中に
生じる部分和が（p2＝０の際）加算されまたは（p2＝Ｌ
の際）減算されることである。コード化装置ROMの出力
側p1に生じる制御ビット（表１中のp1＝０）によって、
そのつど到達した畳み込み和を変わらないようにさせよ
うとする場合には入力レジスタＢが阻止され、その結果
加算も減算も行われない。１つの遅延要素の経過中、遅
延カスケードＬ′;L″のタップ０′，…，（Ｎ−
１）′;0″，…，（Ｎ−１）″に生じるデジタル信号要
素に相応する各部分信号和が加算されると、即ち当該の
遅延ステップに対して、各３進信号要素の夫々のN/Wの
実際の組合せに従って所属の部分和が順次読出され相互
に加算され合うと、回路装置の出力側δに、相応の処理
された、即ち“ろ波された”出力信号要素が得られる。 入力デジタル信号が適正に処理されて、即ち何らか
（時間領域にて）ろ波されて出力デジタル信号が形成さ
れるため、部分和信号メモリRAMにおいて、所望のフィ
ルタ特性に相応する部分和信号が記憶されていなければ
ならない。第２図の回路装置において部分和信号を１つ
のアダブティブ過程にて反覆ないし繰返し形成するた
め、順次読出される部分和信号の各々が補正値と組み合
わされて１つの補正された部分和信号を形成し、この補
正された部分和信号は読出された部分和信号の代わりに
新たな部分和信号として記憶される。このために部分和
信号メモリRAMの出力側が、同様にコード化装置ROMによ
り制御可能な信号和加算回路Ｓの入力レジスタＥと接続
されており、上記信号加算回路Ｓは誤差信号Δδｋ（こ
の誤差信号は各遅延ステップ中生じ調整量ｇで重み付け
されている）に対する第２入力レジスタＤを有し、その
出力側ｓは部分和信号メモリRAMの書込入力側に接続さ
れている。その場合エラー信号Δδ５は第１図について
述べたのと類似のように形成され得、詳述の要はない。
ただ付記すべきは誤差信号Δδｋはやはりそれぞれ平均
化、および／又はその符号（極性）に従って作用しさえ
すればよく、これについて詳述する必要はない。 第２図から明らかなようにエラー信号Δδｋは調整量
ｇで重み付けされるほかに付加的に量ｑで重み付け即ち
乗算され得、その際第２図に示すように、コード化装置
ROMからそのつど丁度出力される制御ビットp5に依存し
て量ｑは（p5＝０の際）値１又は（p5＝Ｌの際）値２を
とる。表１から明らかなように量ｑは丁度検出されたＷ
＝２のタップ信号要素の２乗の和に等しい。エラー信号
の、そのようなタップ信号要素の２乗の和での付加的な
重み付けにより又は一般的に云えば、ｋ番目の時間要素
において遅延カスケード（Ｌ）のタップにて現れるデジ
タル信号要素の集合をその部分部分ak-wj-v（但しｖ＝
0,…,W−１）を以て表すベクトル の、自分自身 とのスカラー積 により、一部分和適応処理操作（アダプティション）、
即ち一般にそれぞれ で表すべき部分和適応処理操作を必要な場合迅速に行わ
せることができる。 ３値デジタル信号（３進信号）の場合及びそれぞれＷ
＝２のタップ信号要素を群ごとにまとめる場合可能な９
つの部分和Ｆ（k,j）が表２に示されている。その代わ
りに、２値の、即ち２つの値＋1,−１を有するデジタル
信号（２進信号）を処理すべき場合（その際第２図と異
なってコード変換器T/Bを省いてただ１つの遅延カスケ
ード分岐を設けさえすればよい）、同様にそれぞれ、Ｗ
＝２のタップ信号要素の群ごとにまとめる際表２の４つ
の２項の部分和のみが可能である。一般に、Ａ−値の、
極性対称のデジタル信号の場合における部分和の記憶に
は被処理デジタル信号の偶数ウエイト値Ａの場合1/2・A
W・N/W部分和の記憶容量が必要であり、その際係数1/2
は既述のようにデジタル信号の極性対称の際可能な部分
和の半部が記憶さるべきであることから来ている。奇数
のウエイト値Ａの場合それぞれ記憶さるべき可能な部分
和値の個数が１だけ減少する。それというのは値０は記
憶される必要がないからである。その際必要なのは1/2
（AW−１）・N/W部分和の記憶容量である。 次の表には異なった群長Ｗに対して、各遅延ステップ
ごとに必要な算術操作および部分和記憶に必要な記憶容
量が一方では対称的２進信号に対して、他方では対称的
３進信号に対して示してある。 Ｗ＝２の場合そのつど必要な算術操作の個数の半分割
が（Ｗ＝１に相応する公知のトランスバーサルフィルタ
に比して）得られ、その際２進信号のろ波の際所要の記
憶容量が高められず、一方、３進信号のろ波の際記憶容
量は２倍になる。 猶、補足的に明瞭性のため請求の範囲の構成要件中の
主要な文言ないし概念に就いて説明する。 当該の部分和信号メモリ中に夫々Ａ進法のタップ信号
要素Ｗ個により可能な組合せの数として表わされ得る、
即ちAW通りのタップ信号要素−組合せの順次連続する群
N/W（但しＷ＜Ｎ）に従って、上記部分和信号は記憶さ
れるようにし、」とは下記のことを意味している。即ち
「Ａ進法」における「Ａ」（例えば３進法における３）
は１つのタップ信号要素の可能なレベル数であり、各Ｗ
のタップ信号要素（例えば図示の実施例中Ｗ＝２）は或
１つの組合せ（AW＝32で表わされる）を可能にする（形
成する）ので、全部でAW（例えば32＝９）通りの相異な
る組合せが可能である。また「タップ信号要素」と称さ
れるのは遅延されるデジタル信号要素であって該遅延デ
ジタル信号要素は遅延カスケードＬ′,L″（第２図中）
のタップ0,1,2,3,…Ｎ−2,N−１に現われるものであっ
て、そこで群としてタッピング取出され、即ち読出され
るものである。部分和信号の記憶は部分和信号メモリ
（第２図中RAM）にて行われる。その際先ず差当たり、
当該回路装置の作動開始に際して当該部分和信号は記憶
されていなければならず、作動中は記憶された部分和信
号の反復補正が行われ得る。 各遅延動作ステップ中（（ｎ−１）段の遅延カスケー
ドのタップにて）タッピング取出されたN/2の順次連続
的タップ信号要素（第２図中順次スキャニング−マルチ
プレクサM1′ＭＷ′,M1″，…ＭＷ″の出力側にて現わ
れる）からは（第２図中コード化装置ROMにおいて）当
該部分和信号メモリ（第２図中RAM）に対する制御アド
レスが形成され、該制御アドレスのもとで上記部分和信
号メモリRAMから、そのつど丁度生起しているタップ信
号要素の組合せ（系列）に相互的部分和信号が読出され
得るのである。当該複数部分和信号は１つの出力信号要
素の形成されるような相互に加算される。このことは第
２図の実施例では入力信号レジスタＢ、信号加算回路Σ
及びさらなる入力レジスタＣを用いて行われる。 「各遅延ステップの際、順次連続するタップ信号要素
Ｗより夫々成る順次連続する群N/Wがタッピング取出さ
れ、そして、夫々Ｗの実際に順次連続するタップ信号要
素に従って、ないし当該のN/W個の実際のタップ信号要
素組合せに従って所属の部分和信号が順次読出され、そ
して、１つの出力信号要素の形成されるように当該部分
和信号−生成回路にて相互に加算される」とは下記の意
味している。 各遅延ステップ中（Ｎ−１）段の遅延カスケードの各
タップにて取出されたN/Wの順次連続する群即ち順次連
続する夫々Ｗより成るタップ信号要素の群（該タップ信
号要素は第２図中順次スキャニング−マルチプレクサ
（M1′，…ＭＷ′,M1″，…,MＷ″の出力側に現われ
る）からは（第２図中コード化装置ROMに）当該部分和
信号メモリ（RAM;第２図中）に対する制御アドレスが形
成され、該制御アドレスのもとで上記部分和信号メモリ
RAMからタップ信号要素のそのつど丁度生じている組合
せに相応する部分和信号が読出され得る。次いで上記部
分和信号は１つの出力信号要素が形成されるように相加
算される。このことは第２図の実施例では入力レジスタ
Ｂ、信号加算回路Σ，別の入力レジスタＣを用いて行わ
れる。 また、「AW通りのタップ信号要素−組合せ」とは下記
を意味する。 Ａ＝３の場合には入力側ａに現われるデジタル信号は
３進信号となる。各々の３進信号要素はコード変換器T/
B（３進/2進信号変換器）において２進信号対にコード
変換され該２進信号対は１つの当該値信号と極性信号と
から成る。上記極性信号は（Ｎ−１）段の遅延カスケー
ドの回路分岐Ｌ′を通過伝送せしめられ、当該値信号は
それの所属の回路分岐Ｌ″を通過伝送せしめられる。Ｗ
＝２の場合は下記のことを意味している。遅延カスケー
ドの各２つの順次連続するタップが同時に走査される、
換言すれば、タップ０と１、しかる後、タップ１と２、
その後タップ２と３、等々が走査される。第２図中では
それに相応して、当該遅延カスケードの各回路分岐に対
してまさに２つの走査−マルチプレクサM1及びMWが示さ
れている。当該部分和信号は部分和信号メモリRAMに記
憶されており、物理的記憶（メモリ）状態としては第２
図には示し得ない。いずれにしろ今回補正した図面の第
２図中に書き込まれているように表２に示されている部
分和を上記RAM（第２図）に示し得る。表１及び上記表
２中に示された３進信号群に関しては例えば下記の３進
信号群の系列（シーケンス） には明らかに（第２図中入力側ａに加わる）３進信号
＋＋00＋−−０−＋又は別の表現をすれば（波形的
に） が基に成っている。 他の３進信号が用いられれば別の３進信号群が生ぜし
められる。従って、第３図中入力側ａにて任意の３進信
号え例えば上記を示し得る。 発明の効果 本発明により重み付けされたタップ信号要素を加算し
てそれぞれの出力信号要素形成の際重み付けされたタッ
プ信号要素各Ｗから成る各群をまとめて処理し、たんに
その−記憶された−部分和を加算するだけにより奏され
る効果とするところは各遅延ステップごとに、即ち、た
んにN/Wの算術操作だけをしさえすればよいといえるこ
とである。フィルタ調整の際そのつどN/Wの補正値を決
定しさえすればよく、この補正値は今やフィルタ係数そ
れ自体に係るものでなく、前記の部分和に係るものであ
り、この部分和は所望のフィルタ特性に依存するのみな
らず、遅延カスケード中に入力されるデジタル信号要素
にも依存し従ってその記憶のため比較的大きな記憶容量
を要するのである。
給されるタップ付の（Ｎ−１）段の遅延カスケードを備
えたトランスバーサルフィルタ、例えばアダプテイブト
ランスバーサルフィルタの形式のデジタル信号処理方法
であって、当該タップにて（遅延カスケードのタップに
て）遅延されたデジタル信号要素が順次現れ次いで群と
して取出され即ち読出されて、当該のデジタル信号要素
はタップ信号要素を成すもの（タップ信号要素と称され
るもの）であり、該タップ信号要素によってはフィルタ
セッティング状態に従って重み付けされると同時にタッ
プ取出可能なタップ信号要素の当該各群により部分和信
号が形成されるようにし、該部分和信号は記憶されるよ
うにし、当該遅延ステップの際当該タップ信号要素の実
際の組合せに従って所属の部分和信号が順次読出されて
１つの出力信号要素の形成されるように相互に加算され
るようにした方法及び装置に関する。 デジタル−通信系では信号伝送の際直線的な信号ひず
みが生じ得、そのひずみの等化のためアダプティブ等化
器（または折衷形等化器）が用いられる。この等化器は
通常トランスバーサルフィルタで実現される。このよう
なトランスバーサルフィルタは入力側にて、被処理信号
を供給される遅延カスケードであり、このカスケードは
各遅延ステップに相応するそれぞれの遅延ステップ前後
に、タップを備え、その際各遅延ステップの際タップに
て夫々生じるタップ信号要素がタップ個別のフィルタ係
数に従って重み付け（乗算）され、即ち場合により増幅
され、減衰および／又は極性変化され、加算されてろ波
された出力信号要素が形成される。フィルタ係数は所謂
アダプティブトランスバーサルフィルタの場合エラー信
号に従ってアダプティブに調整される（NTZ 24（1971）
1,78…24;Bocker:データ伝送（Datenbertragung）197
6第１巻、第5.3.2章）または固定的に調整されていても
よい（折衷形フィルタ）。信号等化のためのほかにトラ
ンスバーサルフィルタを、ノイズ信号補償のためクロス
トークおよび／又はエコー補償回路においても用いられ
得る。 AGARD Conf.Proc.No.103（1072）,12−１…12−16;De
r Fernmelde−Ingenieur 31（1977）12,1…25,21;BSTJ
58（1979）2,491…500,493）。 第１図に示すような（Ｎ−１）段のトランスバーサル
フィルタにおいては時間要素Ｋにて得られた出力信号要
素δｋの値が、 で表わされ得、式中ak-1は当該時間要素にて遅延カスケ
ードの個々のタップにて現われるタップ信号要素の値で
あり、ciはフィルタの特性（周波数特性、時間特性）を
決めるＮのフィルタ係数を意味する。 アダプティブフィルタ調整の場合個々のフィルタ係数
ciはステップごとに次のような反復法（Iheration）で
調整され得る、即ちほぼ ci(k+1)＝ci(k)−ｇ・Δδｋ・ak-i で表わされる反復法で調整され得る。式中ｇは所謂調整
量を示してあり、この量は所望の状態へのフィルタへの
到達ないし立上り時間、ひいてはフィルタ精度を定め、
そのような状態への到達ないし立上り（フィルタ集束
性）を得るにはそんなに大に選んではいけない。Δδは
丁度問題になっている（考案されている）出力信号要素
の、所期の規定値に対して残留しているエラーである。
このようなフィルタの代りに、場合によりその極性sgn
（Δδｋ）のみが調整基準として用いられ得るようにし
てもよい。 解決しようとする問題点 このようなトランスバーサルフィルタの実現にはＮの
係数メモリが必要であり、２進又は３進デジタル信号の
処理の場合各遅延ステップごとに、即ち各時間要素ごと
に記憶されたフィルタ係数に従って重み付けされたＮの
タップ信号要素が加算され得る。即ち（最大）Ｎの加算
ないし減算がなされ得る。フィルタ係数のアダプタ調整
の際各遅延ステップごとに、Ｎの係数に対してＮの補正
値が計算され得る。このことはトランスバーサルフィル
タの長さ、即ちＮの大きさに相応する高い処理速度を前
提とし、このような高い処理速度は技術的理由から必ず
しも与えられない。 そこで本発明の課題とするところは比較的わずかな処
理速度のもとでも（Ｎ−１）段の遅延カスケードを有す
る、有利にはアダプティブトランスバーサルフィルタの
形式でデジタル信号処理を可能にすることにある。 問題点解決のための手段 この課題の解決のため本発明によれば冒頭に述べた形
式の方法において、当該部分和信号メモリ中に夫々Ａ進
法のタップ信号要素Ｗ個により可能な組合せの数として
表わされ得る、即ちAW通りのタップ信号要素−組合せの
順次連続する群N/W（但しＷ＜Ｎ）に従って、上記部分
和信号は記憶されるようにし、ここにおいて、上記の遅
延カスケードによってその入力値にてＡ値（Ａ進値ない
しＡ元値）法のディジタル入力信号が入力受信されるよ
うにし、ここで、上記遅延カスケードによって当該の入
力信号された入力信号の複数信号要素がビットパラレル
に処理されるようにしまた、各当該のビット遅延ステッ
プごとに順次部分和メモリ（RAM）に対するN/Wの制御ア
ドレスが、夫々Ｗの順次連続するビットを基にして形成
されて、メモリ入力側に供給されるようにし、そして、
上記の遅延カスケードの夫々Ｗの順次連続するタップが
同時にスキャニングされるようにし、それにより、各遅
延ステップの際、順次連続するタップ信号要素Ｗより夫
々成る順次連続する群N/Wがタッピング取出され、そし
て、夫々Ｗの実際に順次連続するタップ信号要素に従っ
て、ないし当該のN/W個の実際のタップ信号要素組合せ
に従って所属の部分和信号が順次読出され、そして、１
つの出力信号要素が形成されるように当該部分和信号−
生成回路にて相互に加算されるようにしたのである。 部分和信号の反復ないし繰返し形成の際各遅延ステッ
プ中個々の部分和信号が、夫々、当該遅延ステップ中生
じる、調整量で重み付けされた出力信号エラーに従って
補正され得る。本発明の実施例によれば個々の部分和信
号を、そのつど、調整量とタップ信号要素の２乗の和と
により重み付けされた出力信号エラーに従って補正し
て、フィルタ調整をさらに助長促進することも可能であ
る。 所要の記憶容量に鑑みて本発明の実施例によれば零と
は異なる部分和信号を記憶したり、または極性対称的な
デジタル信号の場合その極性の点でのみ異なる部分和信
号を唯１度記憶し、各遅延ステプ中、順次読出される部
分和信号を、タップ取出信号要素の夫々の実際の組合わ
せに従って加算ないし減算して、出力信号要素ないしそ
のつど新たに記憶すべき補正された部分和信号の形成を
行うのである。 次に図示の実施例を用いて本発明を説明する。 実施例 第１図に略示する公知のトランスバーサルフィルタは
（Ｎ−１）段のアダプティブトランスバーサルでありこ
のトランスバーサルフィルタに設けられている遅延時間
τの遅延素子のカスケードはタップak,ak-1,ak-2,ak-3,
…,ak-N+2,ak-N+1を備えている。上記カスケードのタッ
プは可調整の重み付け素子c0,c1,c2,c3,…cN-2,cN-1を
介して加算装置Σに接続されている。フィルタ入力側ak
にてステップ的に供給される入力−デジタル信号要素は
時間的に夫々１つの時間要素τだけずれて遅延カスケー
ドの後続のタップak-1,ak-N+1にて取出される。その際
各時間要素においてすべての丁度取出されたデジタル信
号要素が、重み付け素子c0,…cN-1において、調整され
たフィルタ係数に従って重み付けされる、即ちそのつど
当該のフィルタ係数で乗算されて、次いで、加算素子Σ
において加算されて当該の時間要素において現れる出力
デジタル信号要素が形成される。これについては最初述
べた通りである。デジタル信号が正しく処理されるため
には、即ち（時間領域において）ろ波されるためにはフ
ィルタ係数は適正に調整されていなければならない。第
１図に略示するようなアダプティブトランスバーサルフ
ィルタではこのことは自動的に繰返し動作で行われ、す
なわち各時間要素にて、即ち各遅延ステップで繰返して
行われ、しかもそのつどフィルタ出力側δｋに現れる信
号要素と、判別器（これは例えばシュミットトリガとし
て実現できる）により定められる設定値との差Δδｋに
依存して行われる。その際第１図に示すように誤差ない
しエラーΔδｋは夫々のタップ取出信号要素ak-iと調整
量ｇとに乗算されて当該のそれぞれのフィルタ係数に対
する夫々の補正値が形成される。このことは最初述べた
通りである。 第１図のトランスバーサルフィルタにおいては加算装
置Σは各時間要素τにて、すなわち各遅延ステップごと
に、個々の重み付けされたタップ取出要素の（直列的）
加算の際全部でＮの加算（ないし減算）を行わなければ
ならず、係数調整のためには遅延ステップごとに、同様
にＮ回の算術演算をＮのフィルタ係数の補正のため行わ
なければならない。 本発明の回路装置のトランスバーサルフィルタの形式
でのデジタル信号処理が、比較的わずかな回数の算術演
算で可能になる。 第２図には本発明の理解に必要な程度で本発明の、ア
ダプティブトランスバーサルフィルタの形式のデジタル
信号処理用回路装置の実施例を示す。この回路装置は先
ず（Ｎ−１）段の遅延カスケード（Ｌ）を有し、この遅
延カスケードはタップ（0,1,2,3,…Ｎ−2,N−１）を有
していてその入力側にて、処理すべきデジタル信号を供
給される。さらに第２図に示してあるように、コード変
換器T/Bにおいて、遅延カスケード（Ｌ）の入力側ａに
て、処理すべきデジタル信号として供給される１つの３
進信号が、１つの量信号である２進量信号と１つの極性
信号である２進極性信号とを有する１つの２進信号対に
符号変換される。その際遅延カスケード（Ｌ）は２進極
性信号を供給される（Ｎ−１）段の分岐Ｌ′と、２進量
信号を供給される（Ｎ−１）段の分岐Ｌ″とを有する各
タップ群がＷから成る順次連続するN/Wのタップ群を有
する遅延カスケード（Ｌ）が、N/Wの入力側群を有する
スキャニング装置（Ｍ）の、上記各タップ群に所属する
入力側と接続されている。第２図に示すようにこのスキ
ャニング装置（Ｍ）は遅延カスケードの各分岐Ｌ′、
Ｌ″に対して、夫々Ｗ個の、カウンタＺにより同一タイ
ミングで制御されるマルチプレクサM1′,MＷ′;M1″,M
Ｗ″を有し、これらマルチプレクサは夫々N/Wの入力側
を有し、それらの入力側は夫々個々のタップ群の、相対
応するタップに接続されている。第２図の実施例では夫
々Ｗ＝２の順次連続するタップが１つの群にまとめられ
ており、その際そのようなタップ群０′,1′；…；（Ｎ
−２）′，（Ｎ−１）′をN/W＝N/2群有する遅延カスケ
ード分岐Ｌ′のそのような１つの群を形成するタップ
０′,1′はそのタップ群に所属する、スキャニング装置
（Ｍ）の両マルチプレクサM1′,MＷ′の入力側01′,0
Ｗ′と接続されている。両タップ２′,3′から成る後続
する群はマルチプレクサ入力側11′,1Ｗ′と接続されて
いる。さらに最後のタップ群を形成するタップ（Ｎ−
２）′、（Ｎ−１）′は両マルチプレクサM1′,MＷ′の
入力側（N/W−１）1,（N/W−１）Ｗ′に接続されてい
る。第２図から明らかなように、同様のことが、遅延カ
スケード分岐Ｌ″のタップ０″,1″,2″,3″；…；（Ｎ
−２）″の接続部と、マルチプレクサM1″,MＷ″の相応
の入力側についても該当し、それについて詳述する必要
はない。第２図に示すように４つのマルチプレクサM1′
…M2Ｗ″により形成されるスキャニング装置は遅延カス
ケードＬ′,L″より高速であるとよく、その結果各遅延
ステップ、即ち各遅延素子にてそのつど、遅延カスケー
ドのすべてのタップが走査される。 スキャニング装置のマルチプラクサM1′…ＭＷ″は出
力側が第２図の実施例において固定値メモリによって形
成された１つの共通のコード化装置ROMに接続されてお
り、このコード化装置ではスキャニング装置（Ｍ）によ
り丁度検出された２つの順次連続する３進信号素子対も
っと精確に云えば、両遅延カスケード分岐Ｌ′,L″の相
応のタップにて生じる２進信号要素の、そのような３進
信号要素対に相応する４重信号が、表１に示すように符
号変換されるとよい。 表中コラム（欄）tk-i,tk-i-1において順次連続する
３進信号要素の可能な対が示されており、コラムm1′,m
Ｗ′,m1″,mＷ″にはその信号要素に相応して第２図に
示すようにマルチプレクサM1′,MＷ′,M1″,MＷ″の出
力側にて生じる極性、量信号ビットが示されている。極
性、量信号ビットの個々の４重信号に相応しコード化装
置ROMの出力側p1,…p5に生じる制御ビットが表１のコラ
ムp1,…p5に示されている。その場合、制御ビットp3,p4
はカウンタＺからそのつど送出される群アドレスを補っ
て部分和信号メモリRAMの個々のメモリロケーションの
制御に用いられる。 アダプティブ信号ろ波の際読取−書取メモリとして構
成されたそのようなメモリRAMにおいてＡ値のデジタル
信号のＷの順次連続する信号要素の順次連続するN/W個
のデジタル信号要素群における可能な組合わせ AW・N/W に相応する部分和信号が記憶されており、この部分和信
号は各１つのそのような群に所属しそれぞれのフィルタ
調整状態に従って重み付けされたタップ信号要素から成
る。従って、ここで考察する、Ｗ＝2,A＝３の実施例で
は部分和信号メモリRAM中に、各群アドレスのもとで、
即ち、夫々ｊ番目のタップ群ごとに、第２のコラムＦに
示されている部分和が記憶されており、その際被加段Ｃ
はそれぞれのインデックスに相応するフィルタ係数であ
り、その係数は第１図のトランスバーアルフィルタでは
外部素子にて記憶されるべき筈のもにである。夫々Ｗ＝
２の順次連続する３進信号要素のAW＝32＝９の可能な組
合わせに相応する部分和（これはフィルタ調整状態に従
って重み付けられる。即ちそれぞれのフィルタ係数Ｃで
乗算されるＷ＝２の所属のタップ取出信号要素tk-2j,t
k-2j-1から成る）が記憶されており、これら信号要素の
うち１つの部分和が、制御ビット対p3,p4に従ってひい
てはそのつど走査されるタップ信号要素に従って読出さ
れる。 表中にて、それぞれ９つの可能な３進信号群tk-2j,k
k-2j+1（但しｊ＝0,…,N/W−１）及び表１による所属の
制御ビットp3,p4に対して、コラムＦにて、一般に で表さるべき部分和、即ち各１つの群がＷのそのような
信号要素から成る当該各群の、夫々フィルタ係数ｃで重
み付けされる複数タップ信号要素ａから成る部分和が示
されている。 部分和の記憶に必要な所要メモリ容量が本発明の実施
例によれば次のようにすれば減少する、即ち零とは異な
る部分和信号が記憶されること、また、極性対称的なデ
ジタル信号の場合その極性の点でのみ異なる部分和信号
を唯１度記憶し、各遅延ステップ中、順次読出される部
分和信号を、タップ取出信号要素の夫々の実際の組合せ
に従って加算ないし減算して、出力信号要素ないしその
つど新たに記憶さるべき補正された部分和信号の形成を
行うのである。 このようにして、第２図の回路装置も動作し、これに
ついて以降の説明から明らかにする。 部分和信号メモリRAMの出力側は信号加算回路Σの一
方の入力レジスタＢに接続されており、この加算回路の
出力側δから他方の入力レジスタＣへ帰還路が設けられ
ている。従ってこの加算回路は直列的に各遅延ステップ
に対して、即ち各遅延時間要素中部分和信号メモリRAM
から読出された部分和信号を加算する。その際コード化
装置ROMの出力側p2に丁度生じる制御ビット（表１中のp
2）が表しているのはそのつど丁度入力レジスタＢ中に
生じる部分和が（p2＝０の際）加算されまたは（p2＝Ｌ
の際）減算されることである。コード化装置ROMの出力
側p1に生じる制御ビット（表１中のp1＝０）によって、
そのつど到達した畳み込み和を変わらないようにさせよ
うとする場合には入力レジスタＢが阻止され、その結果
加算も減算も行われない。１つの遅延要素の経過中、遅
延カスケードＬ′;L″のタップ０′，…，（Ｎ−
１）′;0″，…，（Ｎ−１）″に生じるデジタル信号要
素に相応する各部分信号和が加算されると、即ち当該の
遅延ステップに対して、各３進信号要素の夫々のN/Wの
実際の組合せに従って所属の部分和が順次読出され相互
に加算され合うと、回路装置の出力側δに、相応の処理
された、即ち“ろ波された”出力信号要素が得られる。 入力デジタル信号が適正に処理されて、即ち何らか
（時間領域にて）ろ波されて出力デジタル信号が形成さ
れるため、部分和信号メモリRAMにおいて、所望のフィ
ルタ特性に相応する部分和信号が記憶されていなければ
ならない。第２図の回路装置において部分和信号を１つ
のアダブティブ過程にて反覆ないし繰返し形成するた
め、順次読出される部分和信号の各々が補正値と組み合
わされて１つの補正された部分和信号を形成し、この補
正された部分和信号は読出された部分和信号の代わりに
新たな部分和信号として記憶される。このために部分和
信号メモリRAMの出力側が、同様にコード化装置ROMによ
り制御可能な信号和加算回路Ｓの入力レジスタＥと接続
されており、上記信号加算回路Ｓは誤差信号Δδｋ（こ
の誤差信号は各遅延ステップ中生じ調整量ｇで重み付け
されている）に対する第２入力レジスタＤを有し、その
出力側ｓは部分和信号メモリRAMの書込入力側に接続さ
れている。その場合エラー信号Δδ５は第１図について
述べたのと類似のように形成され得、詳述の要はない。
ただ付記すべきは誤差信号Δδｋはやはりそれぞれ平均
化、および／又はその符号（極性）に従って作用しさえ
すればよく、これについて詳述する必要はない。 第２図から明らかなようにエラー信号Δδｋは調整量
ｇで重み付けされるほかに付加的に量ｑで重み付け即ち
乗算され得、その際第２図に示すように、コード化装置
ROMからそのつど丁度出力される制御ビットp5に依存し
て量ｑは（p5＝０の際）値１又は（p5＝Ｌの際）値２を
とる。表１から明らかなように量ｑは丁度検出されたＷ
＝２のタップ信号要素の２乗の和に等しい。エラー信号
の、そのようなタップ信号要素の２乗の和での付加的な
重み付けにより又は一般的に云えば、ｋ番目の時間要素
において遅延カスケード（Ｌ）のタップにて現れるデジ
タル信号要素の集合をその部分部分ak-wj-v（但しｖ＝
0,…,W−１）を以て表すベクトル の、自分自身 とのスカラー積 により、一部分和適応処理操作（アダプティション）、
即ち一般にそれぞれ で表すべき部分和適応処理操作を必要な場合迅速に行わ
せることができる。 ３値デジタル信号（３進信号）の場合及びそれぞれＷ
＝２のタップ信号要素を群ごとにまとめる場合可能な９
つの部分和Ｆ（k,j）が表２に示されている。その代わ
りに、２値の、即ち２つの値＋1,−１を有するデジタル
信号（２進信号）を処理すべき場合（その際第２図と異
なってコード変換器T/Bを省いてただ１つの遅延カスケ
ード分岐を設けさえすればよい）、同様にそれぞれ、Ｗ
＝２のタップ信号要素の群ごとにまとめる際表２の４つ
の２項の部分和のみが可能である。一般に、Ａ−値の、
極性対称のデジタル信号の場合における部分和の記憶に
は被処理デジタル信号の偶数ウエイト値Ａの場合1/2・A
W・N/W部分和の記憶容量が必要であり、その際係数1/2
は既述のようにデジタル信号の極性対称の際可能な部分
和の半部が記憶さるべきであることから来ている。奇数
のウエイト値Ａの場合それぞれ記憶さるべき可能な部分
和値の個数が１だけ減少する。それというのは値０は記
憶される必要がないからである。その際必要なのは1/2
（AW−１）・N/W部分和の記憶容量である。 次の表には異なった群長Ｗに対して、各遅延ステップ
ごとに必要な算術操作および部分和記憶に必要な記憶容
量が一方では対称的２進信号に対して、他方では対称的
３進信号に対して示してある。 Ｗ＝２の場合そのつど必要な算術操作の個数の半分割
が（Ｗ＝１に相応する公知のトランスバーサルフィルタ
に比して）得られ、その際２進信号のろ波の際所要の記
憶容量が高められず、一方、３進信号のろ波の際記憶容
量は２倍になる。 猶、補足的に明瞭性のため請求の範囲の構成要件中の
主要な文言ないし概念に就いて説明する。 当該の部分和信号メモリ中に夫々Ａ進法のタップ信号
要素Ｗ個により可能な組合せの数として表わされ得る、
即ちAW通りのタップ信号要素−組合せの順次連続する群
N/W（但しＷ＜Ｎ）に従って、上記部分和信号は記憶さ
れるようにし、」とは下記のことを意味している。即ち
「Ａ進法」における「Ａ」（例えば３進法における３）
は１つのタップ信号要素の可能なレベル数であり、各Ｗ
のタップ信号要素（例えば図示の実施例中Ｗ＝２）は或
１つの組合せ（AW＝32で表わされる）を可能にする（形
成する）ので、全部でAW（例えば32＝９）通りの相異な
る組合せが可能である。また「タップ信号要素」と称さ
れるのは遅延されるデジタル信号要素であって該遅延デ
ジタル信号要素は遅延カスケードＬ′,L″（第２図中）
のタップ0,1,2,3,…Ｎ−2,N−１に現われるものであっ
て、そこで群としてタッピング取出され、即ち読出され
るものである。部分和信号の記憶は部分和信号メモリ
（第２図中RAM）にて行われる。その際先ず差当たり、
当該回路装置の作動開始に際して当該部分和信号は記憶
されていなければならず、作動中は記憶された部分和信
号の反復補正が行われ得る。 各遅延動作ステップ中（（ｎ−１）段の遅延カスケー
ドのタップにて）タッピング取出されたN/2の順次連続
的タップ信号要素（第２図中順次スキャニング−マルチ
プレクサM1′ＭＷ′,M1″，…ＭＷ″の出力側にて現わ
れる）からは（第２図中コード化装置ROMにおいて）当
該部分和信号メモリ（第２図中RAM）に対する制御アド
レスが形成され、該制御アドレスのもとで上記部分和信
号メモリRAMから、そのつど丁度生起しているタップ信
号要素の組合せ（系列）に相互的部分和信号が読出され
得るのである。当該複数部分和信号は１つの出力信号要
素の形成されるような相互に加算される。このことは第
２図の実施例では入力信号レジスタＢ、信号加算回路Σ
及びさらなる入力レジスタＣを用いて行われる。 「各遅延ステップの際、順次連続するタップ信号要素
Ｗより夫々成る順次連続する群N/Wがタッピング取出さ
れ、そして、夫々Ｗの実際に順次連続するタップ信号要
素に従って、ないし当該のN/W個の実際のタップ信号要
素組合せに従って所属の部分和信号が順次読出され、そ
して、１つの出力信号要素の形成されるように当該部分
和信号−生成回路にて相互に加算される」とは下記の意
味している。 各遅延ステップ中（Ｎ−１）段の遅延カスケードの各
タップにて取出されたN/Wの順次連続する群即ち順次連
続する夫々Ｗより成るタップ信号要素の群（該タップ信
号要素は第２図中順次スキャニング−マルチプレクサ
（M1′，…ＭＷ′,M1″，…,MＷ″の出力側に現われ
る）からは（第２図中コード化装置ROMに）当該部分和
信号メモリ（RAM;第２図中）に対する制御アドレスが形
成され、該制御アドレスのもとで上記部分和信号メモリ
RAMからタップ信号要素のそのつど丁度生じている組合
せに相応する部分和信号が読出され得る。次いで上記部
分和信号は１つの出力信号要素が形成されるように相加
算される。このことは第２図の実施例では入力レジスタ
Ｂ、信号加算回路Σ，別の入力レジスタＣを用いて行わ
れる。 また、「AW通りのタップ信号要素−組合せ」とは下記
を意味する。 Ａ＝３の場合には入力側ａに現われるデジタル信号は
３進信号となる。各々の３進信号要素はコード変換器T/
B（３進/2進信号変換器）において２進信号対にコード
変換され該２進信号対は１つの当該値信号と極性信号と
から成る。上記極性信号は（Ｎ−１）段の遅延カスケー
ドの回路分岐Ｌ′を通過伝送せしめられ、当該値信号は
それの所属の回路分岐Ｌ″を通過伝送せしめられる。Ｗ
＝２の場合は下記のことを意味している。遅延カスケー
ドの各２つの順次連続するタップが同時に走査される、
換言すれば、タップ０と１、しかる後、タップ１と２、
その後タップ２と３、等々が走査される。第２図中では
それに相応して、当該遅延カスケードの各回路分岐に対
してまさに２つの走査−マルチプレクサM1及びMWが示さ
れている。当該部分和信号は部分和信号メモリRAMに記
憶されており、物理的記憶（メモリ）状態としては第２
図には示し得ない。いずれにしろ今回補正した図面の第
２図中に書き込まれているように表２に示されている部
分和を上記RAM（第２図）に示し得る。表１及び上記表
２中に示された３進信号群に関しては例えば下記の３進
信号群の系列（シーケンス） には明らかに（第２図中入力側ａに加わる）３進信号
＋＋00＋−−０−＋又は別の表現をすれば（波形的
に） が基に成っている。 他の３進信号が用いられれば別の３進信号群が生ぜし
められる。従って、第３図中入力側ａにて任意の３進信
号え例えば上記を示し得る。 発明の効果 本発明により重み付けされたタップ信号要素を加算し
てそれぞれの出力信号要素形成の際重み付けされたタッ
プ信号要素各Ｗから成る各群をまとめて処理し、たんに
その−記憶された−部分和を加算するだけにより奏され
る効果とするところは各遅延ステップごとに、即ち、た
んにN/Wの算術操作だけをしさえすればよいといえるこ
とである。フィルタ調整の際そのつどN/Wの補正値を決
定しさえすればよく、この補正値は今やフィルタ係数そ
れ自体に係るものでなく、前記の部分和に係るものであ
り、この部分和は所望のフィルタ特性に依存するのみな
らず、遅延カスケード中に入力されるデジタル信号要素
にも依存し従ってその記憶のため比較的大きな記憶容量
を要するのである。
【図面の簡単な説明】
第１図は公知のトランスバーサルフィルタの回路略図、
第２図は本発明のトランスバーサルフィルタの実施例の
回路略図である。 Ｌ……遅延カスケード、Ｍ……スキャニング装置、Ｚ…
…カウンタ、ROM……コード化装置、RAM……部分和信号
メモリ
第２図は本発明のトランスバーサルフィルタの実施例の
回路略図である。 Ｌ……遅延カスケード、Ｍ……スキャニング装置、Ｚ…
…カウンタ、ROM……コード化装置、RAM……部分和信号
メモリ
Claims (1)
- (57)【特許請求の範囲】 １．処理さるべきデジタル信号を入力側にて供給される
タップ付の（Ｎ−１）段の遅延カスケードを備えたトラ
ンスバーサルフィルタ、例えばアダプテイブトランスバ
ーサルフィルタの形式のデジタル信号処理方法であっ
て、当該タップにて（遅延カスケードのタップにて）遅
延されたデジタル信号要素が順次現れ次いで群として取
出され即ち読出されて、当該のデジタル信号要素はタッ
プ信号要素を成すもの（タップ信号要素と称されるも
の）であり、該タップ信号要素によってはフィルタセッ
ティング状態に従って重み付けされると同時にタップ取
出可能なタップ信号要素の当該各群により部分和信号が
形成されるようにし、該部分和信号は記憶されるように
し、当該遅延ステップの際当該タップ信号要素の実際の
組合せに従って所属の部分和信号が順次読出されて１つ
の出力信号要素の形成されるように相互に加算されるよ
うにした方法において、当該の部分和信号メモリ中に夫
々Ａ進法のタップ信号要素Ｗ個により可能な組合せの数
として表わされ得る、即ちAW通りのタップ信号要素−組
合せの順次連続する群N/W（但しＷ＜Ｎ）に従って、上
記部分和信号は記憶されるようにし、ここにおいて、上
記の遅延カスケードによってその入力側にてＡ値（Ａ進
値ないしＡ元値）法のディジタル入力信号が入力受信さ
れるようにし、ここで、上記遅延カスケードによって当
該の入力信号された入力信号の複数信号要素がビットパ
ラレルに処理されるようにしまた、各当該のビット遅延
ステップごとに順次部分和メモリ（RAM）に対するN/Wの
制御アドレスが、夫々Ｗの順次連続するビットを基にし
て形成されて、メモリ入力側に供給されるようにし、そ
して、上記の遅延カスケードの夫々Ｗの順次連続するタ
ップが同時にスキャニングされるようにし、それによ
り、各遅延ステップの際、順次連続するタップ信号要素
Ｗより夫々成る順次連続する群N/Wがタッピング取出さ
れ、そして、夫々Ｗの実際に順次連続するタップ信号要
素に従って、ないし当該のN/W個の実際のタップ信号要
素組合せに従って所属の部分和信号が順次読出され、そ
して、１つの出力信号要素が形成されるように当該部分
和信号−生成回路にて相互に加算されるようにしたこと
を特徴とするトランスバーサルフィルタの形式のデジタ
ル信号処理方法。 ２．部分和信号の繰返形成のため、順次読出される部分
和信号の各々が、補正値と組合されて補正された１つの
部分和信号を形成するようにし、該補正された部分和信
号を、読出された部分和信号の代わりに新たな部分和信
号として記憶する特許請求の範囲第１項記載の信号処理
方法。 ３．各遅延ステップ中個々の部分和信号を、当該遅延ス
テップ中生じる、調整量でウエイト付される出力信号エ
ラーに従ってそれぞれ補正する特許請求の範囲第２項記
載の信号処理方法。 ４．夫々の部分和信号を夫々、調整量とタップ取出信号
の２乗の和とにより重み付けされる出力信号エラーに従
って補正する特許請求の範囲第３項記載の信号処理方
法。 ５．極性対称的なデジタル信号の場合その極性の点での
み異なる部分和信号を唯１度記憶し、各遅延ステップ
中、順次読出される部分和信号を、タップ読出信号要素
の夫々の実際の組合せに従って加算ないし減算して、出
力信号要素ないしそのつど新たに記憶されるべき補正さ
れた部分和信号の形成を行う特許請求の範囲第１項から
第４項までのいずれか１項記載の信号処理方法。 ６．零とは異なる部分和信号のみの記憶を行う特許請求
の範囲第１項から第５項までのいずれか１項記載の信号
処理方法。 ７．処理すべきデジタル信号を入力側に加えられる（Ｎ
−１）段のタップ付き遅延カスケードを有するトランス
バーサルフィルタ、例えばアダプティブトランスバーサ
ルフィルタの形式でのデジタル信号処理用回路処理装置
において、 各群がＷの順次連続するタップ（0,1;…;N−2,N−１）
から成るタップ群N/W個有する遅延カスケード（Ｌ）を
設け該カスケードはそれぞれ当該のタップ群（0,1;2,3;
…）に所属する。スキャニング装置（Ｍ）の入力側（0
1,OW;11,1W…）に接続されており、 前記スキャニング装置はN/Wの入力側群（01,OW;…；（N
/W1）1;（N/W1）Ｗ）を有し且遅延カスケード（Ｌ）に
対してN/W倍高速であり、更に出力側がコード化装置（R
OM）を介して部分和信号に対する部分和信号メモリ（RA
M）の制御入力側に接続されており、その際前記部分和
信号は順次連続するＡ値の順次連続する夫々Ｗのタップ
信号要素の可能な組合せ各AWの、順次連続する群N/Wに
相応し且それぞれのフィルタ調整状態に従って重み付け
された、各１つの群に所属するタップ信号要素から成
り、 その際部分和信号メモリ（RAM）の出力側が、１つの遅
延ステップ中読出される部分和信号に対する信号加算回
路（Σ）の一方の入力側に接続されており、該信号加算
回路は同様にコード化装置（ROM）により可制御であり
且その出力側（δ）からその他方の入力側（Ｃ）に帰還
されており、前記信号加算回路の出力側（δ）は処理さ
れる出力信号に対する出力側を形成することを特徴とす
るデジタル信号処理装置。 ８．部分和信号メモリ（RAM）の出力側が、信号加算回
路（Ｓ）の一方の入力側（Ｅ）と接続されており、前記
信号加算回路は同様に制御線路を合してコード化装置
（ROM）に接続され且各遅延ステップ中生じる、調整量
（ｇ）で重み付けされたエラー信号（Δδ）に対する第
２入力側（Ｄ）を有し、前記加算回路の出力側（Ｓ）は
部分和信号メモリ（RAM）の書込入力側に接続されてい
る特許請求の範囲第７項記載の信号処理装置。 ９．信号加算回路（Ｓ）の第２入力側は調整量（ｇ）
と、タップ信号要素の２乗の和とにより重み付けされた
誤差信号（ΔδＫ）を供給される特許請求の範囲第８項
記載の信号処理装置。 １０．スキャニング装置（Ｍ）は夫々N/Wの入力側を有
するマルチプレクサ（M1,MW）を有し、該マルチプレク
サは同期クロック発生器と接続されており、前記マルチ
プレクサの入力側（O1′,11′，…;OＷ′,OＷ′，…）
は個々のタップ群の相対応するタップに接続されている
特許請求の範囲第７項から第９項までのいずれか１項記
載の信号処理装置。 １１．コード化装置（ROM）はROMメモリによって形成さ
れている特許請求の範囲第７項から第９項までのいずれ
か１項記載の信号処理装置。 １２．３進係数の処理用の回路装置において、遅延カス
ケード（Ｌ）は２進量信号を供給される（Ｎ−１）段の
分岐（Ｌ″）と、２進極性信号を供給される（Ｎ−１）
段の分岐（Ｌ′）を有し、前記分岐は共通のコード化装
置（ROM）に接続されている固有のスキャニング装置（M
1′,MＷ′;M1″,MＷ″）に接続されている特許請求の範
囲第７項から第11項までのいずれか１項記載の信号処理
装置。
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