JP2810655B2 - Substrates for electronic components - Google Patents
Substrates for electronic componentsInfo
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- JP2810655B2 JP2810655B2 JP8346644A JP34664496A JP2810655B2 JP 2810655 B2 JP2810655 B2 JP 2810655B2 JP 8346644 A JP8346644 A JP 8346644A JP 34664496 A JP34664496 A JP 34664496A JP 2810655 B2 JP2810655 B2 JP 2810655B2
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- circuit pattern
- via hole
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- Parts Printed On Printed Circuit Boards (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、絶縁層上面又は絶
縁層間に回路パターンを形成してなる多層構造のパッケ
ージ、基板等の電子部品用基体に関する。
【0002】
【従来の技術】従来より、セラミックの絶縁体に回路パ
ターンを形成してなるパッケージ、基板等の電子部品用
基体がある。
【0003】この電子部品用基体は、一般に、セラミッ
クからなる複数の絶縁層を積層して形成していて、多層
構造をしている。電子部品用基体の絶縁層上面又は絶縁
層間には、回路パターンを形成している。
【0004】この電子部品用基体にキャパシタを備える
場合には、従来は、該キャパシタを、専ら電子部品用基
体を構成する絶縁層上面又は絶縁層間の横方向に沿って
平面的に層状に備えている。
【0005】
【発明が解決しようとする課題】ところで、従来のキャ
パシタは、強誘電体層を挟んでその上下面に導体層を広
く備えた構造をしていて、上記のようにして、該キャパ
シタを電子部品用基体を構成する絶縁層上面又は絶縁層
間の横方向に層状に備えたとすると、そのキャパシタが
電子部品用基体の絶縁層上面又は絶縁層間の横方向に沿
って極めて広い面積を占有してしまう。
【0006】その結果、そのキャパシタが、同じ電子部
品用基体の絶縁層上面又は絶縁層間の横方向に沿って形
成する回路パターンの配列の自由度を妨げてしまった。
そして、電子部品用基体に形成する回路パターンの配列
を複雑化、困難化させたり、その電子部品用基体の絶縁
層上面又は絶縁層間に形成する回路パターンの配列密度
を低下させたりした。
【0007】本発明は、このような課題を解消するため
になされたもので、絶縁層上面又は絶縁層間に回路パタ
ーンを形成してなる電子部品用基体に、キャパシタを、
その回路パターンが形成された絶縁層上面又は絶縁層間
の横方向に沿って広い面積を層状に占有させることな
く、従来汎用の製造装置と製造技術を用いて手数をかけ
ずに容易に備えることのできる、電子部品用基体を提供
することを目的としている。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電子部品用基体は、絶縁層上面又は絶縁層
間に回路パターンを形成してなるパッケージ、基板等の
電子部品用基体において、前記回路パターン直下の絶縁
層部分の上下方向に強誘電体形成材を用いて形成した強
誘電体を充填した大径のヴィアホールを設けると共に、
その強誘電体を充填した大径のヴィアホールの軸心部分
にメタライズペーストを用いて形成した導体を充填した
小径のヴィアホールを設け、かつ、前記大径のヴィアホ
ールの左右に近接する絶縁層部分であって、前記回路パ
ターン直下の絶縁層部分の上下方向に、メタライズペー
ストを用いて形成した導体であって、回路パターンに連
なる導体を充填したヴィアホールをそれぞれ設け、さら
に、前記大径のヴィアホール直上に位置する回路パター
ン部分を除去して、前記大径のヴィアホールに充填され
た強誘電体上面を回路パターン表面に露出させ、前記強
誘電体及び導体を用いて、前記回路パターン直下の絶縁
層部分にキャパシタを立体的に備えたことを特徴として
いる。
【0009】この電子部品用基体においては、回路パタ
ーン直下の絶縁層部分を有効利用して、該絶縁層部分
に、大径のヴィアホールに充填した強誘電体と、その強
誘電体を充填した大径のヴィアホールの軸心部分に設け
た小径のヴィアホールに充填した導体と、大径のヴィア
ホールの左右に近接する各ヴィアホールに充填した導体
とを用いて、キャパシタを縦長に立体的に備えている。
【0010】そのため、その強誘電体及び導体を用いて
形成したキャパシタが、回路パターンを形成するのに好
適な絶縁層上面又は絶縁層間であって、回路パターンが
形成された箇所以外の絶縁層上面又は絶縁層間の横方向
に広い面積を占有するのを防ぐことができる。そして、
その回路パターンが形成された箇所以外の絶縁層上面又
は絶縁層間に、他の回路パターンを、強誘電体及び導体
を用いて形成したキャパシタに邪魔されずに、容易かつ
自在に形成できる。そして、電子部品用基体に形成する
回路パターンの配列の容易化およびその回路パターンの
高密度化が図れる。
【0011】また、キャパシタを構成する強誘電体を強
誘電体形成材を焼成する等して形成すると共に、キャパ
シタを構成する導体をメタライズペーストを焼成する等
して形成して、それらの強誘電体と導体を組み合わせて
なるキャパシタを電子部品用基体に汎用の製造装置と製
造方法を用いて手数をかけずに容易かつ迅速に形成でき
る。
【0012】
【発明の実施の形態】図1ないし図3は本発明の電子部
品用基体のセラミックパッケージの好適な実施の形態を
示し、図1はその一部正面断面図、図2は図1のA−A
断面図、図3は図1のB−B断面図である。以下に、こ
のパッケージを説明する。
【0013】図のパッケージでは、アルミナ60Wt
%、ホウケイ酸ガラス40Wt%等を含む方形枠体状を
した低温焼成用の3枚のグリーンシート5a、5b、5
cを順に積層して、パッケージ形成部材を形成してい
る。そして、そのパッケージ形成部材の内側に、半導体
素子収容用のキャビティ4を形成している。パッケージ
形成部材の中間層グリーンシート5b上面であって、上
層グリーンシート5cと中間層グリーンシート5bとの
間には、回路パターン14形成用の低温焼成用のAuま
たはAg−Pd等のメタライズペースト線路6を備えて
いる。
【0014】上層グリーンシート5c上面と下層グリー
ンシート5a下面とには、メタライズ層9形成用の低温
焼成用のAuまたはAg−Pd等のメタライズペースト
層6をそれぞれ備えている。
【0015】上層グリーンシート5cと中間層グリーン
シート5bとの間の回路パターン14形成用のメタライ
ズペースト線路6直下の中間層グリーンシート5b部分
には、図1、図2及び図3に示したように、該グリーン
シート5b部分を上下に貫通させて、大径のヴィアホー
ル8aを設けて、該ヴィアホール8aに低温焼成用のP
b複合ペロブスカイト系等の強誘電体形成材20を充填
している。強誘電体形成材20を充填した大径のヴィア
ホール8aの軸心部分には、該強誘電体形成材20を充
填した大径のヴィアホール8aの軸心部分を上下に貫通
させて、小径のヴィアホール8bを設けている。そし
て、そのヴィアホール8bに導体形成用の低温焼成用の
AuまたはAg−Pd等のメタライズペースト7を同心
円状に充填している。
【0016】小径のヴィアホール8b直下の下層グリー
ンシート5a部分には、該グリーンシート5a部分を上
下に貫通させて、小径のヴィアホール8bを、強誘電体
形成材20の軸心部分に設けたヴィアホール8bに連通
させて設けている。そして、そのヴィアホール8bに、
導体形成用の低温焼成用のAuまたはAg−Pd等のメ
タライズペースト7を充填している。そして、そのメタ
ライズペースト7の上下端を強誘電体形成材20の軸心
部分に設けたヴィアホール8bに充填したメタライズペ
ースト7と下層グリーンシート5a下面のメタライズペ
ースト層6とに連ねている。
【0017】大径のヴィアホール8aの左右に近接する
中間層グリーンシート5b部分であって、回路パターン
形成用のメタライズペースト線路6直下の中間層グリー
ンシート5b部分には、該グリーンシート5b部分を上
下に貫通させて、ヴィアホール8をそれぞれ設けてい
る。そして、それらのヴィアホール8に、導体形成用の
低温焼成用のAuまたはAg−Pd等のメタライズペー
スト7をそれぞれ充填して、それらのメタライズペース
ト7の上端を、回路パターン14形成用のメタライズペ
ースト線路6にそれぞれ連ねている。
【0018】強誘電体形成材20を充填した大径のヴィ
アホール8直上に位置する回路パターン14形成用のメ
タライズペースト線路6部分は、図2に示したように、
円形状に除去している。そして、大径のヴィアホール8
aに充填された強誘電体形成材20上面を、回路パター
ン14形成用のメタライズペースト線路6表面に露出さ
せている。
【0019】次いで、3枚のグリーンシート5a、5
b、5cを積層してなるセラミックパッケージ形成部材
を、炉内等に入れて、1000°C前後の低温で一体焼
成し、セラミックからなる絶縁層を3層積層してなるセ
ラミックパッケージ1cを形成している。
【0020】それと同時に、中間絶縁層上面に回路パタ
ーン14を形成したり、上層絶縁層上面にメタライズ層
9を形成したり、下層絶縁層下面にメタライズ層9を形
成したり、回路パターン14直下の中間絶縁層部分に強
誘電体22を充填した大径のヴィアホール8aを設けた
り、その強誘電体22を充填した大径のヴィアホール8
aの軸心部分に下層絶縁層下面のメタライズ層9に連な
る導体23を充填した小径のヴィアホール8bを設けた
り、大径のヴィアホール8aの左右に近接する回路パタ
ーン14直下の中間絶縁層部分に回路パターン14に連
なる導体23を充填したヴィアホール8をそれぞれ設け
たりしている。そして、それらの大径のヴィアホール8
aに充填した強誘電体22、強誘電体22を充填した大
径のヴィアホール8aの軸心部分に設けた小径のヴィア
ホール8bに充填した導体23及び大径のヴィアホール
8aの左右に近接する各ヴィアホール8に充填した導体
23を用いて、回路パターン14と下層絶縁層下面のグ
ランドを構成するメタライズ層9とを電気的に並列接続
するキャパシタ24を、セラミックパッケージ1cの中
間絶縁層部分の厚さ方向に立体的に備えている。
【0021】その後、セラミックパッケージ1c下面に
形成されたメタライズ層9に、底板10をろう付け接合
している。そして、セラミックパッケージ1cのキャビ
ティ4底面を底板10で塞いでいる。それと共に、キャ
ビティ4内に露出した底板10表面に、ステージ11を
ろう付け接合している。
【0022】図1ないし図3に示したセラミックパッケ
ージ1cは、以上のように構成している。
【0023】次に、このセラミックパッケージ1cの使
用例並びにその作用を説明する。
【0024】図1に示したように、キャビティ4内のス
テージ11に半導体素子12を搭載する。そして、該半
導体素子の電極13と回路パターン14内端とをワイヤ
16で電気的に接続する。
【0025】次いで、キャビティ4上面をキャップ17
で覆って、該キャップ17を上層絶縁層上面のメタライ
ズ層9にろう付け接合する。そして、半導体素子12を
キャビティ4内に封止する。回路パターン14外端に
は、リード18内端をはんだ付け等により接続して、リ
ード18をセラミックパッケージ1c外方に延出する。
【0026】すると、リード18に電源電流や電気信号
を流すと、該電流や信号が回路パターン14およびワイ
ヤ16を通して、半導体素子の電極13に伝わる。そし
て、該電流や信号で、半導体素子12が動作する。
【0027】その際には、回路パターン14を通して半
導体素子の電極13に流入する電源電流に混入している
高周波雑音が、回路パターン14と下層絶縁層下面のグ
ランドを構成するメタライズ層9とを電気的に並列接続
しているキャパシタ(バイパスコンデンサ)24であっ
て、前述の強誘電体22及び導体23を用いて形成され
たキャパシタ24を通して、グランドを構成する底板1
0に流出して、排除される。そして、その高周波雑音が
半導体素子の電極13に伝わるのが防止される。
【0028】ここで、図1に示したセラミックパッケー
ジ1cに備えたキャパシタ24であって、セラミックパ
ッケージ1cの回路パターン14とメタライズ層9に接
合されたグランドを構成する底板10とを電気的に並列
接続しているキャパシタ24の等価回路図を示すと、図
4のようになる。
【0029】この図1ないし図3に示したセラミックパ
ッケージ1cにおいては、バイパスコンデンサ用のキャ
パシタ24であって、大径のヴィアホール8aに充填し
た強誘電体22、強誘電体22を充填した大径のヴィア
ホール8aの軸心部分に設けた小径のヴィアホール8b
に充填した導体23及び大径のヴィアホール8aの左右
に近接する各ヴィアホール8に充填した導体23を用い
て形成したキャパシタ24を、回路パターン14直下の
中間絶縁層部分の厚さ方向に立体的に備えている。その
ため、その回路パターン14直下の中間絶縁層部分を有
効利用して、上記の強誘電体22及び導体23を用いて
形成したキャパシタ24を、中間絶縁層上面の回路パタ
ーン14に邪魔されずに、余裕を持って立体的に容易か
つ的確に備えることができる。それと共に、回路パター
ン14を形成した箇所以外の中間絶縁層上面又は上層絶
縁層と中間絶縁層との間に、他の回路パターンを、上記
強誘電体22及び導体23を用いて形成したキャパシタ
24に邪魔されずに、高密度に容易かつ自在に形成でき
る。
【0030】また、3枚のグリーンシート5a、5b、
5cを積層してなるセラミックパッケージ形成部材を、
炉内等に入れて、1000°C前後の低温で一体焼成
し、絶縁層を3層積層してなるセラミックパッケージ1
cを形成する際に、同時に、セラミックパッケージ1c
の中間絶縁層上面に回路パターン14を形成したり、セ
ラミックパッケージ1cの上層絶縁層上面にメタライズ
層9を形成したり、セラミックパッケージ1cの下層絶
縁層下面にメタライズ層9を形成したり、回路パターン
14直下の中間絶縁層部分に強誘電体22を充填した大
径のヴィアホール8aを設けたり、強誘電体22を充填
した大径のヴィアホール8aの軸心部分に導体23を充
填した小径のヴィアホール8bを設けたり、大径のヴィ
アホール8aの左右に近接する回路パターン14直下の
中間絶縁層部分に導体23を充填したヴィアホール8を
それぞれ設けたりできる。そして、それらの大径のヴィ
アホール8aに充填した強誘電体22と、強誘電体22
を充填した大径のヴィアホール8aの軸心部分に設けた
小径のヴィアホール8bに充填した導体23と、大径の
ヴィアホール8aの左右に近接する回路パターン14直
下の中間絶縁層部分に設けた各ヴィアホール8に充填し
た導体23とを用いて、セラミックパッケージ1cの中
間絶縁層部分の厚さ方向にキャパシタ24を、従来汎用
の製造装置と製造技術を用いて、手数をかけずに容易か
つ迅速に立体的に形成できる。
【0031】なお、上述のセラミックパッケージ1cに
おいては、グリーンシート5a、5b、5cに、通常の
アルミナ92Wt%等を含む高温焼成用のグリーンシー
トを用いたり、メタライズペースト線路6、メタライズ
ペースト層6、メタライズペースト7に、約1500°
Cの高温を加えても溶融、崩壊しない高温焼成用のメタ
ライズペーストを用いたりしても良い。
【0032】また、強誘電体22を充填したヴィアホー
ル8a、導体23を充填したヴィアホール8b、8は、
その断面形状を、円形状でなく、四角形等の多角形状
や、楕円形状等に形成しても良い。
【0033】また、上述のセラミックパッケージ1cに
おいては、強誘電体22を充填した大径のヴィアホール
8a及び導体23を充填したヴィアホール8周囲の絶縁
層部分を、キャパシタ24形成用の誘電体の一部に用い
ていることは、言うまでもない。
【0034】また、本発明のパッケージ等の電子部品用
基体を形成するための絶縁層には、成形済みの樹脂等の
絶縁層を用いても良い。そして、その絶縁層にヴィアホ
ールを上下方向に設けて、該ヴィアホールにメタライズ
ペーストや強誘電体形成材を充填した後、その絶縁層を
高温に晒しても良い。そして、そのメタライズペースト
や強誘電体形成材を乾燥させて、絶縁層に設けたヴィア
ホールにメタライズからなる導体や強誘電体を一体に固
着させて充填しても良い。そして、電子部品用基体を構
成する絶縁層の厚さ方向に強誘電体及び導体からなるキ
ャパシタを縦長に立体的に備えても良い。
【0035】また、本発明は、絶縁層上面又は絶縁層間
に回路パターンを形成してなる基板や、絶縁層上面に回
路パターンを形成してなる一層構造のパッケージ、基板
等の電子部品用基体にも、利用可能である。
【0036】
【発明の効果】以上説明したように、本発明の電子部品
用基体によれば、回路パターンが一般に形成されない回
路パターン直下の絶縁層部分を有効利用して、その絶縁
層部分の厚さ方向に、強誘電体及び導体を用いて形成し
たキャパシタを、回路パターンに邪魔されずに、縦長に
立体的に容易かつ自在に備えることができる。
【0037】また、強誘電体及び導体を用いて形成した
キャパシタが、回路パターンを形成するのに好適な絶縁
層上面又は絶縁層間であって、回路パターンが形成され
た箇所以外の絶縁層上面又は絶縁層間の横方向に沿っ
て、層状に広い面積を平面的に占有するのを防ぐことが
できる。そして、その回路パターンが形成された箇所以
外の絶縁層上面又は絶縁層間の横方向に沿って、他の回
路パターンを、強誘電体及び導体を用いて形成したキャ
パシタに邪魔されずに、高密度に自在に形成できる。そ
して、電子部品用基体に備える回路パターンの配列の自
由化及びその回路パターンの高密度化、高集積化が図れ
る。
【0038】また、キャパシタを構成する強誘電体を強
誘電体形成材を焼成する等して形成すると共に、キャパ
シタを構成する導体をメタライズペーストを焼成する等
して形成するのみで、それらの強誘電体と導体とを組み
合わせてなるキャパシタを電子部品用基体に、従来汎用
の製造装置と製造技術を用いて、複雑で大掛かりな装置
を用いずとも、手数をかけずに容易かつ迅速に形成でき
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a substrate for electronic parts such as a package and a substrate having a multilayer structure in which a circuit pattern is formed on an upper surface of an insulating layer or between insulating layers. 2. Description of the Related Art Conventionally, there have been bases for electronic parts such as packages and substrates formed by forming a circuit pattern on a ceramic insulator. [0003] This electronic component base is generally formed by laminating a plurality of insulating layers made of ceramic, and has a multilayer structure. A circuit pattern is formed on the upper surface of the insulating layer or between the insulating layers of the electronic component base. Conventionally, when a capacitor is provided on the electronic component substrate, the capacitor is conventionally provided in a planar layer form exclusively along the upper surface of the insulating layer constituting the electronic component substrate or along the lateral direction between the insulating layers. I have. The conventional capacitor has a structure in which a ferroelectric layer is interposed and a conductor layer is widely provided on upper and lower surfaces of the ferroelectric layer. Is provided in the form of a layer in the lateral direction between the upper surface of the insulating layer or between the insulating layers constituting the electronic component substrate, the capacitor occupies an extremely large area along the upper surface of the insulating layer of the electronic component substrate or the horizontal direction between the insulating layers. Would. As a result, the capacitor hinders the degree of freedom in the arrangement of circuit patterns formed along the upper surface of the insulating layer of the same electronic component base or along the horizontal direction between the insulating layers.
The arrangement of the circuit patterns formed on the electronic component base is complicated and difficult, and the arrangement density of the circuit patterns formed on the upper surface of the insulating layer or between the insulating layers of the electronic component base is reduced. SUMMARY OF THE INVENTION The present invention has been made to solve such a problem. A capacitor is provided on a substrate for an electronic component having a circuit pattern formed on the upper surface of an insulating layer or between insulating layers.
To provide a circuit area without occupying a large area along the upper surface of the insulating layer or the horizontal direction between the insulating layers in a layered manner, and using a conventional general-purpose manufacturing apparatus and manufacturing technology to easily prepare the circuit without any trouble. It is an object of the present invention to provide an electronic component base that can be used. [0008] In order to achieve the above object, an electronic component substrate of the present invention comprises an electronic component such as a package or a substrate having a circuit pattern formed on the upper surface of an insulating layer or between insulating layers. In the base body, while providing a large-diameter via hole filled with a ferroelectric formed using a ferroelectric forming material in the vertical direction of the insulating layer portion immediately below the circuit pattern,
A large-diameter via hole filled with the ferroelectric material is provided with a small-diameter via hole filled with a conductor formed using a metallizing paste at an axial portion thereof, and an insulating layer adjacent to the left and right of the large-diameter via hole. A conductor formed using a metallized paste, and a via hole filled with a conductor connected to the circuit pattern is provided in the vertical direction of the insulating layer portion immediately below the circuit pattern. The circuit pattern portion located immediately above the via hole is removed, and the upper surface of the ferroelectric material filled in the large-diameter via hole is exposed on the surface of the circuit pattern. Is characterized in that a capacitor is provided three-dimensionally in the insulating layer portion. In this electronic component substrate, the insulating layer portion immediately below the circuit pattern is effectively used, and the insulating layer portion is filled with a ferroelectric material filled in a large-diameter via hole and the ferroelectric material. Using a conductor filled in the small-diameter via hole provided at the axial center of the large-diameter via hole and a conductor filled in each via hole adjacent to the left and right of the large-diameter via hole, the capacitor is vertically elongated in three dimensions. In preparation. Therefore, a capacitor formed using the ferroelectric substance and the conductor is an upper surface of an insulating layer or an insulating layer suitable for forming a circuit pattern, and the upper surface of the insulating layer other than where the circuit pattern is formed. Alternatively, it is possible to prevent a large area in the lateral direction between the insulating layers from being occupied. And
Another circuit pattern can be easily and freely formed on the upper surface of the insulating layer or between the insulating layers other than where the circuit pattern is formed, without being hindered by a capacitor formed using a ferroelectric substance and a conductor. In addition, the arrangement of the circuit patterns formed on the electronic component base can be facilitated and the density of the circuit patterns can be increased. In addition, the ferroelectric material forming the capacitor is formed by firing a ferroelectric material, and the conductor forming the capacitor is formed by firing a metallizing paste. A capacitor formed by combining a body and a conductor can be easily and quickly formed on a substrate for an electronic component by using a general-purpose manufacturing apparatus and manufacturing method without any trouble. 1 to 3 show a preferred embodiment of a ceramic package for a base for electronic parts according to the present invention. FIG. 1 is a partial front sectional view, and FIG. A-A
FIG. 3 is a cross-sectional view of FIG. Hereinafter, this package will be described. In the package shown in the figure, alumina 60 Wt
%, Three low-temperature firing green sheets 5a, 5b, 5 in the form of a rectangular frame containing 40% by weight of borosilicate glass.
c are sequentially stacked to form a package forming member. A cavity 4 for housing a semiconductor element is formed inside the package forming member. On the upper surface of the intermediate green sheet 5b of the package forming member, between the upper green sheet 5c and the intermediate green sheet 5b, a metallized paste line such as Au or Ag-Pd for low-temperature firing for forming the circuit pattern 14 is formed. 6 is provided. On the upper surface of the upper green sheet 5c and on the lower surface of the lower green sheet 5a, a metallized paste layer 6 of Au or Ag-Pd for low-temperature firing for forming the metallized layer 9 is provided. The portion of the intermediate green sheet 5b immediately below the metallized paste line 6 for forming the circuit pattern 14 between the upper green sheet 5c and the intermediate green sheet 5b is as shown in FIGS. The green sheet 5b is vertically penetrated to provide a large-diameter via hole 8a.
b Filled with a ferroelectric material 20 such as a composite perovskite type. The axial portion of the large-diameter via hole 8a filled with the ferroelectric material 20 is vertically penetrated through the axial portion of the large-diameter via hole 8a filled with the ferroelectric material 20 to reduce the diameter. Via hole 8b is provided. The via hole 8b is concentrically filled with a metallizing paste 7 such as Au or Ag-Pd for low-temperature firing for forming a conductor. In the lower layer green sheet 5a immediately below the small-diameter via hole 8b, the green sheet 5a is vertically penetrated to provide the small-diameter via hole 8b in the axial center of the ferroelectric material 20. It is provided so as to communicate with the via hole 8b. Then, in the via hole 8b,
A metallizing paste 7 such as Au or Ag-Pd for low-temperature firing for forming a conductor is filled. The upper and lower ends of the metallized paste 7 are connected to the metallized paste 7 filled in the via hole 8b provided in the axial center of the ferroelectric material 20 and the metallized paste layer 6 on the lower surface of the lower green sheet 5a. The portion of the intermediate green sheet 5b adjacent to the left and right of the large-diameter via hole 8a and directly below the metallized paste line 6 for forming a circuit pattern is provided with the green sheet 5b. Via holes 8 are provided to penetrate vertically. Then, the via holes 8 are filled with metallizing pastes 7 such as Au or Ag-Pd for low-temperature firing for forming conductors, and the upper ends of the metallizing pastes 7 are filled with metallizing pastes for forming circuit patterns 14. Each is connected to the track 6. As shown in FIG. 2, the portion of the metallized paste line 6 for forming the circuit pattern 14 located immediately above the large-diameter via hole 8 filled with the ferroelectric material 20 is, as shown in FIG.
Removed in a circular shape. And large diameter via hole 8
The upper surface of the ferroelectric material 20 filled in a is exposed on the surface of the metallized paste line 6 for forming the circuit pattern 14. Next, the three green sheets 5a, 5a
The ceramic package forming member formed by laminating b and 5c is placed in a furnace or the like and integrally fired at a low temperature of about 1000 ° C. to form a ceramic package 1c formed by laminating three insulating layers made of ceramic. ing. At the same time, a circuit pattern 14 is formed on the upper surface of the intermediate insulating layer, a metallized layer 9 is formed on the upper surface of the upper insulating layer, a metallized layer 9 is formed on the lower surface of the lower insulating layer, A large-diameter via hole 8a filled with the ferroelectric substance 22 is provided in the intermediate insulating layer portion, or a large-diameter via hole 8a filled with the ferroelectric substance 22 is provided.
A small-diameter via hole 8b filled with a conductor 23 connected to the metallized layer 9 on the lower surface of the lower insulating layer is provided at the axial center portion of a, or an intermediate insulating layer portion immediately below the circuit pattern 14 adjacent to the left and right of the large-diameter via hole 8a. Are provided with via holes 8 each filled with a conductor 23 connected to the circuit pattern 14. And those large diameter via holes 8
a near the left and right sides of the conductor 23 and the large-diameter via hole 8a, which are filled in the small-diameter via hole 8b provided at the axial center of the large-diameter via hole 8a filled with the ferroelectric substance 22, A capacitor 24 for electrically connecting the circuit pattern 14 and the metallized layer 9 constituting the ground on the lower surface of the lower insulating layer by using the conductor 23 filled in each via hole 8 is connected to the intermediate insulating layer portion of the ceramic package 1c. 3D in the thickness direction. Thereafter, the bottom plate 10 is brazed to the metallized layer 9 formed on the lower surface of the ceramic package 1c. The bottom surface of the cavity 4 of the ceramic package 1c is closed by the bottom plate 10. At the same time, a stage 11 is brazed to the surface of the bottom plate 10 exposed in the cavity 4. The ceramic package 1c shown in FIGS. 1 to 3 is configured as described above. Next, an example of use of the ceramic package 1c and its operation will be described. As shown in FIG. 1, a semiconductor element 12 is mounted on a stage 11 in a cavity 4. Then, the electrode 13 of the semiconductor element and the inner end of the circuit pattern 14 are electrically connected by a wire 16. Next, the upper surface of the cavity 4 is
And the cap 17 is brazed to the metallized layer 9 on the upper surface of the upper insulating layer. Then, the semiconductor element 12 is sealed in the cavity 4. The inner end of the lead 18 is connected to the outer end of the circuit pattern 14 by soldering or the like, and the lead 18 extends outside the ceramic package 1c. Then, when a power supply current or an electric signal flows through the lead 18, the current or the signal is transmitted to the electrode 13 of the semiconductor element through the circuit pattern 14 and the wire 16. Then, the semiconductor element 12 operates with the current or the signal. At this time, high-frequency noise mixed in the power supply current flowing into the electrode 13 of the semiconductor element through the circuit pattern 14 causes the circuit pattern 14 and the metallized layer 9 constituting the ground on the lower surface of the lower insulating layer to be electrically connected. (A bypass capacitor) 24 connected in parallel, and the bottom plate 1 forming a ground through the capacitor 24 formed using the ferroelectric 22 and the conductor 23 described above.
Runs to zero and is rejected. Then, the transmission of the high frequency noise to the electrode 13 of the semiconductor element is prevented. Here, in the capacitor 24 provided in the ceramic package 1c shown in FIG. 1, the circuit pattern 14 of the ceramic package 1c and the bottom plate 10 constituting the ground joined to the metallization layer 9 are electrically connected in parallel. FIG. 4 shows an equivalent circuit diagram of the connected capacitor 24. In the ceramic package 1c shown in FIGS. 1 to 3, a capacitor 24 for a bypass capacitor, a ferroelectric substance 22 filled in a large-diameter via hole 8a, and a large Small diameter via hole 8b provided at the axial center of diameter via hole 8a
A capacitor 24 formed using the conductor 23 filled in the via hole 8a and the conductor 23 filled in each via hole 8 adjacent to the left and right of the large-diameter via hole 8a is solidified in the thickness direction of the intermediate insulating layer portion immediately below the circuit pattern 14. Are prepared. Therefore, the capacitor 24 formed by using the ferroelectric 22 and the conductor 23 described above is effectively used by utilizing the intermediate insulating layer portion immediately below the circuit pattern 14 without disturbing the circuit pattern 14 on the upper surface of the intermediate insulating layer. It can be easily and accurately provided three-dimensionally with a margin. At the same time, another circuit pattern is formed on the upper surface of the intermediate insulating layer other than where the circuit pattern 14 is formed or between the upper insulating layer and the intermediate insulating layer by using a capacitor 24 formed by using the ferroelectric substance 22 and the conductor 23. It can be easily and freely formed at a high density without being disturbed. Also, three green sheets 5a, 5b,
5c is formed by laminating a ceramic package forming member
A ceramic package 1 which is placed in a furnace or the like and integrally fired at a low temperature of about 1000 ° C., and three insulating layers are laminated.
c at the same time as forming the ceramic package 1c
The circuit pattern 14 is formed on the upper surface of the intermediate insulating layer, the metallized layer 9 is formed on the upper surface of the upper insulating layer of the ceramic package 1c, the metallized layer 9 is formed on the lower surface of the lower insulating layer of the ceramic package 1c. A large-diameter via hole 8a filled with the ferroelectric substance 22 is provided in the intermediate insulating layer portion directly below the small-diameter 14 or a small-diameter via hole 8a filled with the ferroelectric substance 22 is filled with the conductor 23 in the axial center portion. A via hole 8b can be provided, or a via hole 8 filled with a conductor 23 can be provided in an intermediate insulating layer portion immediately below the circuit pattern 14 adjacent to the left and right of the large-diameter via hole 8a. The ferroelectric 22 filled in the large-diameter via hole 8a and the ferroelectric 22
The conductor 23 filled in the small-diameter via hole 8b provided in the axial center portion of the large-diameter via hole 8a filled with, and the intermediate insulating layer portion immediately below the circuit pattern 14 adjacent to the left and right of the large-diameter via hole 8a. By using the conductor 23 filled in each via hole 8 and the capacitor 24 in the thickness direction of the intermediate insulating layer portion of the ceramic package 1c, a conventional general-purpose manufacturing device and manufacturing technology can be used to easily and without trouble. It can be formed quickly and three-dimensionally. In the above-described ceramic package 1c, the green sheets 5a, 5b and 5c may be green sheets for normal high-temperature firing containing 92% by weight of alumina, or may be metallized paste lines 6, metallized paste layers 6 and 5. Approximately 1500 ° on metallizing paste 7
A metallized paste for high-temperature baking that does not melt or collapse even when a high temperature of C is applied may be used. The via holes 8a filled with the ferroelectric substance 22 and the via holes 8b and 8 filled with the conductor 23 are:
The cross-sectional shape may be not a circular shape but a polygonal shape such as a quadrangle, an elliptical shape, or the like. In the above-described ceramic package 1c, the large-diameter via hole 8a filled with the ferroelectric substance 22 and the insulating layer around the via hole 8 filled with the conductor 23 are used as the dielectric layer for forming the capacitor 24. Needless to say, it is partially used. The insulating layer for forming the electronic component base such as the package of the present invention may be a molded resin or other insulating layer. Then, via holes may be provided in the insulating layer in the vertical direction, and after filling the via holes with a metallizing paste or a ferroelectric material, the insulating layer may be exposed to a high temperature. Then, the metallized paste or the ferroelectric material may be dried, and a conductor or ferroelectric made of metallized may be integrally fixed and filled in the via hole provided in the insulating layer. Then, a capacitor made of a ferroelectric substance and a conductor may be provided vertically and three-dimensionally in the thickness direction of the insulating layer constituting the electronic component base. The present invention also relates to a substrate having a circuit pattern formed on the upper surface of the insulating layer or between the insulating layers, and a substrate for electronic components such as a package having a circuit pattern formed on the upper surface of the insulating layer and a substrate. Is also available. As described above, according to the electronic component base of the present invention, the thickness of the insulating layer portion can be effectively utilized by effectively utilizing the insulating layer portion immediately below the circuit pattern where a circuit pattern is not generally formed. In the vertical direction, a capacitor formed using a ferroelectric substance and a conductor can be easily and freely provided in a vertically long three-dimensional manner without being disturbed by a circuit pattern. A capacitor formed by using a ferroelectric substance and a conductor is provided on an upper surface or an insulating layer of an insulating layer suitable for forming a circuit pattern. A large area can be prevented from occupying a large area in a plane along the lateral direction between the insulating layers. Then, along the horizontal direction between the upper surface of the insulating layer and the insulating layer other than the portion where the circuit pattern is formed, another circuit pattern is formed at a high density without being disturbed by a capacitor formed using a ferroelectric substance and a conductor. It can be formed freely. In addition, the arrangement of the circuit patterns provided on the electronic component base can be liberalized, and the density and the integration of the circuit patterns can be increased. Further, the ferroelectrics forming the capacitors are formed by firing a ferroelectric material, and the conductors forming the capacitors are formed only by firing a metallizing paste. Capacitors combining dielectrics and conductors can be easily and quickly formed on electronic component bases using conventional general-purpose manufacturing equipment and manufacturing techniques, without using complicated and large-scale equipment, without the need for labor. .
【図面の簡単な説明】
【図1】本発明のセラミックパッケージの一部正面断面
図である。
【図2】図1のA−A断面図である。
【図3】図1のB−B断面図である。
【図4】図1のセラミックパッケージに備えたキャパシ
タの等価回路図である。
【符号の説明】
1 電子部品用基体
1c セラミックパッケージ
4 キャビティ
5a、5b、5c グリーンシート
6 メタライズペースト線路、メタライズペースト層
7 メタライズペースト
8a、8b、8 ヴィアホール
9 メタライズ層
10 底板
11 ステージ
12 半導体素子
14 回路パターン
16 ワイヤ
17 キャップ
18 リード
20 強誘電体形成材
22 強誘電体
23 導体
24 キャパシタBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a partial front sectional view of a ceramic package of the present invention. FIG. 2 is a sectional view taken along line AA of FIG. FIG. 3 is a sectional view taken along line BB of FIG. 1; FIG. 4 is an equivalent circuit diagram of a capacitor provided in the ceramic package of FIG. 1; DESCRIPTION OF SYMBOLS 1 Electronic component base 1c Ceramic package 4 Cavities 5a, 5b, 5c Green sheet 6 Metallized paste line, metallized paste layer 7 Metallized paste 8a, 8b, 8 Via hole 9 Metallized layer 10 Bottom plate 11 Stage 12 Semiconductor element 14 Circuit pattern 16 Wire 17 Cap 18 Lead 20 Ferroelectric material 22 Ferroelectric material 23 Conductor 24 Capacitor
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−195964(JP,A) 特公 昭57−10577(JP,B2) (58)調査した分野(Int.Cl.6,DB名) H01L 23/12 H01G 2/06,4/00 H05K 1/16──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-60-195964 (JP, A) JP-B-57-10577 (JP, B2) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 23/12 H01G 2 / 06,4 / 00 H05K 1/16
Claims (1)
なるパッケージ、基板等の電子部品用基体において、前
記回路パターン直下の絶縁層部分の上下方向に強誘電体
形成材を用いて形成した強誘電体を充填した大径のヴィ
アホールを設けると共に、その強誘電体を充填した大径
のヴィアホールの軸心部分にメタライズペーストを用い
て形成した導体を充填した小径のヴィアホールを設け、
かつ、前記大径のヴィアホールの左右に近接する絶縁層
部分であって、前記回路パターン直下の絶縁層部分の上
下方向に、メタライズペーストを用いて形成した導体で
あって、回路パターンに連なる導体を充填したヴィアホ
ールをそれぞれ設け、さらに、前記大径のヴィアホール
直上に位置する回路パターン部分を除去して、前記大径
のヴィアホールに充填された強誘電体上面を回路パター
ン表面に露出させ、前記強誘電体及び導体を用いて、前
記回路パターン直下の絶縁層部分にキャパシタを立体的
に備えたことを特徴とする電子部品用基体。(57) [Claims] In a substrate for an electronic component such as a package or a substrate in which a circuit pattern is formed on the upper surface of an insulating layer or between insulating layers, a ferroelectric substance is formed in a vertical direction of an insulating layer portion immediately below the circuit pattern.
Large-diameter window filled with a ferroelectric formed using a forming material
Large diameter with a hole and filled with ferroelectric
Use metallized paste for the center of the via hole
A small diameter via hole filled with a conductor formed by
And, wherein an insulating layer portion adjacent to the left and right of the via hole having a large diameter, on the insulating layer portion right under said circuit pattern
Downward, with a conductor formed using metallized paste
Via holes filled with conductors connected to the circuit pattern
And a circuit pattern portion located immediately above the large-diameter via hole is removed to expose the upper surface of the ferroelectric material filled in the large-diameter via hole to the circuit pattern surface. A substrate for an electronic component, wherein a capacitor is three-dimensionally provided in an insulating layer portion immediately below the circuit pattern using a dielectric and a conductor.
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