JP2810061B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2810061B2 JP2810061B2 JP22866988A JP22866988A JP2810061B2 JP 2810061 B2 JP2810061 B2 JP 2810061B2 JP 22866988 A JP22866988 A JP 22866988A JP 22866988 A JP22866988 A JP 22866988A JP 2810061 B2 JP2810061 B2 JP 2810061B2
- Authority
- JP
- Japan
- Prior art keywords
- light
- phase shift
- pattern
- phase
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子、磁気バブル素子などの製造工程
で行なわれるリソグラフイ技術に係り、特に微細パター
ン形成を有する半導体装置の製造方法に関する。
で行なわれるリソグラフイ技術に係り、特に微細パター
ン形成を有する半導体装置の製造方法に関する。
半導体素子や磁気バブルの微細化、高集積化に伴なつ
て、リソグラフイ工程に用いられる投影露光装置には、
転写できるパターンの微細化、高解像度化が要求されて
いる。投影露光装置がどの程度微細なパターンまで転写
できるかを表わす解像力は、レテイクル上のパターンが
ウエーハ上に転写された時、隣接する２ケ所の明部が分
離できるかどうかで評価される。この解像力を向上させ
る一手法として、レテイクル上の隣接する２ケ所の透過
部分の露光光に位相差を与えればよいことが知られてい
る。従来、露光光に位相差を与えるレテイクルパターン
については、例えば特開昭58−173744が挙げられる。こ
の従来例では、実用に耐えうるレテイクルの構造および
その製造方法は開示されていない。また、半導体装置の
電荷蓄積キャパシタのパターン形成については特開昭59
−231851に記載されているが、位相シフトマスクを用い
たパターン形成については記載されていない。
て、リソグラフイ工程に用いられる投影露光装置には、
転写できるパターンの微細化、高解像度化が要求されて
いる。投影露光装置がどの程度微細なパターンまで転写
できるかを表わす解像力は、レテイクル上のパターンが
ウエーハ上に転写された時、隣接する２ケ所の明部が分
離できるかどうかで評価される。この解像力を向上させ
る一手法として、レテイクル上の隣接する２ケ所の透過
部分の露光光に位相差を与えればよいことが知られてい
る。従来、露光光に位相差を与えるレテイクルパターン
については、例えば特開昭58−173744が挙げられる。こ
の従来例では、実用に耐えうるレテイクルの構造および
その製造方法は開示されていない。また、半導体装置の
電荷蓄積キャパシタのパターン形成については特開昭59
−231851に記載されているが、位相シフトマスクを用い
たパターン形成については記載されていない。
上記従来技術においては、電子線露光を用いた位相シ
フトパターン描画時の帯電防止について配慮がされてお
らず、電子線描画時に被描画基板に電子が帯電し、パタ
ーン寸法の変動、パターン位置誤差の発生等が問題とな
つていた。
フトパターン描画時の帯電防止について配慮がされてお
らず、電子線描画時に被描画基板に電子が帯電し、パタ
ーン寸法の変動、パターン位置誤差の発生等が問題とな
つていた。
原画パターンの描画時にはガラス基板上全面に通常Cr
膜（遮光膜）があるため、Cr膜を通してアースされるた
め、帯電は起こらない。一方、位相シフトパターンの描
画は、ほとんどCr膜の無い透過部となるため、帯電が発
生する。
膜（遮光膜）があるため、Cr膜を通してアースされるた
め、帯電は起こらない。一方、位相シフトパターンの描
画は、ほとんどCr膜の無い透過部となるため、帯電が発
生する。
本発明の目的は、位相シフトパターン描画時に帯電が
起こらないプロセスを構築することにある。本発明の他
の目的は、半導体装置の微細な繰り返しパターンを解像
度よく形成することにある。また、本発明の他の目的
は、半導体装置の電荷蓄積キャパシタを形成するにあた
り、限られた専有面積の中で、できるだけ容量の大きい
キャパシタを形成できるような技術を提供することにあ
る。
起こらないプロセスを構築することにある。本発明の他
の目的は、半導体装置の微細な繰り返しパターンを解像
度よく形成することにある。また、本発明の他の目的
は、半導体装置の電荷蓄積キャパシタを形成するにあた
り、限られた専有面積の中で、できるだけ容量の大きい
キャパシタを形成できるような技術を提供することにあ
る。
上記目的は、位相シフトパターンの電子線露光時に、
帯電防止手段を具備したプロセスを使用することにより
達成される。
帯電防止手段を具備したプロセスを使用することにより
達成される。
帯電防止はガラス基板、位相シフト膜、電子線レジス
トのいづれかに導電性を持たせるか、あるいは、各層の
間あるいはレジスト上に導電膜を介在させることにより
達成される。すなわち、電位がアースされるような構造
にすることが必要である。また、本発明は、半導体装置
の電荷蓄積キャパシタのパターン群を形成する工程を含
む半導体装置の製造方法であって、遮光部で囲まれた光
透過領域の中に透過光の位相が該光透過部を透過した光
の位相と反転する位相シフト部が市松模様に配置され、
最外周の位相シフト部は、端部が前記遮光領域と接する
位置に形成されているホトマスクに、光を照射して、前
記遮光部と互いに位相が反転した前記位相シフト部の透
過光と該位相シフト部が形成されていない光透過領域の
透過光の干渉により、前記半導体ウエハに前記ホトマス
クの前記位相シフト部に対応する前記蓄積電荷のキャパ
シタのパターン群を露光してパターン形成することを特
徴とする半導体装置の製造方法により、達成される。
トのいづれかに導電性を持たせるか、あるいは、各層の
間あるいはレジスト上に導電膜を介在させることにより
達成される。すなわち、電位がアースされるような構造
にすることが必要である。また、本発明は、半導体装置
の電荷蓄積キャパシタのパターン群を形成する工程を含
む半導体装置の製造方法であって、遮光部で囲まれた光
透過領域の中に透過光の位相が該光透過部を透過した光
の位相と反転する位相シフト部が市松模様に配置され、
最外周の位相シフト部は、端部が前記遮光領域と接する
位置に形成されているホトマスクに、光を照射して、前
記遮光部と互いに位相が反転した前記位相シフト部の透
過光と該位相シフト部が形成されていない光透過領域の
透過光の干渉により、前記半導体ウエハに前記ホトマス
クの前記位相シフト部に対応する前記蓄積電荷のキャパ
シタのパターン群を露光してパターン形成することを特
徴とする半導体装置の製造方法により、達成される。
［参考例］ 以下、本発明の一実施例を第１図により説明する。
第１図ａに示すように、ガラス基板１上に通常の方法
でCrから成る遮光膜２を形成する。次に通常の方法で透
過部２−1,2−2,2−３から成る原画パターンと合わせタ
ーゲツトパターン２−４を同時に形成する。次に位相シ
フト層３を全面に被着した。
でCrから成る遮光膜２を形成する。次に通常の方法で透
過部２−1,2−2,2−３から成る原画パターンと合わせタ
ーゲツトパターン２−４を同時に形成する。次に位相シ
フト層３を全面に被着した。
次に第１図ｂに示すように、全面にレジスト４を被着
し、合わせターゲツト部５のみレジスト及び位相シフト
層を除去した。しかる後、合わせターゲツトパターン２
−４のCr膜をマスクとしてガラス基板１をエツチングし
凹形状の合わせターゲツトパターン６を形成した。レジ
スト４を除去した後第１図Ｃに示すように、電子線レジ
スト７を全面に形成し、さらにその上にAl膜を50nmの厚
さで形成した。Al膜は帯電防止用のものであり、膜厚10
0nm以下で十分である。しかる後、所望の位置に電子線
９で位相シフトパターンを描画した。この時のパターン
位置合わせはターゲツトパターン６を用いた。ターゲツ
トパターン６は深い凹パターンであるため、ターゲツト
からの二次電子像が鮮明であり、良好な合わせ精度が得
られた。なお、Crパターンのみのターゲツトでは良好な
信号像が得られず、パターン合わせは困難であつた。
し、合わせターゲツト部５のみレジスト及び位相シフト
層を除去した。しかる後、合わせターゲツトパターン２
−４のCr膜をマスクとしてガラス基板１をエツチングし
凹形状の合わせターゲツトパターン６を形成した。レジ
スト４を除去した後第１図Ｃに示すように、電子線レジ
スト７を全面に形成し、さらにその上にAl膜を50nmの厚
さで形成した。Al膜は帯電防止用のものであり、膜厚10
0nm以下で十分である。しかる後、所望の位置に電子線
９で位相シフトパターンを描画した。この時のパターン
位置合わせはターゲツトパターン６を用いた。ターゲツ
トパターン６は深い凹パターンであるため、ターゲツト
からの二次電子像が鮮明であり、良好な合わせ精度が得
られた。なお、Crパターンのみのターゲツトでは良好な
信号像が得られず、パターン合わせは困難であつた。
次に第１図ｄに示すように、アルカリ系の現像液を電
子線レジスト７の現像感度以下の濃度に調合し、この液
によりAl膜８を除去した。次に現像液濃度をレジスト現
像に好適な濃度に調合し現像を行ないレジストパターン
４′を形成した。この時、Al膜除去はレジスト現像液を
希釈して用いたため、レジストの変質等は発生せず次の
現像を良好な特性で行なうことができた。次にレジスト
パターン４′をマスクとして位相シフト層３をエツチン
グし、位相シフトパターン３′を形成した。次にレジス
トパターン４′を除去し、位相シフト型レテイクルが作
成できた。
子線レジスト７の現像感度以下の濃度に調合し、この液
によりAl膜８を除去した。次に現像液濃度をレジスト現
像に好適な濃度に調合し現像を行ないレジストパターン
４′を形成した。この時、Al膜除去はレジスト現像液を
希釈して用いたため、レジストの変質等は発生せず次の
現像を良好な特性で行なうことができた。次にレジスト
パターン４′をマスクとして位相シフト層３をエツチン
グし、位相シフトパターン３′を形成した。次にレジス
トパターン４′を除去し、位相シフト型レテイクルが作
成できた。
上記実施例では位相シフト層３には塗布ケイ素化合物
を用い、膜厚ｔは照明光の位相反転条件１式を満足する
値とした。
を用い、膜厚ｔは照明光の位相反転条件１式を満足する
値とした。
ここでλ＝365nm,n＝1.47である。この時ｔ＝388nmと
なり、本実施例では390nmとした。電子線レジストはRD
−2000N（日立化成工業KK）を用い、現像液はNMD−３
（東京応化工業KK）を用いた。
なり、本実施例では390nmとした。電子線レジストはRD
−2000N（日立化成工業KK）を用い、現像液はNMD−３
（東京応化工業KK）を用いた。
レジストをマスクとした位相シフト層３のエツチング
には弗化水素酸の希釈液を用いた。パターン２−３及び
２−１上の位相シフト層のエツチングが終ると基板ガラ
スが露光しエツチングされる心配が有るが、位相シフト
材である塗布ケイ素化合物のエツチング速度が基板ガラ
スの約10倍であつたので問題とならなかつた。材料によ
つて基板とのエツチングの選択比が小さい場合が有る。
この場合は、位相シフト層と基板の間にエツチングのス
トツプ層を介在させることが望ましい。
には弗化水素酸の希釈液を用いた。パターン２−３及び
２−１上の位相シフト層のエツチングが終ると基板ガラ
スが露光しエツチングされる心配が有るが、位相シフト
材である塗布ケイ素化合物のエツチング速度が基板ガラ
スの約10倍であつたので問題とならなかつた。材料によ
つて基板とのエツチングの選択比が小さい場合が有る。
この場合は、位相シフト層と基板の間にエツチングのス
トツプ層を介在させることが望ましい。
本実施例で上記条件で行つたが、これに限るものでは
なく、たとえば、ガラス基板とCr膜の間あるいはCrパタ
ーン形成後全面に導電膜を形成しても同様の効果が得ら
れる。あるいは、単層の電子線レジスト７を多層レジス
トとしてその多層膜のいずれかを導電膜とすることも有
効である。また、露光波長も、365nmに限らず、他の紫
外線、エキシマレーザ光などでも有効なことは言うまで
もない。
なく、たとえば、ガラス基板とCr膜の間あるいはCrパタ
ーン形成後全面に導電膜を形成しても同様の効果が得ら
れる。あるいは、単層の電子線レジスト７を多層レジス
トとしてその多層膜のいずれかを導電膜とすることも有
効である。また、露光波長も、365nmに限らず、他の紫
外線、エキシマレーザ光などでも有効なことは言うまで
もない。
また、本実施例の変形として、位相シフト層３が遮光
膜２とガラス基板１の間に有る場合についても、ほぼ同
様の工程で位相シフト型レテイクルが作成できる。たと
えば、用いるレテイクルブランスの構造をガラス基板、
Si3N4,SiO2,Crの４層構造としたのが代表例である。こ
こでSi3N4膜は位相シフト層となるSiO2の不要部分をエ
ツチング除去する際のガラス基板のエツチングを防止す
る役目をする。SiO2は位相シフト層、Crは遮光膜であ
る。上記、構造は一例であり、これに限らず、ガラス基
板と位相シフト材料のエツチング選択比が十分大きい場
合、エツチングストツパーは不要である。さらに上記材
料もこれに限らず、本発明の目的を満足するものであれ
ば他の材料を用いても良い。
膜２とガラス基板１の間に有る場合についても、ほぼ同
様の工程で位相シフト型レテイクルが作成できる。たと
えば、用いるレテイクルブランスの構造をガラス基板、
Si3N4,SiO2,Crの４層構造としたのが代表例である。こ
こでSi3N4膜は位相シフト層となるSiO2の不要部分をエ
ツチング除去する際のガラス基板のエツチングを防止す
る役目をする。SiO2は位相シフト層、Crは遮光膜であ
る。上記、構造は一例であり、これに限らず、ガラス基
板と位相シフト材料のエツチング選択比が十分大きい場
合、エツチングストツパーは不要である。さらに上記材
料もこれに限らず、本発明の目的を満足するものであれ
ば他の材料を用いても良い。
［実施例１］ 本発明の第２の実施例を以下に説明する。ここでは特
に微細スペース形成に好適な位相シフト型マスク構造を
示す。第２図に本発明のマスク構造と、このマスクで得
られる透過光の振幅およびこれに対応するウエーハ上で
の光強度を示す。第２図（ａ）に示すようにガラス基板
10にCrからなる遮光膜11が形成されており透過部12内
に、透明膜からなる位相シフタ13を形成した。このマス
クを透過した光の振幅分布は第２図（ｂ）に示すよう
に、位相シフタの有る部分の位相が反転する。この光が
ウエーハ上に投影されると、第２図（ｃ）に示すよう
に、光強度は位相の反転部で０となり、ネガレジストを
使つたパターン形成では極微細な溝が形成される。
に微細スペース形成に好適な位相シフト型マスク構造を
示す。第２図に本発明のマスク構造と、このマスクで得
られる透過光の振幅およびこれに対応するウエーハ上で
の光強度を示す。第２図（ａ）に示すようにガラス基板
10にCrからなる遮光膜11が形成されており透過部12内
に、透明膜からなる位相シフタ13を形成した。このマス
クを透過した光の振幅分布は第２図（ｂ）に示すよう
に、位相シフタの有る部分の位相が反転する。この光が
ウエーハ上に投影されると、第２図（ｃ）に示すよう
に、光強度は位相の反転部で０となり、ネガレジストを
使つたパターン形成では極微細な溝が形成される。
本実施例の改良例として、位相反転の境界部に遮光膜
を設けることにより、線幅制御の良好なパターン形成が
可能となる。
を設けることにより、線幅制御の良好なパターン形成が
可能となる。
［実施例２］ 実施例２のマスク構造を半導体記憶素子の製造に適用
した例を示す。DRAMダイナミツク ランダム アクセス
メモリ:Dynamic Random Access Memory）の代表的な
セル構造である積層容量型セルの製造工程における蓄積
容量部のパターン形成に実施例２の位相シフト型マスク
を用いた。
した例を示す。DRAMダイナミツク ランダム アクセス
メモリ:Dynamic Random Access Memory）の代表的な
セル構造である積層容量型セルの製造工程における蓄積
容量部のパターン形成に実施例２の位相シフト型マスク
を用いた。
第３図に従来法で得られたパターンと本発明によるパ
ターンの平面形状を示した。第３図（ａ）は従来法のマ
スクを用いて得られたパターン形状を示す。蓄積容量部
13の間隔14はリソグラフイの解像限界まで微細化できた
が、それ以下の寸法ではパターン間でシヨートが発生し
た。ここで用いた開口数0.42のｉ線（365nm）用レンズ
では解像限界は0.5μｍであつた。これに対し、第３図
（ｂ）に示すように、本発明を適用した例では蓄積容量
部13′の間隔14′のレンズの解像限界以下まで微細化で
き、0.1μｍの間隔が解像できた。
ターンの平面形状を示した。第３図（ａ）は従来法のマ
スクを用いて得られたパターン形状を示す。蓄積容量部
13の間隔14はリソグラフイの解像限界まで微細化できた
が、それ以下の寸法ではパターン間でシヨートが発生し
た。ここで用いた開口数0.42のｉ線（365nm）用レンズ
では解像限界は0.5μｍであつた。これに対し、第３図
（ｂ）に示すように、本発明を適用した例では蓄積容量
部13′の間隔14′のレンズの解像限界以下まで微細化で
き、0.1μｍの間隔が解像できた。
したがつて、本発明によれば、従来法の蓄積容量部の
配列ピツチ15と同一ピツチにもかかわらず、蓄積容量部
の面積を大幅に増大できる。本実施例で製造したDRAMの
蓄積容量を測定した結果、メモリ１ビツト当り本発明で
は38fFとなり、従来法の20fFに対し、約２倍の容量が得
られ、信頼性の高い素子が製造できた。別の見方をすれ
ば従来法と同じ蓄積容量面積で良い場合は間隔15をより
小さくすることが可能であり、セル面積の縮小が実現で
き、チツプサイズの縮小化が達成できる。
配列ピツチ15と同一ピツチにもかかわらず、蓄積容量部
の面積を大幅に増大できる。本実施例で製造したDRAMの
蓄積容量を測定した結果、メモリ１ビツト当り本発明で
は38fFとなり、従来法の20fFに対し、約２倍の容量が得
られ、信頼性の高い素子が製造できた。別の見方をすれ
ば従来法と同じ蓄積容量面積で良い場合は間隔15をより
小さくすることが可能であり、セル面積の縮小が実現で
き、チツプサイズの縮小化が達成できる。
以上のように本発明によれば、位相シフトパターンの
電子線露光時に基板の帯電は発生せず、良好な位相シフ
トパターンが形成できる。たとえば本実施例において
は、原画パターンと位相シフトパターンの位置ずれは0.
3μｍ以下であり、得られたパターンの寸法精度も±0.2
μｍ以下であつた。
電子線露光時に基板の帯電は発生せず、良好な位相シフ
トパターンが形成できる。たとえば本実施例において
は、原画パターンと位相シフトパターンの位置ずれは0.
3μｍ以下であり、得られたパターンの寸法精度も±0.2
μｍ以下であつた。
さらに位相シフトマスクの特性を十分に生かしたマス
ク構造により、超微細なパターンの形成も可能となり、
半導体記憶素子等の特性改善あるいは面積の縮小化にも
有効である。
ク構造により、超微細なパターンの形成も可能となり、
半導体記憶素子等の特性改善あるいは面積の縮小化にも
有効である。
第１図は本発明のホトマスクの製造工程を示す断面図、
第２図は本発明のマスク構造を示す断面図、および、得
られる透過光の振幅分布及び光強度を示す図、第３図は
従来例と本発明の実施例による形成パターンの平面図で
ある。 1,10……ガラス基板、2,11……遮光膜Cr、3,13……位相
シフト層、７……電子線レジスト、８……Al、13……蓄
積容量部。
第２図は本発明のマスク構造を示す断面図、および、得
られる透過光の振幅分布及び光強度を示す図、第３図は
従来例と本発明の実施例による形成パターンの平面図で
ある。 1,10……ガラス基板、2,11……遮光膜Cr、3,13……位相
シフト層、７……電子線レジスト、８……Al、13……蓄
積容量部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺澤 恒男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭55−79447（ＪＰ，Ａ) 特開 昭62−195120（ＪＰ，Ａ) 特開 昭61−292643（ＪＰ，Ａ) 特開 昭58−173744（ＪＰ，Ａ) 特開 昭62−92438（ＪＰ，Ａ) 特開 昭62−189468（ＪＰ，Ａ) 特開 平２−34854（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G03F 1/00 - 1/16 H01L 21/30
Claims (4)
- 【請求項１】半導体装置の電荷蓄積キャパシタのパター
ン群を形成する工程を含む半導体装置の製造方法であっ
て、遮光部で囲まれた光透過領域の中に透過光の位相が
該光透過部を透過した光の位相と反転する位相シフト部
が市松模様に配置され、最外周の位相シフト部は、端部
が前記遮光領域と接する位置に形成されているホトマス
クに、光を照射して、前記遮光部と互いに位相が反転し
た前記位相シフト部の透過光と該位相シフト部が形成さ
れていない光透過領域の透過光の干渉により、前記半導
体ウエハに前記ホトマスクの前記位相シフト部に対応す
る前記蓄積電荷のキャパシタのパターン群を露光してパ
ターン形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】前記位相シフト部と前記光透過領域の位相
反転の境界部に線幅制御のための遮光膜が設けられてい
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】半導体装置の電荷蓄積キャパシタのパター
ン群を形成する工程を含む半導体装置の製造方法であっ
て、遮光部で囲まれた光透過領域の中に透過光の位相が
該光透過部を透過した光の位相と反転する位相シフト部
が二次元的に複数配置らえ、最外周の位相シフト部は、
端部が前記遮光領域と接する位置に形成されているホト
マスクに光を照射して、前記位相シフト部を透過した光
と該位相シフト部が形成されていない光透過領域を透過
した光の干渉により、前記半導体ウエハに前記蓄積電荷
キャパシタが碁盤の目状に配置されたパターンを形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項４】遮光領域と、第一の光透過領域と、透過光
の位相が前記第一の光透過領域を透過した光の位相と反
転し前記第一の光透過領域と前記遮光膜を介して隣接す
る第二の光透過領域を有するマスクに光を照射して、半
導体装置の電荷蓄積キャパシタが碁盤の目状に配置され
たパターンを形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22866988A JP2810061B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22866988A JP2810061B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0278216A JPH0278216A (ja) | 1990-03-19 |
| JP2810061B2 true JP2810061B2 (ja) | 1998-10-15 |
Family
ID=16879957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22866988A Expired - Lifetime JP2810061B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810061B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298365A (en) | 1990-03-20 | 1994-03-29 | Hitachi, Ltd. | Process for fabricating semiconductor integrated circuit device, and exposing system and mask inspecting method to be used in the process |
| JPH05165189A (ja) * | 1991-12-12 | 1993-06-29 | Hitachi Ltd | 光学マスク及びその修正方法 |
| JPH05241321A (ja) * | 1992-02-28 | 1993-09-21 | Hitachi Ltd | 光学マスク及びその修正方法 |
| US5246800A (en) * | 1991-09-12 | 1993-09-21 | Etec Systems, Inc. | Discrete phase shift mask writing |
| JP2874406B2 (ja) * | 1991-10-09 | 1999-03-24 | 株式会社日立製作所 | 位相シフタマスクの欠陥修正方法 |
| US5411824A (en) * | 1993-01-21 | 1995-05-02 | Sematech, Inc. | Phase shifting mask structure with absorbing/attenuating sidewalls for improved imaging |
| AU5681194A (en) * | 1993-01-21 | 1994-08-15 | Sematech, Inc. | Phase shifting mask structure with multilayer optical coating for improved transmission |
| US5418095A (en) * | 1993-01-21 | 1995-05-23 | Sematech, Inc. | Method of fabricating phase shifters with absorbing/attenuating sidewalls using an additive process |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579447A (en) * | 1978-12-09 | 1980-06-14 | Dainippon Printing Co Ltd | Photomask substrate and photomask |
| EP0090924B1 (en) * | 1982-04-05 | 1987-11-11 | International Business Machines Corporation | Method of increasing the image resolution of a transmitting mask and improved masks for performing the method |
| JPH0690504B2 (ja) * | 1985-06-21 | 1994-11-14 | 株式会社日立製作所 | ホトマスクの製造方法 |
| JPH0738372B2 (ja) * | 1985-10-18 | 1995-04-26 | 工業技術院長 | パタンの形成方法 |
| JPH0690507B2 (ja) * | 1986-02-17 | 1994-11-14 | 株式会社日立製作所 | ホトマスク，及びそれを用いた投影露光方法、並びにホトマスクの製造方法 |
| JPS62195120A (ja) * | 1986-02-21 | 1987-08-27 | Sumitomo Electric Ind Ltd | 半導体集積回路の位置合せマ−ク加工法 |
| JP2865685B2 (ja) * | 1988-03-16 | 1999-03-08 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1988
- 1988-09-14 JP JP22866988A patent/JP2810061B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0278216A (ja) | 1990-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4992825A (en) | Method of forming pattern and projection aligner for carrying out the same | |
| US5308741A (en) | Lithographic method using double exposure techniques, mask position shifting and light phase shifting | |
| US5656397A (en) | Mask having a phase shifter and method of manufacturing same | |
| JP3105234B2 (ja) | 半導体装置の製造方法 | |
| US5536602A (en) | Phase shifting mask, manufacturing method thereof, and exposure method using such a phase shifting mask | |
| EP0464492A1 (en) | A photomask used by photolithography and a process of producing the same | |
| KR100223325B1 (ko) | 반도체 장치의 미세패턴 제조방법 | |
| US6007324A (en) | Double layer method for fabricating a rim type attenuating phase shifting mask | |
| US5853923A (en) | Double layer method for fabricating a rim type attenuating phase shifting mask | |
| JPH11305417A (ja) | 露光方法および反射型マスク | |
| JP4613364B2 (ja) | レジストパタン形成方法 | |
| JP2810061B2 (ja) | 半導体装置の製造方法 | |
| KR0166497B1 (ko) | 위상반전 마스크 및 그 제조방법 | |
| JPH10333316A (ja) | 位相シフトマスク及びその製造方法 | |
| US5432588A (en) | Semiconductor device and method of making the semiconductor device | |
| JP3395102B2 (ja) | 電子線描画用ステンシルマスク | |
| JP3007846B2 (ja) | マスク及びその製造方法並びにマスクを用いたパターン形成方法 | |
| JPH10312994A (ja) | 半導体装置の製造方法 | |
| JP2959496B2 (ja) | Ｏｐｃマスク | |
| JP3322837B2 (ja) | マスク及びその製造方法並びにマスクを用いたパターン形成方法 | |
| JPH0936017A (ja) | パタン形成方法及びそれを用いた半導体素子の製造方法 | |
| JPH06333804A (ja) | Ｘ線露光方法及びｘ線マスク製造方法 | |
| JPH118179A (ja) | パタン形成方法 | |
| KR100265353B1 (ko) | 이중감광막을 이용한 반도체소자의 금속패턴 형성방법 | |
| KR0171944B1 (ko) | 반도체소자의 미세패턴 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 11 |