JP2806843B2 - Multi-CPU system and its software update method - Google Patents
Multi-CPU system and its software update methodInfo
- Publication number
- JP2806843B2 JP2806843B2 JP7307387A JP30738795A JP2806843B2 JP 2806843 B2 JP2806843 B2 JP 2806843B2 JP 7307387 A JP7307387 A JP 7307387A JP 30738795 A JP30738795 A JP 30738795A JP 2806843 B2 JP2806843 B2 JP 2806843B2
- Authority
- JP
- Japan
- Prior art keywords
- software
- board
- cpu
- flag
- update
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Multi Processors (AREA)
- Stored Programmes (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明はマルチＣＰＵシステ
ム及びそのソフトウェア更新方法に関し、特に複数のＣ
ＰＵボードと外部メモリボードとを外部バスを通して相
互に接続し、前記各ＣＰＵボードが前記外部メモリボー
ド内のソフトウェアを自己の内部メモリに読み込み実行
するマルチＣＰＵシステムと、そのシステム運用中にお
けるソフトウェアの更新方法とに関する。[0001] 1. Field of the Invention [0002] The present invention relates to a multi-CPU system and a software updating method thereof, and more particularly to a multi-CPU system.
A multi-CPU system in which a PU board and an external memory board are connected to each other through an external bus, and each of the CPU boards reads software in the external memory board into its own internal memory and executes the software; And how to.
【０００２】[0002]
【従来の技術】従来、複数のＣＰＵボードと外部メモリ
ボードを有し、各ＣＰＵボード起動時に外部バスを通し
て外部メモリボードからソフトウェアを自分の内部メモ
リに読み込み実行するマルチＣＰＵシステムにおいて、
ＣＰＵボード内部のメモリに読み込まれているソフトウ
ェアを更新する時は、外部メモリボードにソフトウェア
を更新後、マルチＣＰＵシステムにシステムリセットを
かけ、システムを再起動させている。よって、システム
リセット解除後、図示していないバス調停手段の制御の
下に１枚ずつＣＰＵボードが外部メモリボードよりソフ
トウェアを読み込み、全ＣＰＵボードが読み込み終了後
ソフトウェアを実行している。図４にこの従来のマルチ
ＣＰＵシステムにおけるソフトウェア更新のフローチャ
ートを示す。2. Description of the Related Art Conventionally, in a multi-CPU system having a plurality of CPU boards and an external memory board, when each CPU board is started, software is read from the external memory board to its own internal memory via an external bus and executed.
When updating the software loaded in the memory inside the CPU board, after updating the software to the external memory board, a system reset is performed on the multi-CPU system to restart the system. Therefore, after the system reset is released, the CPU board reads the software from the external memory board one by one under the control of the bus arbitration unit (not shown), and all the CPU boards execute the software after the reading is completed. FIG. 4 shows a flowchart of software update in this conventional multi-CPU system.
【０００３】[0003]
【発明が解決しようとする課題】この従来のマルチＣＰ
Ｕシステムでは、ソフトウェア更新を行う際、図４に示
したように外部メモリボードにソフトウェアＢを変更
後、各ＣＰＵボードの内部メモリに読み込まれているソ
フトウェアを更新する手段として、システムリセットを
かけてＣＰＵボードを再起動させているので、必ず運用
中のマルチＣＰＵシステムがシステムダウンとなる。ま
た、ＣＰＵボードと外部メモリを接続する外部バスが１
本しかないため、システムリセット解除後各ＣＰＵボー
ドが外部バスを順番に使いソフトフウェアを更新せざる
を得ないので、システムダウンの時間が長くなる。SUMMARY OF THE INVENTION The conventional multi-CP
In the U system, when performing software update, as shown in FIG. 4, after changing software B to an external memory board, a system reset is performed as a means for updating software read in the internal memory of each CPU board. Since the CPU board is restarted, the operating multi-CPU system always goes down. Also, there is one external bus connecting the CPU board and the external memory.
Since there is only a book, each CPU board is forced to use the external bus in order to update the software after the system reset is released, so that the system down time is prolonged.
【０００４】本発明は上記問題点に着目してなされたも
のであり、その目的はシステムダウンさせることなく各
ＣＰＵボードのソフトウェアを更新し、実行することを
可能とするマルチＣＰＵシステム及びそのソフトウェア
更新方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide a multi-CPU system capable of updating and executing software of each CPU board without causing a system down, and a software update thereof. It is to provide a method.
【０００５】[0005]
【課題を解決するための手段】本発明のマルチＣＰＵシ
ステムは；複数のＣＰＵボードと外部メモリボードとを
外部バスを通して相互に接続し、前記各ＣＰＵボードが
前記外部メモリボード内のソフトウェアを自己の内部メ
モリに読み込み実行するマルチＣＰＵシステムにおい
て；前記外部ボード内のソフトウェアが更新されたこと
を表示するための更新フラグと、前記各ＣＰＵボード対
応に設けられた自ボードがメインＣＰＵボードに確定し
たことを表示するためのメインＣＰＵ確定フラグ及び自
ボードの更新後のソフトウェアの読み込み終了を表示す
るためのソフトウェア読み込み終了フラグとを備え；前
記外部メモリボードが、内蔵するソフトウェアが更新さ
れたことを検出すると前記更新フラグに表示し；前記更
新フラグにより前記外部メモリボードのソフトウェア更
新を検出した前記各ＣＰＵボードのうちいずれか１つの
ＣＰＵボードが、あらかじめ指定された選択規則に基づ
いてメインＣＰＵボードとなり自ボードの前記メインＣ
ＰＵ確定フラグに表示し、前記ソフトウェア読み込み終
了フラグにより他のすべてのＣＰＵボードにおける更新
後のソフトウェアの読み込み終了を検出するまで更新前
のソフトウェアの実行を継続し、前記他のすべてのＣＰ
Ｕボードの読み込み終了を検出すると前記更新前のソフ
トウェアの実行を停止し前記メインＣＰＵ確定フラグの
表示を取り消すとともに更新後のソフトウェアの前記外
部メモリボードからの読み込み及び実行を開始し；前記
メインＣＰＵ確定フラグにより前記メインＣＰＵボード
の確定を検出した前記他のすべてのＣＰＵボードが、そ
れぞれスレーブＣＰＵボードとなり更新前のソフトウェ
アの実行を停止し、順次前記外部メモリボードより更新
後のソフトウェアを読み込み、読み込みを終了すると前
記ソフトウェア読み込み終了フラグに表示し、前記メイ
ンＣＰＵボードによる前記メインＣＰＵ確定フラグの表
示が取り消されたことを検出すると前記更新後のソフト
ウェアの実行を開始する構成を有する。A multi-CPU system of the present invention comprises: a plurality of CPU boards and an external memory board connected to each other through an external bus, and each of the CPU boards executes software in the external memory board by itself; In a multi-CPU system that reads and executes the internal memory; an update flag for indicating that the software in the external board has been updated, and that the own board provided for each CPU board has been determined as the main CPU board And a software read end flag for displaying the end of reading the software after updating the own board; when the external memory board detects that the built-in software has been updated, Displayed on the update flag; Any one of the CPU board of said each CPU board detects a software update parts memory boards, the main C of the board itself becomes a main CPU board based on pre-specified selection rules
Displayed on the PU fixed flag, and continues to execute the software before update until the end of reading the updated software on all other CPU boards is detected by the software read end flag.
Upon detecting the end of reading of the U board, execution of the software before the update is stopped, the display of the main CPU determination flag is canceled, and reading and execution of the updated software from the external memory board are started; All the other CPU boards that have detected the determination of the main CPU board by the flag become slave CPU boards, stop executing the software before updating, sequentially read the updated software from the external memory board, and read the reading. When the processing is completed, the software reading completion flag is displayed, and when it is detected that the display of the main CPU determination flag by the main CPU board is cancelled, the execution of the updated software is started.
【０００６】本発明のマルチＣＰＵシステムのソフトウ
ェア更新方法は；複数のＣＰＵボードと外部メモリボー
ドとを外部バスを通して相互に接続し、前記各ＣＰＵボ
ードが前記外部メモリボード内のソフトウェアを自己の
内部メモリに読み込み実行するマルチＣＰＵシステムの
システム運用中におけるソフトウェアの更新方法におい
て；前記外部メモリボードのソフトウェアが更新される
とあらかじめ指定された選択規則に基づいて前記複数の
ＣＰＵボードのうちいずれか１つのＣＰＵボードをメイ
ンＣＰＵボード、その他のＣＰＵボードをスレーブＣＰ
Ｕボードとし；前記メインＣＰＵボードにより更新前の
ソフトウェアを継続して実行し運用状態を維持してお
き；前記スレーブＣＰＵボードの各々では更新前のソフ
トウェアの実行を停止し、順次前記外部メモリボードよ
り更新後のソフトウェアを読み込み実行せずに待機し；
すべての前記スレーブＣＰＵボードにおける前記更新後
のソフトウェアの読み込みが完了すると、前記メインＣ
ＰＵボードの前記更新前のソフトウェアの実行を停止す
るとともに、すべての前記スレーブＣＰＵボードで前記
更新後のソフトウェアの実行を開始し運用状態を引継
ぎ；その後、前記メインＣＰＵボードが前記更新後のソ
フトウェアの読み込み及び実行開始を行う工程を有す
る。A method for updating software of a multi-CPU system according to the present invention includes the steps of: connecting a plurality of CPU boards and an external memory board to each other through an external bus, wherein each CPU board transfers software in the external memory board to its own internal memory; A method of updating software during a system operation of a multi-CPU system that reads and executes a program; when the software of the external memory board is updated, any one of the plurality of CPU boards is determined based on a selection rule specified in advance. Board as main CPU board, other CPU boards as slave CP
U-board; software before update is continuously executed by the main CPU board to maintain an operation state; execution of software before update is stopped at each of the slave CPU boards, and the slave CPU boards sequentially stop executing the software from the external memory board. Wait without loading and running the updated software;
When reading of the updated software in all the slave CPU boards is completed, the main C
The execution of the software before the update of the PU board is stopped, and the execution of the software after the update is started in all the slave CPU boards to take over the operation state; There is a step of reading and starting execution.
【０００７】以上説明したように本発明によれば、外部
メモリのソフトウェア更新を各ＣＰＵボードにて確認
し、更新時にメインＣＰＵボードが運用状態を維持し続
け、スレーブＣＰＵボードがソフトウェアを更新し、更
新終了後スレーブＣＰＵボードが更新ソフトウェアを実
行しメインＣＰＵボードがソフトウェアを更新する。こ
のため、リセットによりシステムダウンする必要がな
い。また、システムダウンの時間についても関係なくな
る。As described above, according to the present invention, the software update of the external memory is confirmed by each CPU board, and at the time of update, the main CPU board keeps operating and the slave CPU board updates the software. After the update is completed, the slave CPU board executes the update software, and the main CPU board updates the software. Therefore, there is no need to bring down the system by resetting. Further, the time of system down does not matter.
【０００８】[0008]
【発明の実施の形態】次に本発明について、図面を参照
して説明する。図１は本発明のマルチＣＰＵシステムの
一実施の形態を示すシステム構成図、図２は図１に示す
ソフトウェア更新回路の構成例を示すブロック図、図３
は図１に示すマルチＣＰＵシステムにおけるソフトウェ
ア更新手順例を示すフローチャートである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a system configuration diagram showing one embodiment of a multi-CPU system of the present invention, FIG. 2 is a block diagram showing a configuration example of a software update circuit shown in FIG.
3 is a flowchart showing an example of a software update procedure in the multi-CPU system shown in FIG.
【０００９】図１において、複数のＣＰＵボード（ＣＰ
Ｕボード１，２，３のみ図示）は各々のＣＰＵの実行ソ
フトウェアを外部メモリボード５から内部メモリ１０に
読み込み実行するマルチＣＰＵボードである。外部メモ
リボード５は、ＣＰＵの実行ソフトフェアを保持する外
部メモリ５０と、外部メモリ５０のソフトウェアが更新
されたとき各ＣＰＵボードに更新を知らせる更新フラグ
（以下、Ｋフラグ）５１とを有している。外部メモリ５
０としては、ＲＯＭ，ＲＡＭ，磁気ディスク，光ディス
ク等があり、ボード上に搭載したり、外付けにしたりす
ることができる。ＣＰＵボード１〜３は、Ｋフラグ認識
時にあらかじめ指定された選択規則に基づいていずれか
１つのＣＰＵボードがメインＣＰＵボードになりメイン
ＣＰＵボード確定を表示するメインＣＰＵボード確定フ
ラグ（以下、Ｍフラグ）を設定し他のすべてのＣＰＵボ
ードに通知する。他のＣＰＵボード（メインＣＰＵボー
ド）から先にＭフラグの設定通知を受けたＣＰＵボード
はメインＣＰＵボードにはなれず、スレーブＣＰＵとな
る。スレーブＣＰＵボードとなったＣＰＵボードは外部
メモリボード５からの更新ソフトウェアの読み込み終了
時に読み込み終了を表示するソフトウェア読み込み終了
フラグ（以下、Ｓフラグ）を設定しメインＣＰＵボード
に通知する。各ＣＰＵボード１〜３は、いずれのＣＰＵ
ボードでもメインＣＰＵボードになれるように同一構成
を成し、読み込んだソフトウェアを保持する内部メモリ
１０と、Ｋフラグ，Ｍフラグ，Ｓフラグを用いて内部メ
モリ１０に対する外部メモリ５０からのソフトウェアの
更新処理を行うソフトウェア更新回路２０とを有してい
る。これら外部メモリボード５及び各ＣＰＵボード１〜
３は外部バス６及びＫフラグ信号線７を介して相互に接
続され、さらに、各ＣＰＵボード１〜３がＭフラグ信号
線８及びＳフラグ信号線９を介して相互に接続されてい
る。In FIG. 1, a plurality of CPU boards (CP
The U boards 1, 2, and 3 only are multi-CPU boards that read the execution software of each CPU from the external memory board 5 into the internal memory 10 and execute the software. The external memory board 5 has an external memory 50 that holds software for executing the CPU, and an update flag (hereinafter, K flag) 51 that notifies each CPU board of the update when the software of the external memory 50 is updated. I have. External memory 5
As 0, there are ROM, RAM, magnetic disk, optical disk, etc., which can be mounted on a board or externally attached. One of the CPU boards 1 to 3 becomes a main CPU board based on a selection rule specified in advance when the K flag is recognized, and a main CPU board determination flag (hereinafter, M flag) for displaying the determination of the main CPU board. And notify all other CPU boards. The CPU board that has received the M flag setting notification from another CPU board (main CPU board) first cannot be the main CPU board, but becomes a slave CPU. The CPU board, which has become the slave CPU board, sets a software read end flag (hereinafter, referred to as an S flag) that indicates the end of reading the updated software from the external memory board 5 at the end of reading the updated software, and notifies the main CPU board. Each CPU board 1 to 3
The board also has the same configuration so that it can be used as the main CPU board, and the internal memory 10 for holding the read software and the processing for updating the software from the external memory 50 to the internal memory 10 using the K, M, and S flags And a software update circuit 20 for performing the above. These external memory board 5 and each CPU board 1
3 is connected to each other via an external bus 6 and a K flag signal line 7, and each of the CPU boards 1 to 3 is connected to each other via an M flag signal line 8 and an S flag signal line 9.
【００１０】図２において、ソフトウェア更新回路２０
は、Ｋフラグ信号線７上のＫフラグの値とＭフラグ信号
線８上の他のＣＰＵボードのＭフラグの値とをチェック
し自ボードがメインＣＰＵボードになれるかを判定し、
メインＣＰＵボードになれる場合は内蔵するＭフラグ２
２をメインＣＰＵボード確定を示す値（論理値〈１〉）
に設定しメインＣＰＵ信号ＭＣとして出力し、ソフトウ
ェア更新終了信号ＫＣを受けるとＭフラグ２２の表示を
取り消しメインＣＰＵ信号ＭＣの出力を停止するメイン
ＣＰＵ選択回路２１と、自ボードがメインＣＰＵボード
になったことを他のＣＰＵボードに通知するために自ボ
ードのＭフラグ２２の値（メインＣＰＵ信号ＭＣ）をＭ
フラグ信号線８上に送出するバッファ２３と、メインＣ
ＰＵ信号ＭＣとＳフラグ信号線９上の他のＣＰＵボード
のＳフラグの値とをチェックし、メインＣＰＵ信号ＭＣ
が入力されていない場合（自ボードがスレーブＣＰＵボ
ードの場合）に内部メモリ１０に対するソフトウェア更
新が終了したことを認識すると内蔵するＳフラグ２５を
更新終了を示す値（論理値〈１〉）に設定し、（自ボー
ドがメインＣＰＵボードの場合に）他のすべてのＣＰＵ
ボードにおいてソフトウェアの更新が終了したことを認
識するとソフトウェア更新終了信号ＫＣをメインＣＰＵ
選択回路２１に出力する更新制御回路２４と、自ボード
のＳフラグ２５の値を他のＣＰＵボードに通知するため
にＳフラグ信号線９上に送出するバッファ２６とを有し
ている。In FIG. 2, a software update circuit 20
Checks the value of the K flag on the K flag signal line 7 and the value of the M flag of another CPU board on the M flag signal line 8 to determine whether the own board can be the main CPU board,
Built-in M flag 2 if the main CPU board can be used
2 is the value indicating the determination of the main CPU board (logical value <1>)
And outputs the main CPU signal MC. When the software update end signal KC is received, the display of the M flag 22 is canceled and the output of the main CPU signal MC is stopped. In order to notify the other CPU board of the fact, the value of the M flag 22 of the own board (main CPU signal MC) is set to M
A buffer 23 for sending out on the flag signal line 8;
The PU signal MC and the value of the S flag of the other CPU board on the S flag signal line 9 are checked, and the main CPU signal MC is checked.
Is not input (when the own board is a slave CPU board), and when it is recognized that the software update to the internal memory 10 has been completed, the built-in S flag 25 is set to a value indicating the completion of the update (logical value <1>). And all other CPUs (if your board is the main CPU board)
When the board recognizes that the software update has been completed, it sends a software update end signal KC to the main CPU.
It has an update control circuit 24 that outputs to the selection circuit 21 and a buffer 26 that sends out the value of the S flag 25 of its own board to the S flag signal line 9 to notify other CPU boards.
【００１１】Ｍフラグ信号線８及びＳフラグ信号線９は
それぞれＣＰＵボードの数分の本数とすることもできる
が、適切な信号形式を用いることにより、各１本とする
こともできる。この場合、Ｍフラグ信号線８においては
いずれか１つのＣＰＵボードのＭフラグ２２が論理値
〈１〉になると直ちに論理値〈１〉が得られ、Ｓフラグ
信号線９においてはすべてのスレーブＣＰＵボードのＳ
フラグ２５が論理値〈１〉になった場合にのみ論理値
〈１〉が得られるようにする。The number of the M flag signal lines 8 and the number of the S flag signal lines 9 can be each equal to the number of CPU boards, but can be one each by using an appropriate signal format. In this case, as soon as the M flag 22 of any one of the CPU boards attains the logical value <1> on the M flag signal line 8, the logical value <1> is obtained. S
The logical value <1> is obtained only when the flag 25 becomes the logical value <1>.
【００１２】次に、本発明によるソフトウェア更新動作
について、図１，図２とともに図３を参照して詳細に説
明する。図３は一例としてＣＰＵボード１がメインＣＰ
Ｕボードになった状態を示す。いずれのＣＰＵボードが
メインＣＰＵボードになるかの選択規則は、固定式，回
転式，早い者順，処理余裕度順等任意に設定可能であ
る。Next, the software updating operation according to the present invention will be described in detail with reference to FIGS. FIG. 3 shows an example in which the CPU board 1 is a main CP.
This shows a state in which the U board is used. The rule for selecting which CPU board is to be the main CPU board can be arbitrarily set, such as fixed type, rotary type, early order, or processing margin order.
【００１３】実行ソフトウェアＡにて運用中のマルチＣ
ＰＵシステムにおいて、各ボードのＫフラグ５１，Ｍフ
ラグ２２，及びＳフラグ２５はそれぞれ初期値〈０〉に
設定されており、外部メモリボード５の外部メモリ５０
のソフトウェアＡが周知の何らかの方法によりソフトウ
ェアＢに更新されると、Ｋフラグ５１が更新有りを示す
値〈１〉に設定される。各ＣＰＵボード１〜３のソフト
ウェア更新回路２０は常時Ｋフラグ信号線７を通してＫ
フラグ５１を監視しており、Ｋフラグ５１が〈１〉にな
ったことことを検出すると、あらかじめ指定された選択
規則に従ってＣＰＵボード１のメインＣＰＵ選択回路２
１が動作し、Ｍフラグ２２を自ボードがメインＣＰＵボ
ードに確定したことを示す値〈１〉に設定しＭフラグ信
号線８を通してＣＰＵボード２，３へ通知する。ＣＰＵ
ボード１はＭフラグ２２設定後、メインＣＰＵ信号ＭＣ
が更新制御回路２４に入力されるため、ソフトウェアの
更新処理を行わずに現在運用中のソフトウェアＡを引き
続き実行し続ける。ＣＰＵボード２は、ソフトウェア更
新回路２０のメインＣＰＵ選択回路２１がＭフラグ信号
線８上のＭフラグの値〈１〉を確認後、自己のＭフラグ
２２を初期値〈０〉のままとしメインＣＰＵ信号ＭＣを
更新制御回路２４に出力しないので、スレーブＣＰＵボ
ードとして動作し、外部バス６を通して外部メモリ５０
の更新ソフトウェアＢを内部メモリ１０に読み込み、読
み込み終了後にＳフラグ２５を読み込み終了を示す値
〈１〉に設定してＳフラグ信号線９を通してメインＣＰ
Ｕボード１へ通知し、更新されたソフトウェアＢにて待
機する。外部バス６は１本のため、ＣＰＵボード２が読
み込み終了後に、ＣＰＵボード３が同様に読み込みを開
始する。各ＣＰＵボードによる外部メモリからのソフト
ウェアの読み込み処理は従来と同様であり、外部バスの
アクセス調停手段やデータの送受信手段など周知の適切
な技術で実現できるので詳細説明は省略する。The multi-C operating on the execution software A
In the PU system, the K flag 51, the M flag 22, and the S flag 25 of each board are each set to an initial value <0>, and the external memory 50 of the external memory board 5 is set.
Is updated to software B by any known method, the K flag 51 is set to the value <1> indicating that the software has been updated. The software update circuit 20 of each of the CPU boards 1 to 3
The flag 51 is monitored, and when it is detected that the K flag 51 has become <1>, the main CPU selection circuit 2 of the CPU board 1 according to a selection rule specified in advance.
1 operates, sets the M flag 22 to a value <1> indicating that the own board is determined as the main CPU board, and notifies the CPU boards 2 and 3 through the M flag signal line 8. CPU
After setting the M flag 22, the board 1 sets the main CPU signal MC
Is input to the update control circuit 24, the software A currently in operation is continuously executed without performing the software update process. After the main CPU selection circuit 21 of the software update circuit 20 confirms the value <1> of the M flag on the M flag signal line 8, the CPU board 2 sets the M flag 22 of the CPU board 2 to the initial value <0> and sets the main CPU Since it does not output the signal MC to the update control circuit 24, it operates as a slave CPU board and
Is read into the internal memory 10, and after the reading is completed, the S flag 25 is set to a value <1> indicating the completion of the reading, and the main CP is set through the S flag signal line 9.
Notify the U board 1 and wait for the updated software B. Since there is only one external bus 6, the CPU board 3 similarly starts reading after the CPU board 2 has finished reading. The process of reading the software from the external memory by each CPU board is the same as the conventional one, and can be realized by well-known appropriate techniques such as an external bus access arbitration unit and a data transmission / reception unit, and therefore detailed description is omitted.
【００１４】Ｓフラグ信号線９を通して各ＣＰＵボード
２〜３のＳフラグ２５の値がメインＣＰＵボード１のソ
フトウェア更新制御回路１２に入力されている。ソフト
ウェア更新制御回路１２は、全スレーブＣＰＵボード２
〜３の更新終了（すべてのＳフラグ＝〈１〉）を確認す
ると、ソフトウェア更新終了信号ＫＣをメインＣＰＵ選
択回路２１に出力し自ボードのＭフラグ２２を〈０〉ク
リアさせメインＣＰＵ信号ＭＣの出力を停止させること
により、ソフトウェアＡの実行を停止し更新ソフトウェ
アＢを読み込む動作に移る。一方、スレーブＣＰＵボー
ドとしてソフトウェアＢを更新し、待機中のＣＰＵボー
ド２，３はメインＣＰＵボード１のＭフラグ２２がクリ
アされたことを検出すると、ソフトウェアＡを実行して
いるＣＰＵボードは１つもなくソフトウェアＢを実行し
ても問題がないことを認識し、ソフトウェアＢを実行す
る。また、ＣＰＵボード１は、外部バス６を通して外部
メモリ５０の更新ソフトウェアＢを内部メモリ１０に読
み込み、読み込み終了後、外部メモリボード５のＫフラ
グ５１を〈０〉クリアし、ソフトウェアＢを実行する。The value of the S flag 25 of each of the CPU boards 2 and 3 is input to the software update control circuit 12 of the main CPU board 1 through the S flag signal line 9. The software update control circuit 12 includes all the slave CPU boards 2
When the update completion of all (3) (all S flags = <1>) is confirmed, the software update completion signal KC is output to the main CPU selection circuit 21 to clear the M flag 22 of the own board to <0>, and the main CPU signal MC is cleared. By stopping the output, the execution of the software A is stopped, and the operation shifts to the operation of reading the updated software B. On the other hand, if the software B is updated as a slave CPU board and the standby CPU boards 2 and 3 detect that the M flag 22 of the main CPU board 1 has been cleared, no CPU board executing the software A The software B recognizes that there is no problem even if the software B is executed, and executes the software B. Further, the CPU board 1 reads the updated software B of the external memory 50 into the internal memory 10 through the external bus 6, and after the reading is completed, clears the K flag 51 of the external memory board 5 to <0> and executes the software B.
【００１５】なお、上記説明においてＫフラグ情報，Ｍ
フラグ情報，及びＳフラグ情報は、外部バス６とは別に
設けたＫフラグ信号線７，Ｍフラグ信号線８，及びＳフ
ラグ信号線９を介して伝送するようにしているが、適切
な時分割データ伝送手段を用いることにより外部バス６
のみで伝送可能である。In the above description, the K flag information, M
Although the flag information and the S flag information are transmitted via the K flag signal line 7, the M flag signal line 8, and the S flag signal line 9 provided separately from the external bus 6, an appropriate time division By using data transmission means, the external bus 6
Transmission is possible only by using
【００１６】[0016]
【発明の効果】以上説明したように本発明によれば、外
部メモリボードのソフトウェア更新を各ＣＰＵボードに
て確認しいずれか１つのＣＰＵボードがメインＣＰＵボ
ード、その他がスレーブＣＰＵボードとなり、メインＣ
ＰＵボードがスレーブＣＰＵボードを監視しソフトウェ
ア更新を終了するまで運用状態を維持し続け、スレーブ
ＣＰＵボードがソフトウェアを更新し、すべてのスレー
ブＣＰＵボードが更新終了後更新ソフトウェアを実行し
メインＣＰＵボードから運用状態を引継ぎ、運用状態を
維持する必要がなくなったメインＣＰＵボードがソフト
ウェアを更新する。このため、従来技術のようにシステ
ムリセットにより再起動をし全ＣＰＵボードが一斉に読
み込み処理に入ってソフトウェアの更新をする必要がな
く、システムダウンすることなくソフトウェア更新がで
きるようになる。また、システムダウンの時間について
も関係なくなる。As described above, according to the present invention, the software update of the external memory board is confirmed by each CPU board, and one of the CPU boards becomes the main CPU board, the other becomes the slave CPU board, and
The PU board monitors the slave CPU board and keeps the operation state until the software update is completed, the slave CPU board updates the software, and all the slave CPU boards execute the updated software after the update is completed and operate from the main CPU board. The main CPU board that takes over the state and no longer needs to maintain the operation state updates the software. For this reason, it is not necessary to restart by system reset as in the prior art and all the CPU boards need to enter the reading process all at once to update the software, and the software can be updated without system down. Further, the time of system down does not matter.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明のマルチＣＰＵシステムの一実施の形態
を示すシステム構成図である。FIG. 1 is a system configuration diagram showing an embodiment of a multi-CPU system of the present invention.
【図２】図１に示すソフトウェア更新回路の構成例を示
すブロック図である。FIG. 2 is a block diagram illustrating a configuration example of a software update circuit illustrated in FIG. 1;
【図３】図１に示すマルチＣＰＵシステムにおけるソフ
トウェア更新手順例を示すフローチャートである。FIG. 3 is a flowchart showing an example of a software update procedure in the multi-CPU system shown in FIG. 1;
【図４】従来のマルチＣＰＵシステムにおけるソフトウ
ェア更新のフローチャートである。FIG. 4 is a flowchart of software update in a conventional multi-CPU system.
１，２，３ ＣＰＵボード ５ 外部メモリボード ６ 外部バス ７ 更新フラグ（Ｋフラグ）信号線 ８ メインＣＰＵボード確定フラグ（Ｍフラグ）信号
線 ９ ソフトウェア読み込み終了フラグ（Ｓフラグ）信
号線 １０ 内部メモリ ２０ ソフトウェア更新回路 ２１ メインＣＰＵボード選択回路 ２２ Ｍフラグ ２４ 更新制御回路 ２５ Ｓフラグ ５０ 外部メモリ ５１ Ｋフラグ1, 2, 3 CPU board 5 External memory board 6 External bus 7 Update flag (K flag) signal line 8 Main CPU board fixed flag (M flag) signal line 9 Software reading end flag (S flag) signal line 10 Internal memory 20 Software update circuit 21 Main CPU board selection circuit 22 M flag 24 Update control circuit 25 S flag 50 External memory 51 K flag
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−241848（ＪＰ，Ａ) 特開 昭62−216064（ＪＰ，Ａ) 特開 平７−295943（ＪＰ，Ａ) 特開 昭56−71139（ＪＰ，Ａ) 特開 平６−95988（ＪＰ，Ａ) 特開 平１−315855（ＪＰ，Ａ) 特開 平５−233408（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 430 G06F 15/16 470 G06F 9/06 540 G06F 9/46 360────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-5-241848 (JP, A) JP-A-62-116064 (JP, A) JP-A-7-295943 (JP, A) JP-A-56-216 71139 (JP, A) JP-A-6-95988 (JP, A) JP-A-1-315855 (JP, A) JP-A 5-233408 (JP, A) (58) Fields investigated (Int. 6 , DB name) G06F 15/16 430 G06F 15/16 470 G06F 9/06 540 G06F 9/46 360
Claims (2)
とを外部バスを通して相互に接続し、前記各ＣＰＵボー
ドが前記外部メモリボード内のソフトウェアを自己の内
部メモリに読み込み実行するマルチＣＰＵシステムにお
いて、 前記外部ボード内のソフトウェアが更新されたことを表
示するための更新フラグと、前記各ＣＰＵボード対応に
設けられた自ボードがメインＣＰＵボードに確定したこ
とを表示するためのメインＣＰＵ確定フラグ及び自ボー
ドの更新後のソフトウェアの読み込み終了を表示するた
めのソフトウェア読み込み終了フラグとを備え、 前記外部メモリボードが、内蔵するソフトウェアが更新
されたことを検出すると前記更新フラグに表示し、 前記更新フラグにより前記外部メモリボードのソフトウ
ェア更新を検出した前記各ＣＰＵボードのうちいずれか
１つのＣＰＵボードが、あらかじめ指定された選択規則
に基づいてメインＣＰＵボードとなり自ボードの前記メ
インＣＰＵ確定フラグに表示し、前記ソフトウェア読み
込み終了フラグにより他のすべてのＣＰＵボードにおけ
る更新後のソフトウェアの読み込み終了を検出するまで
更新前のソフトウェアの実行を継続し、前記他のすべて
のＣＰＵボードの読み込み終了を検出すると前記更新前
のソフトウェアの実行を停止し前記メインＣＰＵ確定フ
ラグの表示を取り消すとともに更新後のソフトウェアの
前記外部メモリボードからの読み込み及び実行を開始
し、 前記メインＣＰＵ確定フラグにより前記メインＣＰＵボ
ードの確定を検出した前記他のすべてのＣＰＵボード
が、それぞれスレーブＣＰＵボードとなり更新前のソフ
トウェアの実行を停止し、順次前記外部メモリボードよ
り更新後のソフトウェアを読み込み、読み込みを終了す
ると前記ソフトウェア読み込み終了フラグに表示し、前
記メインＣＰＵボードによる前記メインＣＰＵ確定フラ
グの表示が取り消されたことを検出すると前記更新後の
ソフトウェアの実行を開始することを特徴とするマルチ
ＣＰＵシステム。1. A multi-CPU system in which a plurality of CPU boards and an external memory board are interconnected via an external bus, and each of the CPU boards reads and executes software in the external memory board into its own internal memory. An update flag for displaying that the software in the external board has been updated; a main CPU determination flag for displaying that the own board provided for each CPU board has been determined as the main CPU board; And a software read end flag for displaying the end of software reading after updating.When the external memory board detects that built-in software has been updated, the external memory board displays the update flag and displays the update flag. Before detecting software update of external memory board Any one of the CPU boards becomes a main CPU board based on a selection rule specified in advance, and is displayed on the main CPU fixed flag of its own board, and all other CPU boards are indicated by the software read end flag. The execution of the software before the update is continued until the completion of the reading of the software after the update on the board is detected, and the execution of the software before the update is stopped and the main CPU is determined when the completion of the reading of the other CPU boards is detected. The display of the flag is canceled, the reading and execution of the updated software from the external memory board are started, and all the other CPU boards that have detected the determination of the main CPU board by the main CPU determination flag are slaves. CPU board The execution of the software before the update is stopped, the software after the update is sequentially read from the external memory board, and when the reading is completed, the software read end flag is displayed, and the display of the main CPU finalization flag by the main CPU board is displayed. A multi-CPU system, wherein when the cancellation is detected, execution of the updated software is started.
とを外部バスを通して相互に接続し、前記各ＣＰＵボー
ドが前記外部メモリボード内のソフトウェアを自己の内
部メモリに読み込み実行するマルチＣＰＵシステムのシ
ステム運用中におけるソフトウェアの更新方法におい
て、 前記外部メモリボードのソフトウェアが更新されるとあ
らかじめ指定された選択規則に基づいて前記複数のＣＰ
Ｕボードのうちいずれか１つのＣＰＵボードをメインＣ
ＰＵボード、その他のＣＰＵボードをスレーブＣＰＵボ
ードとし、 前記メインＣＰＵボードにより更新前のソフトウェアを
継続して実行し運用状態を維持しておき、 前記スレーブＣＰＵボードの各々では更新前のソフトウ
ェアの実行を停止し、順次前記外部メモリボードより更
新後のソフトウェアを読み込み実行せずに待機し、 すべての前記スレーブＣＰＵボードにおける前記更新後
のソフトウェアの読み込みが完了すると、前記メインＣ
ＰＵボードの前記更新前のソフトウェアの実行を停止す
るとともに、すべての前記スレーブＣＰＵボードで前記
更新後のソフトウェアの実行を開始し運用状態を引継
ぎ、 その後、前記メインＣＰＵボードが前記更新後のソフト
ウェアの読み込み及び実行開始を行うことにより、シス
テムダウンすることなくすべての前記ＣＰＵボードの内
部メモリのソフトウェアを更新可能としたことを特徴と
するマルチＣＰＵシステムのソフトウェア更新方法。2. A system operation of a multi-CPU system in which a plurality of CPU boards and an external memory board are interconnected via an external bus, and each of the CPU boards reads and executes software in the external memory board into its own internal memory. The software of the external memory board is updated when the plurality of CPs are updated based on a selection rule specified in advance.
One of the U boards is the main C board
The PU board and other CPU boards are slave CPU boards, the software before update is continuously executed by the main CPU board to maintain the operation state, and each of the slave CPU boards executes the software before update. The CPU stops and sequentially waits without reading and executing the updated software from the external memory board. When the reading of the updated software on all the slave CPU boards is completed, the main C
The execution of the software before the update of the PU board is stopped, and the execution of the software after the update is started in all the slave CPU boards to take over the operation state. A software updating method for a multi-CPU system, wherein the software of the internal memories of all the CPU boards can be updated without performing a system down by reading and starting execution.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7307387A JP2806843B2 (en) | 1995-11-27 | 1995-11-27 | Multi-CPU system and its software update method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7307387A JP2806843B2 (en) | 1995-11-27 | 1995-11-27 | Multi-CPU system and its software update method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09146902A JPH09146902A (en) | 1997-06-06 |
| JP2806843B2 true JP2806843B2 (en) | 1998-09-30 |
Family
ID=17968445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7307387A Expired - Fee Related JP2806843B2 (en) | 1995-11-27 | 1995-11-27 | Multi-CPU system and its software update method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806843B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1199492A (en) * | 1997-09-29 | 1999-04-13 | Matsushita Electric Ind Co Ltd | Industrial robot |
| JP4644569B2 (en) * | 2005-09-02 | 2011-03-02 | 富士通セミコンダクター株式会社 | How to start multiple chips |
-
1995
- 1995-11-27 JP JP7307387A patent/JP2806843B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09146902A (en) | 1997-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002521741A (en) | Flexible processing hardware architecture | |
| US5133057A (en) | Co-processor for control setting an internal flag register operation mode which controlled a main processor execution mode in a multi-processor system | |
| JP2002245022A (en) | Multiprocessor system, its shared memory control method and shared memory control program, | |
| JP2806843B2 (en) | Multi-CPU system and its software update method | |
| JP3437238B2 (en) | Computer, computer system and control method thereof | |
| JPH0693229B2 (en) | Data processing device | |
| JP3514651B2 (en) | Reboot control device | |
| JP3104685B2 (en) | System log recording device, system log recording method, and recording medium | |
| JP2970082B2 (en) | Virtual intercluster communication processor | |
| JP3317361B2 (en) | Battery backup control method for memory | |
| JP2007047426A (en) | Video display device and control circuit for display | |
| JP3453395B2 (en) | Information transfer system | |
| JPS583246B2 (en) | data processing system | |
| JP3130798B2 (en) | Bus transfer device | |
| JPH0648453B2 (en) | Peripheral device initialization control method | |
| JP3230798B2 (en) | Redundant system | |
| JP3077687B2 (en) | Data transfer method and image processing apparatus | |
| JPS5834858B2 (en) | Data exchange control method | |
| JP3236459B2 (en) | Error handling device in common bus data transfer | |
| JPH0652012A (en) | Information processor having diagnostic function for peripheral part of device | |
| JP2883091B2 (en) | Multiprocessor system | |
| JPH05334239A (en) | Bus system | |
| JPH0786792B2 (en) | Information processing equipment | |
| JPH04195545A (en) | Data recovery system | |
| JPS6370360A (en) | Input/output control system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |