JP2806661B2 - Double loop type PLL circuit - Google Patents
Double loop type PLL circuitInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、ディジタル伝送に関
し、特に二重ループ形PLL回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital transmission, and more particularly to a double loop type PLL circuit.
【0002】[0002]
【従来の技術】従来の二重ループ形PLL回路は、例え
ば図4に示すように入力されたクロックの入力状態を監
視する入力断検出回路101と、入力されたクロックを
N分周するN分周回路102と、VCXO発振回路11
0の出力をM・N分周(Mは整数)するMN分周回路1
11と、MN分周回路111から出力されるパルスとN
分周回路102から出力されるパルスの位相を比較する
第1の位相比較回路103及び第2の位相比較回路10
4と、この第1の位相比較回路103及び第2の位相比
較回路104の出力をそれぞれ各別に平滑化する第1の
ローパスフィルタ105及び第2のローパスフィルタ1
06と、第1のローパスフィルタ105及び第2のロー
パスフィルタ106の出力を結合する結合回路107
と、この結合回路107の出力と基準電圧発生回路10
8の出力を入力断検出回路101の出力により選択する
スイッチ回路109と、このスイッチ回路109の出力
により発信周波数を変化させるVCXO発振回路110
とを有している。2. Description of the Related Art A conventional double-loop PLL circuit includes, for example, an input disconnection detection circuit 101 for monitoring the input state of an input clock and an N-division circuit for dividing the input clock by N as shown in FIG. Circuit 102 and VCXO oscillation circuit 11
MN dividing circuit 1 for dividing the output of 0 by M · N (M is an integer)
11, a pulse output from the MN frequency dividing circuit 111 and N
A first phase comparison circuit 103 and a second phase comparison circuit 10 for comparing the phases of the pulses output from the frequency dividing circuit 102
4 and a first low-pass filter 105 and a second low-pass filter 1 for smoothing the outputs of the first phase comparison circuit 103 and the second phase comparison circuit 104, respectively.
06 and a coupling circuit 107 that couples the outputs of the first low-pass filter 105 and the second low-pass filter 106
And the output of the coupling circuit 107 and the reference voltage generation circuit 10
8 which is selected by the output of the input disconnection detection circuit 101, and a VCXO oscillation circuit 110 which changes the oscillation frequency by the output of the switch circuit 109.
And
【0003】この図4に示す従来例は、入力クロックが
断でない場合、入力クロックをN分周したパルスとVC
XO発振回路110の出力をM・N分周したパルスを位
相比較し、その結果でVCXO発振回路110の発信周
波数を制御し(Mは整数であり、位相比較する周波数が
同じになるように設定される。)、また、入力クロック
が断の場合、基準電圧発生回路108の出力によりVC
XO発振回路110の発信周波数を制御する。そして、
クロック断及びクロック復旧時行われるスイッチ回路1
09の切り替え動作は、即時に行われるようになってい
る。In the conventional example shown in FIG. 4, when the input clock is not interrupted, a pulse obtained by dividing the input clock by N and VC
The phase of the pulse obtained by dividing the output of the XO oscillation circuit 110 by M · N is compared, and based on the result, the oscillation frequency of the VCXO oscillation circuit 110 is controlled (M is an integer, and the frequency to be compared is set to be the same) When the input clock is cut off, the output of the reference voltage generating circuit
The transmission frequency of the XO oscillation circuit 110 is controlled. And
Switch circuit 1 performed at clock loss and clock recovery
The switching operation of 09 is performed immediately.
【0004】[0004]
【発明が解決しようとする課題】一方、この従来の二重
ループ形PLL回路では、入力クロックが断となりVC
XO発振回路110の入力を基準電圧発生回路108か
ら供給している間に、結合回路107の出力は電源電圧
レベルまたはグランドレベルになっている。このため、
入力クロック断状態から再びクロックが復旧し、VCX
O発振回路110の入力を結合回路107の出力から供
給する様に切り替えた時、切り替え速度が早いと、結合
回路107の出力レベルが定常状態に回復していないこ
とから、VCXO発振回路110の出力周波数がジャン
プするという不都合が生じていた。On the other hand, in this conventional double loop type PLL circuit, the input clock is cut off and the VC
While the input of the XO oscillation circuit 110 is being supplied from the reference voltage generation circuit 108, the output of the coupling circuit 107 is at the power supply voltage level or the ground level. For this reason,
The clock is restored again from the input clock disconnection state, and VCX
When the input of the O-oscillation circuit 110 is switched to be supplied from the output of the coupling circuit 107, if the switching speed is high, the output level of the VCXO oscillation circuit 110 is not restored because the output level of the coupling circuit 107 is not restored to a steady state. The inconvenience that the frequency jumps has occurred.
【0005】[0005]
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、入力クロックの復旧時に生じるVC
XO発振回路の発信周波数のジャンプ現象を有効に排除
し、これにより通信障害の発生を有効に抑制することを
可能とした二重ループ形PLL回路を提供することを、
その目的とする。An object of the present invention is to improve the disadvantages of the prior art, and in particular, to improve the VC generated when the input clock is restored.
It is an object of the present invention to provide a double-loop PLL circuit which effectively eliminates a jump phenomenon of an oscillation frequency of an XO oscillation circuit, thereby effectively suppressing occurrence of a communication failure.
With that purpose.
【0006】[0006]
【課題を解決するための手段】本発明では、必要に応じ
て発信周波数を変化させるVCXO発振回路と、このV
CXO発振回路の出力をM・N分周するMN分周回路
と、外部から入力されるクロックをN分周するN分周回
路と、このN分周回路とMN分周回路の各出力パルスの
位相を比較したのちその出力を平滑する並列接続された
二系統の位相差平滑出力回路と、この各位相差平滑出力
回路の出力を結合する結合回路と、この結合回路の出力
と別に装置された基準電圧発生回路の出力との何れかを
選択すると共にVCXO発振回路の動作を規制するスイ
ッチ回路と、このスイッチ回路の選択動作を外部から入
力されるクロックの入力状態に応じて制御する入力断検
出回路とを備えた二重ループ形PLL回路を備えてい
る。そして、前述したスイッチ回路と入力断検出回路と
の間に、遅延回路を装備する、という構成を採ってい
る。これによって前述した目的を達成しようとするもの
である。According to the present invention, a VCXO oscillating circuit for changing a transmission frequency as required is provided.
An MN divider for dividing the output of the CXO oscillation circuit by MN, an N divider for dividing an externally input clock by N, and an output pulse of each of the N divider and the MN divider. A phase difference smoothing output circuit of two systems connected in parallel for comparing the phase and then smoothing the output, a coupling circuit for coupling the outputs of the respective phase difference smoothing output circuits, and a reference provided separately from the output of the coupling circuit A switch circuit for selecting one of the outputs of the voltage generation circuit and regulating the operation of the VCXO oscillation circuit; and an input disconnection detection circuit for controlling the selection operation of the switch circuit in accordance with the input state of a clock input from the outside. And a double loop type PLL circuit having the following. Then, a configuration is adopted in which a delay circuit is provided between the above-described switch circuit and the input disconnection detection circuit. This aims to achieve the above-mentioned object.
【0007】[0007]
【実施例】以下、本発明の一実施例を図1ないし図3に
基づいて説明する。この図1ないし図3に示す実施例
は、必要に応じて発信周波数を変化させるVCXO発振
回路10と、このVCXO発振回路10の出力をM・N
分周するMN分周回路11と、外部から入力されるクロ
ックをN分周するN分周回路2と、このN分周回路2と
MN分周回路11の各出力パルスの位相を比較したのち
その出力を平滑する並列接続された二系統の位相差平滑
出力回路30,40と、この各位相差平滑出力回路3
0,40の各出力を結合する結合回路7と、この結合回
路7の出力と別に装置された基準電圧発生回路8の出力
との何れかを選択すると共にVCXO発振回路10の動
作を規制するスイッチ回路9と、このスイッチ回路9の
選択動作を外部から入力されるクロックの入力状態に応
じて制御する入力断検出回路1とを備えている。そし
て、スイッチ回路9と入力断検出回路1との間に、遅延
回路12がを装備されている。この遅延回路12は、ス
イッチ回路9の出力を基準電圧発生回路8の出力側から
結合回路7側に切り換える時に有効に作動する限定遅延
機能を備えている。遅延回路12の回路構成の一実施例
を図2に示す。この図2において、シフトレジスタ20
1は、入力断検出回路1の出力を一定時間遅延させる。
シフトレジスタ201のシフト用クロックは、VCXO
発振回路10の出力を分周したものか又は別系統のクロ
ック等を使用する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. The embodiment shown in FIGS. 1 to 3 has a VCXO oscillating circuit 10 that changes the oscillation frequency as required, and outputs the output of the VCXO oscillating circuit M · N
After comparing the phases of the output pulses of the MN divider circuit 11, the N divider circuit 2 for dividing the clock inputted from the outside by N, and the output pulses of the N divider circuit 2 and the MN divider circuit 11, Two phase difference smoothing output circuits 30 and 40 connected in parallel for smoothing the output, and each phase difference smoothing output circuit 3
A switch for selecting one of a coupling circuit 7 for coupling the outputs 0 and 40 and an output of a reference voltage generating circuit 8 provided separately from the output of the coupling circuit 7 and regulating the operation of the VCXO oscillation circuit 10. The circuit includes a circuit 9 and an input disconnection detection circuit 1 that controls a selection operation of the switch circuit 9 according to an input state of a clock input from the outside. Further, a delay circuit 12 is provided between the switch circuit 9 and the input disconnection detection circuit 1. The delay circuit 12 has a limited delay function that operates effectively when the output of the switch circuit 9 is switched from the output side of the reference voltage generation circuit 8 to the coupling circuit 7 side. One embodiment of the circuit configuration of the delay circuit 12 is shown in FIG. In FIG. 2, shift register 20
1 delays the output of the input disconnection detection circuit 1 for a fixed time.
The shift clock of the shift register 201 is VCXO
A frequency-divided output of the oscillation circuit 10 or a clock of another system is used.
【0008】図3は図2の各部の波形であり、入力断検
出回路1の出力Aは、シフトレジスタ201によって出
力Bの様に遅延される。出力Aと出力BはAND回路2
02により論理積が取られ出力Cになる(出力Aの論理
が逆の場合はAND回路202はOR回路になる)。遅
延回路12は、スイッチ回路9の出力を基準電圧発生回
路8側から結合回路7側に切り替える時にのみ遅延が発
生するように構成されている。FIG. 3 shows waveforms at various parts in FIG. 2. The output A of the input disconnection detecting circuit 1 is delayed by the shift register 201 like the output B. Output A and output B are AND circuit 2
The logical product is obtained by 02 and becomes an output C (if the logic of the output A is opposite, the AND circuit 202 becomes an OR circuit). The delay circuit 12 is configured to generate a delay only when the output of the switch circuit 9 is switched from the reference voltage generation circuit 8 to the coupling circuit 7.
【0009】このように、結合回路7の出力レベルが定
常状態に回復するまで遅延時間をおいてから切り替える
ようにしているため、入力クロック断状態から再びクロ
ックが復旧しVCXO発振回路10の入力を結合回路7
の出力から供給する様に切り替える時、VCXO発振回
路10の出力周波数がジャンプするのを防ぐ事が出来
る。As described above, since the switching is performed after a delay time until the output level of the coupling circuit 7 recovers to the steady state, the clock is recovered again from the input clock cutoff state and the input of the VCXO oscillation circuit 10 is changed. Coupling circuit 7
Can be prevented from jumping the output frequency of the VCXO oscillation circuit 10 when switching from the output of the VCXO oscillation circuit.
【0010】[0010]
【発明の効果】以上説明したように本発明によると、入
力クロック復旧時にVCXO発振回路の発信周波数がジ
ャンプするのを防ぐ事ができ、さらに、本二重ループ形
PLL回路の出力クロックをデータ系の処理に使用した
時には、短時間の入力クロック断に対し、データエラー
等の通信障害を起こす事無く良好な通信が出来るという
従来にない優れた二重化ループ形PLL回路を提供する
ことができる。As described above, according to the present invention, it is possible to prevent the oscillation frequency of the VCXO oscillation circuit from jumping when the input clock is restored, and to further reduce the output clock of the double loop type PLL circuit to the data system. When used in the above processing, it is possible to provide an unprecedented superior double-loop PLL circuit capable of performing good communication without causing a communication failure such as a data error when the input clock is cut off for a short time.
【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図2】図1のブロック図中における遅延回路の詳細一
例を示す詳細ブロック図である。FIG. 2 is a detailed block diagram showing a detailed example of a delay circuit in the block diagram of FIG. 1;
【図3】図2における各部の動作を示すタイミングチャ
ートである。FIG. 3 is a timing chart showing the operation of each unit in FIG.
【図4】従来例を示すブロック図である。FIG. 4 is a block diagram showing a conventional example.
1 入力断検出回路 2 N分周回路 3 第1の位相比較回路 4 第2の位相比較回路 5 第1のローパスフィルタ 6 第2のローパスフィルタ 7 結合回路 8 基準電圧発生回路 9 スイッチ回路 10 VCXO発振回路 11 MN分周回路 REFERENCE SIGNS LIST 1 input disconnection detection circuit 2 N dividing circuit 3 first phase comparison circuit 4 second phase comparison circuit 5 first low-pass filter 6 second low-pass filter 7 coupling circuit 8 reference voltage generation circuit 9 switch circuit 10 VCXO oscillation Circuit 11 MN frequency divider
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭48−34407(JP,A) 特開 昭59−4330(JP,A) 特開 平3−143022(JP,A) (58)調査した分野(Int.Cl.6,DB名) H03L 7/00 - 7/14────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-48-34407 (JP, A) JP-A-59-4330 (JP, A) JP-A-3-143022 (JP, A) (58) Field (Int.Cl. 6 , DB name) H03L 7/00-7/14
Claims (2)
CXO発振回路と、このVCXO発振回路の出力をM・
N分周するMN分周回路と、外部から入力されるクロッ
クをN分周するN分周回路と、このN分周回路と前記M
N分周回路の各出力パルスの位相を比較したのちその出
力を平滑する並列接続された二系統の位相差平滑出力回
路と、この各位相差平滑出力回路の出力を結合する結合
回路と、この結合回路の出力と別に装置された基準電圧
発生回路の出力との何れかを選択すると共に前記VCX
O発振回路の動作を規制するスイッチ回路と、このスイ
ッチ回路の選択動作を外部から入力されるクロックの入
力状態に応じて制御する入力断検出回路とを備えた二重
ループ形PLL回路において、前記スイッチ回路と入力
断検出回路との間に、遅延回路を装備したことを特徴と
する二重ループ形PLL回路。1. A V for changing a transmission frequency as required.
The CXO oscillation circuit and the output of this VCXO oscillation circuit
An MN dividing circuit for dividing N, an N dividing circuit for dividing an externally input clock by N, this N dividing circuit and the M
Two phase difference smoothing output circuits connected in parallel for comparing the phase of each output pulse of the N frequency dividing circuit and then smoothing the output; a coupling circuit for coupling the output of each phase difference smoothing output circuit; And the output of a reference voltage generating circuit provided separately from the output of the VCX.
A double-loop PLL circuit comprising: a switch circuit that regulates the operation of the O oscillation circuit; and an input disconnection detection circuit that controls a selection operation of the switch circuit according to an input state of a clock input from outside. A double loop PLL circuit comprising a delay circuit between a switch circuit and an input disconnection detection circuit.
力を前記基準電圧発生回路の出力側から前記結合回路側
に切り換える時に有効に作動する限定遅延機能を備えて
いることを特徴とする請求項1記載の二重ループ形PL
L回路。2. The delay circuit according to claim 1, wherein the delay circuit has a limited delay function that operates effectively when switching the output of the switch circuit from the output side of the reference voltage generation circuit to the coupling circuit side. Double loop type PL according to 1.
L circuit.
Priority Applications (1)
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JP3311637A JP2806661B2 (en) | 1991-10-30 | 1991-10-30 | Double loop type PLL circuit |
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JP3311637A JP2806661B2 (en) | 1991-10-30 | 1991-10-30 | Double loop type PLL circuit |
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---|---|
JPH05122062A JPH05122062A (en) | 1993-05-18 |
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