JP2805853B2 - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特に、１ビットデータ
出力機能と複数ビットデータ出力機能を満足する回路を
有し、かつ、複数ビット並列テスト回路を有する半導体
メモリに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a semiconductor memory having a circuit satisfying a 1-bit data output function and a multi-bit data output function, and a multi-bit parallel test circuit. The present invention relates to a semiconductor memory having the same.
［従来の技術］ 従来、この種の半導体メモリは記憶容量の増大に伴い
テスト時間が指数関数的に増大するのを防ぐため、複数
ビット並列テストを行う。[Prior Art] Conventionally, this type of semiconductor memory performs a multi-bit parallel test in order to prevent the test time from increasing exponentially with an increase in storage capacity.
１ビットデータ出力構成を持つ半導体メモリの８ビッ
ト並列テストについて説明する。An 8-bit parallel test of a semiconductor memory having a 1-bit data output configuration will be described.
並列テストを行うにはまずテストモードに入る。テス
トモードに入ると８ビットへ同一データが書き込まれ
る。読み出し時にこれら８ビットがそろって「１」であ
れば「１」を出力し、そろって「０」であれば「０」を
出力する。８ビットのうち１ビットでも他のビットと不
一致である時は出力はHi−Ｚ（高インピーダンス）状態
になる。この方式により「０」と「１」とHi−Ｚを識別
すれば1/8の時間で全ビットテストができる。To perform a parallel test, first enter the test mode. In the test mode, the same data is written to 8 bits. At the time of reading, if these 8 bits are all "1", "1" is output, and if they are "0", "0" is output. If even one of the eight bits does not match the other bits, the output goes into a Hi-Z (high impedance) state. By discriminating "0", "1" and Hi-Z by this method, an all-bit test can be performed in 1/8 time.
また、他の簡単化されたテスト機能では８ビットのデ
ータの一致，不一致のみを検出する方法もある。In another simplified test function, there is a method of detecting only coincidence or non-coincidence of 8-bit data.
総記憶容量が同一で複数ビットデータ出力構成の半導
体メモリを開発する際、開発工期を短縮するために１ビ
ットデータ出力機能と複数ビットデータ出力機能の双方
に必要な回路を同一ペレット上に配置しておき、ボンデ
ィングやマスクの切換によって構成を変えるという方法
が取られる。When developing a semiconductor memory with the same total storage capacity and a multi-bit data output configuration, the circuits required for both the 1-bit data output function and the multi-bit data output function are arranged on the same pellet to shorten the development period. In advance, a method of changing the configuration by bonding or switching masks is used.
ここでは４ビットデータ出力構成を持つ半導体メモリ
の並列テストを例として取り上げる。４ビットデータ出
力構成の半導体メモリの場合、２ビット並列テストを行
えば１ビットデータ出力構成の８ビット並列テストと同
じ時間でテストができる。１ビットデータ出力（以下X1
と称す）構成と４ビットデータ出力（以下、X4と称す）
構成における複数ビット並列テストの一従来例を第４
図，第５図の回路ブロック図を用いて説明する。第３表
に示すように、ボンディングやマスクの切換えを行い、
第４図の端子BO第１の電源（以下、VCCと称す）あるい
は第２の電源（以下、GNDと称す）に接続することによ
り、X1構成あるいはX4構成が決定する。端子Mode2がHig
hレベルならばX1構成となり、Lowレベル「０」ならばX4
構成となる。Here, a parallel test of a semiconductor memory having a 4-bit data output configuration will be described as an example. In the case of a semiconductor memory having a 4-bit data output configuration, a 2-bit parallel test can be performed in the same time as an 8-bit parallel test having a 1-bit data output configuration. 1-bit data output (hereinafter X1
Configuration and 4-bit data output (hereinafter referred to as X4)
4th conventional example of multi-bit parallel test in configuration
This will be described with reference to the circuit block diagrams of FIGS. As shown in Table 3, switching of bonding and mask is performed.
The X1 configuration or the X4 configuration is determined by connecting the terminal BO to the first power supply (hereinafter, referred to as VCC) or the second power supply (hereinafter, referred to as GND) in FIG. Terminal Mode2 is Hig
If it is h level, it will be X1 configuration, if it is Low level “0”, it will be X4
Configuration.
第５図において、１はメモリセルアレイS1の中からロ
ウデコーダS2、カラムデコーダS3により選択されたメモ
リセルのデータを１ビットずつ読み出し、それぞれリー
ドライトデータ線D1〜D8（以下、RWD線と称す）に出力
するデータアンプである。２はアドレス信号A0CよりRWD
線D9〜D12とRWD線D1〜D8の接続切換えを行うセレクタで
ある。３はアドレス信号A10RとA10CによりRWD線D13とRW
D線D9〜D12の接続切換を行うセレクタである。４は２入
力の一致，不一致検出回路である。R1〜R4はその出力線
である。６はX4構成時のデータ出力回路、７はその出力
端子である。８はX1構成時のデータ出力回路、９はその
出力端子である。X4構成時にはデータアンプ１によりRW
D線D1〜D8に出力された８ビットのデータのうち４ビッ
トをセレクタ２により選択し、RWD線D9〜D12に出力す
る。また、８ビットのデータを２ビットごとに分けて２
入力のXNORで構成される一致，不一致検出回路４に入力
し、それぞれの出力R1〜R4にデータが一致していれば
「１」を、不一致ならば「０」を出力する。データ出力
回路６により、テストモードでなければ出力線R1〜R4の
データは無視され、テストモードであれば出力線R1〜R4
のデータとRWD線D9〜D12のデータによって出力端子７に
２ビット並列テストの結果が出力される。In FIG. 5, reference numeral 1 denotes data of a memory cell selected by a row decoder S2 and a column decoder S3 from a memory cell array S1 one bit at a time and read / write data lines D1 to D8 (hereinafter referred to as RWD lines). This is a data amplifier that outputs to 2 is RWD from address signal A0C
The selector switches connection between the lines D9 to D12 and the RWD lines D1 to D8. 3 is the RWD lines D13 and RW by the address signals A10R and A10C.
The selector switches connection of the D lines D9 to D12. Reference numeral 4 denotes a two-input match / mismatch detection circuit. R1 to R4 are the output lines. 6 is a data output circuit in the X4 configuration, and 7 is its output terminal. 8 is a data output circuit in the X1 configuration, and 9 is its output terminal. In X4 configuration, RW by data amplifier 1
The selector 2 selects 4 bits out of the 8-bit data output to the D lines D1 to D8 and outputs them to the RWD lines D9 to D12. In addition, the 8-bit data is divided into 2 bits for 2 bits.
It is input to the match / mismatch detection circuit 4 composed of the input XNOR, and outputs "1" if the data matches the respective outputs R1 to R4, and outputs "0" if the data does not match. The data output circuit 6 ignores the data on the output lines R1 to R4 when not in the test mode, and the output lines R1 to R4 when in the test mode.
And the data of the RWD lines D9 to D12 output the result of the 2-bit parallel test to the output terminal 7.
X1構成時にはRWD線D9〜D12に出力された４ビットのデ
ータをさらにセレクタ３により選択し、RWD線D13に出力
する。また８ビットのデータをすべて８入力のXNORで構
成される一致，不一致検出回路５に入力し、出力線R5に
データが一致していれば「１」を不一致ならば「０」を
出力する。データ出力回路８によりテストモードでなけ
れば出力線R5のデータは無視され、テストモードであれ
ば出力線R5のデータとRWD線D13のデータによって出力端
子９に８ビット並列テストの結果が出力される。In the X1 configuration, the 4-bit data output to the RWD lines D9 to D12 is further selected by the selector 3 and output to the RWD line D13. Also, the 8-bit data is input to a match / mismatch detection circuit 5 composed of eight inputs of XNOR, and outputs "1" if the data matches the output line R5 and outputs "0" if the data does not match. If the data output circuit 8 is not in the test mode, the data on the output line R5 is ignored, and if it is in the test mode, the result of the 8-bit parallel test is output to the output terminal 9 by the data on the output line R5 and the data on the RWD line D13. .
［発明が解決しようとする課題］ 上述した従来の半導体メモリは、１ビットデータ出力
構成時と複数ビットデータ出力構成時の複数ビット並列
テスト回路を個々に用いているため、テスト系回路が複
雑になる上データ出力系回路に対し、配線容量等の付加
が増大するという欠点がある。 [Problems to be Solved by the Invention] In the above-described conventional semiconductor memory, a multi-bit parallel test circuit for a 1-bit data output configuration and a multi-bit parallel test circuit for a multi-bit data output configuration are individually used. In addition, there is a disadvantage that the addition of wiring capacitance and the like to the data output system circuit increases.
また、テスト機能が複数ビットの一致，不一致のみを
検出するものであった場合、１ビットデータ出力構成に
比べて複数ビットデータ出力構成では一致，不一致をテ
ストするビット数が少ないため検出能力が低下するとい
う欠点がある。Also, if the test function detects only match / mismatch of a plurality of bits, the number of bits to be tested for match / mismatch is smaller in the multi-bit data output configuration than in the 1-bit data output configuration, so that the detection capability is reduced. There is a disadvantage of doing so.
さらに、上述した複数ビット並列テスト回路を有する
半導体メモリはそのテストにおいてテスト用プログラム
ソフトを１ビットデータ出力構成時と複数ビットデータ
出力構成時に合わせ、２通り作成する必要があるため工
数がかかるという欠点がある。Further, the semiconductor memory having the above-described multi-bit parallel test circuit requires a lot of man-hours because it is necessary to create two types of test program software in the test, in the case of a 1-bit data output configuration and in the case of a multi-bit data output configuration. There is.
［発明の従来技術に対する相違点］ 上述した従来の半導体メモリに対し、本発明は複数ビ
ット並列テスト回路を駆動してテストを行う際に第１の
制御信号により、常に１ビットデータ出力構成でテスト
を行うための回路構成を有するという相違点を有する。[Differences of the Invention from the Prior Art] In contrast to the conventional semiconductor memory described above, the present invention always performs a test with a 1-bit data output configuration by a first control signal when driving a multi-bit parallel test circuit to perform a test. In that it has a circuit configuration for performing
［課題を解決するための手段］ 本願発明の要旨は、外部切換手段によって１ビットデ
ータ出力機能と複数ビットデータ出力機能とが選択的に
切り換えられるメモリ回路と、このメモリ回路について
の複数ビット並列テスト回路と、を有する半導体メモリ
において、テストモードが設定されたときに、前記複数
ビット並列テスト回路の出力を１ビットデータを構成と
する出力構成制御回路を備えたことである。Means for Solving the Problems The gist of the present invention is to provide a memory circuit in which a 1-bit data output function and a multi-bit data output function are selectively switched by an external switching means, and a multi-bit parallel test for the memory circuit. A semiconductor memory having an output configuration control circuit that configures the output of the multi-bit parallel test circuit into 1-bit data when the test mode is set.
［実施例］ 次に本発明について図面を用いて説明する。Example Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の回路ブロック図であ
る。端子BOはボディングやマスクの切換えによってVCC
あるいはGNDに接続される入力端子、信号φＴはテスト
モードに入った時にHighレベル「１」となる第１の制御
信号、Ｓはテストモードに入ったときに常にX1構成とす
るデータ出力構成制御回路、端子Mode1はデータ出力構
成制御信号出力端子である。本実施例の回路は第１表に
示されるロジックを形成するように構成し、テストモー
ドに入ったときは端子BOの接続状態にかかわらず、信号
φＴにより出力端子Mode1は「１」となり、X1構成とな
りテストモードに入らないときは端子BOの接続状態によ
ってX1構成あるいはX4構成となる。FIG. 1 is a circuit block diagram of a first embodiment of the present invention. Terminal BO is connected to VCC by switching the boarding or mask.
Alternatively, an input terminal connected to GND, a signal φT is a first control signal which becomes a high level “1” when entering a test mode, and S is a data output configuration control circuit which always has an X1 configuration when entering a test mode. And a terminal Mode1 is a data output configuration control signal output terminal. The circuit of this embodiment is configured to form the logic shown in Table 1. When the test mode is entered, the output terminal Mode1 becomes "1" by the signal φT regardless of the connection state of the terminal BO, and X1 When the test mode is not entered in the test mode, the X1 or X4 configuration is adopted depending on the connection state of the terminal BO.
第２図は第１図の詳細な一実施例であり、第１表に示
されるロジックを形成するように構成された２入力NOR
回路によるデータ出力構成制御用回路ブロック図であ
る。FIG. 2 is a detailed embodiment of FIG. 1 and is a two-input NOR configured to form the logic shown in Table 1.
FIG. 4 is a circuit block diagram of a data output configuration control circuit.
第３図は本発明の第２の実施例を詳細に説明した回路
ブロック図であり、第２表は第３図の回路ブロックが形
成するロジックを表している。 FIG. 3 is a circuit block diagram illustrating a second embodiment of the present invention in detail, and Table 2 shows logics formed by the circuit blocks of FIG.
テストモードに入ったときLowレベル「０」となる第
２の制御信号▲▼により、端子BOの接続状態にかか
わらず、出力端子Mode1Aは「１」となりX1構成となるよ
う構成された２入力NAND回路によるデータ出力構成制御
用回路ブロック図である。The second control signal ▲ ▼ which becomes Low level “0” when the test mode is entered causes the output terminal Mode1A to become “1” regardless of the connection state of the terminal BO, thereby forming the X1 configuration. FIG. 4 is a circuit block diagram of a data output configuration control circuit.
この実施例では制御回路をNAND回路を用いて構成して
いるため、NOR回路を用いたときと同一速度の回路を構
成する場合において、マスクしう面積が少なくてよいと
いう利点がある。In this embodiment, since the control circuit is configured using a NAND circuit, there is an advantage that the area to be masked can be reduced when a circuit having the same speed as that when using the NOR circuit is configured.
［発明の効果］ 以上説明したように本発明は、複数ビットデータ出力
構成時の複数ビット並列テストにおいて、テストモード
に入った際に１ビットデータ出力構成に切換を行うため
の回路を構成することにより、複数ビットデータ出力構
成時のための複数ビット並列テスト回路を用いる必要が
ないため、テスト系回路の構成が簡単になり、データ出
力系回路に対する付加容量が減少するという効果があ
る。[Effects of the Invention] As described above, in the present invention, a circuit for switching to a 1-bit data output configuration when entering a test mode in a multi-bit parallel test in a multi-bit data output configuration is configured. Accordingly, there is no need to use a multi-bit parallel test circuit for a multi-bit data output configuration, so that the configuration of the test system circuit is simplified and the additional capacity to the data output system circuit is reduced.
また１ビットデータ出力構成で複数ビットの一致，不
一致のみを検出する機能を持つテストを行うと、複数ビ
ットデータ出力構成でテストを行うのに比べて、検出能
力が高いという効果があり、さらにはテスト用プログラ
ムソフトを作成する工数を削減できるという効果があ
る。Further, performing a test having a function of detecting only coincidence or non-coincidence of a plurality of bits with a 1-bit data output configuration has an effect of higher detection capability than performing a test with a multi-bit data output configuration. This has the effect of reducing the number of steps for creating test program software.
第１図は本発明のデータ出力構成制御回路の第１の実施
例を示す回路ブロック図、第２図は第１図の詳細な構成
例を示す回路ブロック図、第３図は本発明の第２の実施
例を示す回路ブロック図であり、第４図は従来のデータ
出力構成制御回路の一例を示す回路ブロック図、第５図
は従来の複数ビット並列テスト回路の一例を示すブロッ
ク図である。 S,SA……データ出力構成制御回路、 BO……第１の入力端子、 φT,▲▼………第1,第２の制御信号、 VCC……第１の電源、 Mode1,Mode1A,Mode2……出力構成制御信号出力端子、 GND……第２の電源、 Ａ……２入力NOR回路、 Ｂ……インバータ回路、 Ｃ……２入力NAND回路、 １……データアンプ、 ２……アドレス信号A0C制御セレクタ、 ３……アドレス信号A10C,A10R制御セレクタ、 ４……X4構成時の一致，不一致検出回路、 ５……X1構成時の一致，不一致検出回路、 ６……X4構成時のデータ出力回路、 ７……X4構成時のデータ出力端子、 ８……X1構成時のデータ出力回路、 ９……X1構成時のデータ出力端子、 S1……メモリセルアレイ、 S2……ロウデコーダ、 S3……カラムデコーダ、 D1〜D13……リードライトデータ線、 R1〜R4……出力線。FIG. 1 is a circuit block diagram showing a first embodiment of a data output configuration control circuit of the present invention, FIG. 2 is a circuit block diagram showing a detailed configuration example of FIG. 1, and FIG. FIG. 4 is a circuit block diagram showing an example of a conventional data output configuration control circuit, and FIG. 5 is a block diagram showing an example of a conventional multi-bit parallel test circuit. . S, SA: Data output configuration control circuit, BO: First input terminal, φT, ▲ ▼: First and second control signals, VCC: First power supply, Mode1, Mode1A, Mode2 ... ... output configuration control signal output terminal, GND ... second power supply, A ... 2-input NOR circuit, B ... inverter circuit, C ... 2-input NAND circuit, 1 ... data amplifier, 2 ... address signal A0C Control selector, 3 ... Address signal A10C, A10R control selector, 4 ... Match / mismatch detection circuit in X4 configuration, 5 ... Match / mismatch detection circuit in X1 configuration, 6 ... Data output circuit in X4 configuration 7 Data output terminal in X4 configuration 8 Data output circuit in X1 configuration 9 Data output terminal in X1 configuration S1 Memory cell array S2 Row decoder S3 Column Decoders, D1 to D13: Read / write data lines, R1 to R4: Output lines.
Claims (1)
機能と複数ビットデータ出力機能とが選択的に切り換え
られるメモリ回路と、 このメモリ回路についての複数ビット並列テスト回路
と、を有する半導体メモリにおいて、 テストモードが設定されたときに、前記複数ビット並列
テスト回路の出力を１ビットデータ構成とする出力構成
制御回路を備えたことを特徴とする半導体メモリ。1. A semiconductor memory comprising: a memory circuit in which a 1-bit data output function and a multi-bit data output function are selectively switched by an external switching means; and a multi-bit parallel test circuit for the memory circuit. A semiconductor memory, comprising: an output configuration control circuit that makes an output of the multi-bit parallel test circuit a 1-bit data configuration when a mode is set.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163525A JP2805853B2 (en) | 1989-06-26 | 1989-06-26 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163525A JP2805853B2 (en) | 1989-06-26 | 1989-06-26 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329199A JPH0329199A (en) | 1991-02-07 |
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ID=15775527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| JP (1) | JP2805853B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2012022750A (en) * | 2010-07-15 | 2012-02-02 | Lapis Semiconductor Co Ltd | Semiconductor memory test circuit |
-
1989
- 1989-06-26 JP JP1163525A patent/JP2805853B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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