JP2804686B2 - Image information processing method and image information processing apparatus - Google Patents
Image information processing method and image information processing apparatusInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明は画像情報処理方法及び画
像処理装置に関し、更に詳しく言えば、デジタルドライ
バによるＬＣＤディスプレイの階調表示を多階調化して
原画像に近い画像表示をするための画像処理方法及び画
像処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image information processing method and an image processing apparatus, and more particularly, to an image display method similar to an original image by increasing the number of gradations of an LCD display by a digital driver. The present invention relates to an image processing method and an image processing device.
【０００２】[0002]
【従来の技術】従来例に係る画像処理方法、とりわけＬ
ＣＤディスプレイの多階調化は、一般に時系列演算処理
と呼ばれている方法、すなわち複数フレームを１つの画
面とみなして画像処理をする（以下この一単位を時系列
情報パターンと称する）方法が知られている。2. Description of the Related Art A conventional image processing method, in particular, L
To increase the number of gradations of a CD display, a method generally called a time-series operation processing, that is, a method of performing image processing while treating a plurality of frames as one screen (hereinafter, one unit is referred to as a time-series information pattern) is used. Are known.
【０００３】以下で、この時系列演算処理（ＦＲＣ）に
ついて図９を参照しながら説明する。ここでは、赤
（Ｒ）一色のみについて説明する。緑、青については赤
と同様の処理をするので、省略する。従来例に係る時系
列演算処理装置は、図５に示すように、ドットカウンタ
（１）、ラインカウンタ（２）、フレームカウンタ
（３）、階調制御回路（４）、セレクタ（５）及び加算
回路（６）から成る。[0003] The time series calculation process (FRC) will be described below with reference to FIG. Here, only one color of red (R) will be described. For green and blue, the same processing as for red is performed, so that the description is omitted. As shown in FIG. 5, a time-series arithmetic processing device according to a conventional example includes a dot counter (1), a line counter (2), a frame counter (3), a gradation control circuit (4), a selector (5), and an adder. It consists of a circuit (6).
【０００４】図５で、Ｈｅは水平同期信号であり、Ｖｅ
は垂直同期信号であり、ＣＫｅはドットクロックであ
る。また、赤色に対応する８ビットの原画像データをＲ
０〜Ｒ７とする。ここで、データを上位６ビットと下位
２ビットに分けて、下位２ビットは追加する４階調に関
するデータとして使用する。８ビットのデータＲ０〜Ｒ
７は、Ｒ７が最上位ビットであって、Ｒ０が最下位ビッ
トである。この上位６ビットＲ２〜Ｒ７は、表１のａ値
に示すように、６４階調を示す０〜６３の値をとる。こ
の６ビットを加算回路（６）に入力し、ｂ値のようにａ
値に１加算した６ビットのデータｒ２〜ｒ７を作成す
る。なお、表１は、ａ値とｂ値とを比較対照した表であ
る。In FIG. 5, He is a horizontal synchronizing signal and Ve
Is a vertical synchronization signal, and CKe is a dot clock. The 8-bit original image data corresponding to red is
0 to R7. Here, the data is divided into upper 6 bits and lower 2 bits, and the lower 2 bits are used as data relating to the added four gradations. 8-bit data R0 to R
In 7, R7 is the most significant bit and R0 is the least significant bit. The upper 6 bits R2 to R7 take values from 0 to 63 indicating 64 gradations, as shown by the a value in Table 1. These 6 bits are input to the addition circuit (6), and a
6-bit data r2 to r7 are generated by adding 1 to the value. Table 1 is a table in which a value and b value are compared and compared.
【０００５】[0005]
【表１】 [Table 1]
【０００６】次に、Ｖｅをフレームカウンタ（３）に入
れ、Ｖｅの２倍の周期の信号Ｖ０と４倍の周期の信号Ｖ
１を作る。Ｖ１，Ｖ０の値によりフレーム番号０〜３を
定め、Ｖｅと共にフレーム番号０〜３を繰り返す。ま
た、フレームカウンタ（３）と同様にＣＫｅをクロック
とするドットカウンタ（１）により、ＣＫｅの２倍の周
期のＣ０、４倍の周期のＣ１を作る。同様にＨｅをクロ
ックとして、ラインカウンタ（２）によりＨ０，Ｈ１を
作る。Next, Ve is input to a frame counter (3), and a signal V0 having a period twice as long as Ve and a signal V4 having a period four times as long as Ve
Make one. Frame numbers 0 to 3 are determined based on the values of V1 and V0, and the frame numbers 0 to 3 are repeated together with Ve. Similarly to the frame counter (3), the dot counter (1) using CKe as a clock generates C0 having a cycle twice as long as CKe and C1 having a cycle four times as long as CKe. Similarly, using He as a clock, H0 and H1 are generated by the line counter (2).
【０００７】階調制御回路（４）では、横４ドット、縦
４ドットの１６ドットを１単位として、４フレームを１
周期とする時系列情報パターンをつくる。次にデータの
下位２ビットＲ０〜Ｒ１による４階調を考え、各階調に
応じた時系列情報パターンを考える。時系列情報パター
ン（１周期：横４ドット×縦４ドット×４フレーム）の
各ドットに、０または１を与え、ドットごとに１周期の
平均値を４階調の階調順となるように定める。この０又
は１の与え方により、フリッカーの低減を図っている。In the gradation control circuit (4), four frames are defined as one unit of 16 dots of 4 horizontal dots and 4 vertical dots.
Create a time series information pattern with a period. Next, consider four gradations based on the lower two bits R0 to R1 of data, and consider a time-series information pattern corresponding to each gradation. 0 or 1 is assigned to each dot of the time-series information pattern (one cycle: 4 horizontal dots × 4 vertical dots × 4 frames), and the average value of one cycle is set in the order of 4 tones for each dot. Determine. By giving 0 or 1, flicker is reduced.
【０００８】この時系列情報パターンをもとに、セレク
タ（５）でａ値とｂ値とを選択するための制御信号（Ｓ
ＴＲ）を作成する。まず、データの下位２ビットＲ０〜
Ｒ１で示される階調に対する時系列情報パターンを選択
する。次に、フレームカウンタ（３）から出力されるＶ
０〜Ｖ１によりフレームを区別する。さらに、ドットカ
ウンタ（１）から出力されるＣ０〜Ｃ１により横方向の
ドットを選び、ラインカウンタ（２）から出力されるＨ
０〜Ｈ１により縦方向のドットを選ぶ。この指定された
１ポイントの値が、制御信号（ＳＴＲ）となる。A control signal (S) for selecting a value a and a value b by the selector (5) based on the time series information pattern
TR). First, the lower two bits R0 to R0 of the data
A time-series information pattern for the gradation indicated by R1 is selected. Next, V output from the frame counter (3)
Frames are distinguished by 0 to V1. Further, horizontal dots are selected based on C0 to C1 output from the dot counter (1), and H is output from the line counter (2).
Select dots in the vertical direction from 0 to H1. The value of the designated one point becomes a control signal (STR).
【０００９】このようにして作成された制御信号（ＳＴ
Ｒ）は、セレクタ（５）を制御し、０でａ値、１でｂ値
を出力する。ここで、指定された１ポイントに注目する
と、制御信号（ＳＴＲ）は、データ下位２ビットＲ０〜
Ｒ１によるデータ番号０〜３とフレーム番号０〜３によ
り、表２に示すように、ａ値又はｂ値を選択出力する。
Ｒ０〜Ｒ１のデータ番号により指定された１ドットにつ
いて、ｂ値はａ値に１加算した値であることより、表２
に示すように、４フレームの平均値は、それぞれデータ
番号０〜３に対して、 ａ ａ＋０．２５ ａ＋０．５ ａ＋０．７５ となる。これは、デジタル値でａ値に相当する階調と、
それより１大きいｂ値に相当する階調との間をさらに４
段階に分割した階調が、平均として表示されることを示
す。また、ここでは赤のみについて説明したが、緑、青
の各色についても同様の処理を行う。なお、以上で表２
は、制御信号（ＳＴＲ）によるデータ番号、フレーム番
号及びその際の輝度の平均値を示した表である。The control signal (ST
R) controls the selector (5) to output an a value at 0 and a b value at 1; Here, paying attention to the designated one point, the control signal (STR) includes the lower two bits of data R0 to R0.
Based on the data numbers 0 to 3 and the frame numbers 0 to 3 according to R1, an a value or a b value is selectively output as shown in Table 2.
For one dot specified by the data numbers of R0 to R1, the b value is a value obtained by adding 1 to the a value.
As shown in (a), the average value of four frames is aa + 0.25a + 0.5a + 0.75 for data numbers 0 to 3, respectively. This is a gray scale corresponding to the a value in digital value,
A further 4 steps between the gray level corresponding to the b value that is one greater than that
It shows that the gradation divided into stages is displayed as an average. Although only red is described here, the same processing is performed for each of green and blue. Table 2
Is a table showing data numbers, frame numbers, and average values of the luminances at that time according to the control signal (STR).
【００１０】以上の時系列演算処理により、各８ビット
データを各６ビットデータに圧縮し、て、多階調化を図
っていた。[0010] By the above-described time-series operation processing, each 8-bit data is compressed into each 6-bit data, thereby achieving multi-gradation.
【００１１】[0011]
【表２】 [Table 2]
【００１２】以上説明してきた時系列演算処理において
は、一時系列情報パターンあたりのフレームの枚数を増
すことでその階調数は増加する。例えば上記の例では、
４フレームを１画面と考えているが、この場合は約４倍
の多階調化が可能になる。In the above-described time-series operation processing, the number of tones increases by increasing the number of frames per temporary-sequence information pattern. For example, in the above example,
Although four frames are considered as one screen, in this case, multi-gradation of about four times is possible.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、上記従
来の時系列演算処理による画像処理方法では、複数フレ
ームを一単位の画像として階調を表現しているので、階
調数を増やすために一単位のフレーム数を多く増やす必
要があり、実際のフレームレート（単位時間あたりのフ
レームの枚数）の低下につながり、画像のフリッカにつ
ながるという問題があった。However, in the conventional image processing method based on the time-series arithmetic processing, the gradation is expressed as a plurality of frames as one unit image. Therefore, it is necessary to increase the number of frames, and this leads to a reduction in the actual frame rate (the number of frames per unit time), which leads to flicker of an image.
【００１４】例えば、ＬＣＤディスプレイには通常１秒
間に６０枚のフレームが表示されるが、例として時系列
演算処理の一単位のフレーム数を１６とすると、多階調
化は著しく図れるが、画像としては１秒間に約３周期の
繰り返しになるので、この程度になると、人間の目にも
判別できるほどのフリッカとして認識される。そのた
め、従来では、時系列情報パターン一単位のフレーム数
は、２枚〜４枚程度しか用意できず、したがって多階調
化も、せいぜい２倍〜４倍程度しか図ることができず、
それ以上の多階調化は困難であった。For example, an LCD display normally displays 60 frames per second. For example, if the number of frames in one unit of the time series operation processing is 16, multi-gradation can be remarkably achieved. Is repeated about three cycles per second, and at this level, it is recognized as a flicker that can be recognized by human eyes. Therefore, conventionally, only about 2 to 4 frames can be prepared for one unit of the time-series information pattern. Therefore, multi-gradation can be achieved only about 2 to 4 times at most.
It was difficult to increase the number of gradations further.
【００１５】[0015]
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、フレーム内
でＰビットの原画像データの処理をし、前記処理結果で
あるＰビットの画像データを複数のフレーム間で処理し
て、Ｌビットの画像表示データを生成することで、フリ
ッカが防止でき、いわゆる擬似輪郭などを防止し、かつ
多階調化が図れ、より原画像に近い画像を得ることが可
能になる画像情報処理方法及び画像情報処理装置を提供
するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional drawbacks, and as shown in FIG. 1, processes P-bit original image data in a frame and obtains the processing result. By processing P-bit image data between a plurality of frames to generate L-bit image display data, flicker can be prevented, so-called false contours can be prevented, and multiple gradations can be achieved. It is an object of the present invention to provide an image information processing method and an image information processing device that enable an image close to an image to be obtained.
【００１６】[0016]
【作 用】本発明に係る画像情報処理方法によれば、図
１に示すように、まずフレーム内でＰビットの原画像デ
ータの処理をしたのちに、処理結果であるＰビットの画
像データを複数のフレーム間で処理して、Ｌビットの画
像表示データを生成している。According to the image information processing method of the present invention, as shown in FIG. 1, first, after processing P-bit original image data in a frame, P-bit image data as a processing result is processed. Processing is performed between a plurality of frames to generate L-bit image display data.
【００１７】このため、各フレーム内の画像情報処理の
影響が各フレームに及ぼされたのちに、フレーム間の画
像情報処理をすることができる。従って、フレーム間の
画像情報処理の際に、フレーム内の処理結果が有効に反
映されるので、フレーム内の画像情報処理（例えば所謂
誤差拡散法）や、フレーム間の画像情報処理（例えば時
系列演算処理法）のみで画像処理していた従来に比し
て、より一層原画像に近い画像を表示することが可能に
なる。For this reason, after the influence of the image information processing in each frame is exerted on each frame, image information processing between frames can be performed. Therefore, during image information processing between frames, the processing result in the frame is effectively reflected, so that image information processing in the frame (for example, so-called error diffusion method) or image information processing between frames (for example, time-series It becomes possible to display an image much closer to the original image than in the conventional case where image processing is performed only by the arithmetic processing method).
【００１８】例えば、第１の例として、（Ｎ−１）番目
のフレームにある第ｎの画素に対応する第ｎの原画像デ
ータと、第ｎの画像表示データとの誤差分である（Ｐ−
Ｌ）ビットの第ｎの誤差データのうち、下位Ｑビット
を、第ｎの画素に隣接する第（ｎ＋１）の画素に対応す
る第（ｎ＋１）の原画像データに加算したのちに、第ｎ
の画素と同一位置の画素であって、Ｎ番目のフレームの
画素である第Ｎの画素に対応する第Ｎの原画像データ
と、第ｎの誤差データの上位（Ｐ−Ｌ−Ｑ）ビットとを
加算処理し、該加算処理の結果であるＰビットのデータ
のうち、上位Ｌビットを第Ｎの画素に対応する第Ｎの画
像表示データとし、残余の下位（Ｐ−Ｌ）ビットのデー
タを第Ｎの画素に対応する第Ｎの誤差データとして保持
している。For example, as a first example, there is an error between the n-th original image data corresponding to the n-th pixel in the (N-1) -th frame and the n-th image display data (P −
After adding the lower Q bits of the (L) bit n-th error data to the (n + 1) -th original image data corresponding to the (n + 1) -th pixel adjacent to the n-th pixel,
And N-th original image data corresponding to the N-th pixel which is a pixel of the N-th frame, and upper (P-L-Q) bits of the n-th error data. Of the P-bit data obtained as a result of the addition processing, the upper L bits are used as the N-th image display data corresponding to the N-th pixel, and the remaining lower (PL) bits of data are used as the N-th image display data. It is stored as Nth error data corresponding to the Nth pixel.
【００１９】このため、ある画素の誤差成分データを隣
接する画素に加算処理するので、隣接する二画素の輝度
の差が小さくなり、位置による画像輝度が平滑化され、
所謂擬似輪郭などを防ぐことが可能になる。また、ある
画素の誤差成分データを次のフレームの同一位置にある
画素に加算処理するので、次のフレームの画素との輝度
の差が小さくなり、時間的な輝度の変化が小さくなる。
よって、画像の安定化が図れる。For this reason, the error component data of a certain pixel is added to an adjacent pixel, so that the difference in luminance between two adjacent pixels is reduced, and the image luminance depending on the position is smoothed.
It is possible to prevent a so-called pseudo contour or the like. Further, since the error component data of a certain pixel is added to the pixel at the same position in the next frame, the difference in luminance from the pixel in the next frame becomes small, and the temporal change in luminance becomes small.
Therefore, the image can be stabilized.
【００２０】さらに、ある画素の誤差成分を隣接する画
素と次のフレームの同一位置にある画素とに各画素の誤
差成分データを順次加算処理することにより、随時各々
の画像輝度が変化していくので、理論上はいくらでも多
階調化を図ることが可能になり、より一層原画像に近い
画像を表示することが可能になる。また、時系列演算処
理のみで処理していた従来例において、時系列情報パタ
ーンの切り換えの際に生じていたフリッカを抑止するこ
とが可能になる。Further, by sequentially adding the error component data of each pixel to the adjacent pixel and the pixel at the same position in the next frame, the error component of a certain pixel is changed as needed. Therefore, it is theoretically possible to increase the number of gradations as much as possible, and it is possible to display an image that is much closer to the original image. Further, in the conventional example in which the processing is performed only by the time-series operation processing, it is possible to suppress the flicker that occurs when the time-series information pattern is switched.
【００２１】さらに、第２の例として、第１の原画像デ
ータと第１の画像表示データとの誤差分である第１の誤
差データを、第１の画素に隣接する第２の画素に対応す
る第２の原画像データに加算した後に、該加算処理の結
果であるＰビットのデータの上位Ｌビットを第２の画素
の画像表示に対応するＬビットの第２の画像表示データ
として用いる誤差拡散法によってフレーム内での画像デ
ータ処理を行い、その後、複数のフレームを一画面単位
として画像情報を処理する時系列演算処理法によって複
数のフレーム間での画像データ処理を行っている。Further, as a second example, first error data, which is an error between the first original image data and the first image display data, is assigned to a second pixel adjacent to the first pixel. After the addition to the second original image data to be performed, the error using the upper L bits of the P-bit data obtained as a result of the addition processing as the L-bit second image display data corresponding to the image display of the second pixel. Image data processing in a frame is performed by a diffusion method, and thereafter, image data processing between a plurality of frames is performed by a time-series operation processing method in which the image information is processed in a plurality of frames as one screen unit.
【００２２】このため、ある画素の誤差成分データを隣
接する画素に加算処理するので、隣接する二画素の輝度
の差が小さくなり、位置による画像輝度が平滑化され、
所謂擬似輪郭などを防ぐことが可能になる。その後、時
系列演算処理を用いてさらなる多階調化を図ることによ
り、時系列演算処理のみで同レベルの多階調化を図って
いた従来に比して、フリッカーを防止でき、より一層原
画像に近い画像を表示することが可能になる。For this reason, the error component data of a certain pixel is added to an adjacent pixel, so that the difference in luminance between two adjacent pixels is reduced, and the image luminance depending on the position is smoothed.
It is possible to prevent a so-called pseudo contour or the like. After that, by using the time-series operation processing to further increase the number of gradations, flicker can be prevented and the originality can be further reduced compared to the conventional case where the same number of gradations is achieved by the time-series operation processing alone. An image close to the image can be displayed.
【００２３】また、本発明に係る画像情報処理装置によ
れば、図２に示すように、第１の情報処理手段と、第２
の情報処理手段とを具備している。例えば、第１の情報
処理手段によって画像表示輝度に係る原画像データがフ
レーム内で処理されて画像データとして出力され、第２
の情報処理手段によって複数のフレーム間で画像データ
が処理されてＬビットの画像表示データが生成される。Further, according to the image information processing apparatus according to the present invention, as shown in FIG.
Information processing means. For example, original image data relating to image display luminance is processed in a frame by the first information processing means and output as image data,
The image data is processed between a plurality of frames by the information processing means to generate L-bit image display data.
【００２４】このため、フレーム内の画像情報処理（例
えば誤差拡散法）や、フレーム間の画像情報処理（例え
ば時系列演算処理法）のみで画像処理していた従来に比
して、フレーム内の処理とフレーム間の処理とを組み合
わせることにより、より一層原画像に近い画像を表示す
ることが可能になる。For this reason, compared to the conventional image processing using only image information processing within a frame (for example, an error diffusion method) or image information processing between frames (for example, a time-series operation processing method), By combining the processing with the processing between frames, an image closer to the original image can be displayed.
【００２５】[0025]
【実施例】以下に本発明に係る画像情報処理装置及び画
像情報処理方法の一実施例を図面を参照しながら詳細に
説明する。 （１）第１の実施例 本発明の第１の実施例に係る画像情報処理装置は、原画
像データを出力する出力部と、ＬＣＤディスプレイを駆
動するＬＣＤドライバとの間に設けられており、６ビッ
トの原画像データを圧縮して、３ビットの画像表示用の
データとして３ビット入力のＬＣＤドライバに出力する
装置である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an image information processing apparatus and an image information processing method according to the present invention will be described below in detail with reference to the drawings. (1) First Embodiment An image information processing apparatus according to a first embodiment of the present invention is provided between an output unit for outputting original image data and an LCD driver for driving an LCD display. This is a device that compresses 6-bit original image data and outputs it to a 3-bit input LCD driver as 3-bit image display data.
【００２６】本発明の第１の実施例に係る画像情報処理
装置は、図３に示すように、フレーム内処理部（１０
Ａ），フレーム間処理部（１０Ｂ）からなる。フレーム
内処理部（１０Ａ）は、第１のラッチ回路（１１），第
１の加算回路（１２），第１のマルチプレクサ（１
３），第２のラッチ回路（１４）及び第３のラッチ回路
（１５）からなり、６ビットの原画像データ（ＳＤ）を
４ビットの内部処理画像データ（ＩＤ）に圧縮してフレ
ーム間処理部（１０Ｂ）に出力するものである。The image information processing apparatus according to the first embodiment of the present invention, as shown in FIG.
A), an inter-frame processing unit (10B). The in-frame processing unit (10A) includes a first latch circuit (11), a first adder circuit (12), and a first multiplexer (1).
3) a second latch circuit (14) and a third latch circuit (15) for compressing 6-bit original image data (SD) into 4-bit internal processing image data (ID) and performing inter-frame processing (10B).
【００２７】最初に、フレーム内処理部（１０Ａ）の各
部の機能について説明する。第１のラッチ回路（１１）
は、自身に入力される６ビットの原画像データ（ＳＤ）
を、ドットクロック（ＤＫ）に同期して、第１の加算回
路（１２）に出力するものである。第１の加算回路（１
２）は、原画像データ（ＳＤ）と、第２のラッチ回路
（１４）から読み出されるフレーム内誤差データ（Ｅ
Ｉ）とを加算して６ビットの補正画像データ（ＨＤ）を
作成し、第１のマルチプレクサ（１３）に出力するもの
である。First, the function of each section of the intra-frame processing section (10A) will be described. First latch circuit (11)
Is 6-bit original image data (SD) input to itself
To the first adder circuit (12) in synchronization with the dot clock (DK). The first addition circuit (1
2) is the original image data (SD) and the in-frame error data (E) read from the second latch circuit (14).
I) to generate 6-bit corrected image data (HD) and output it to the first multiplexer (13).
【００２８】第１のマルチプレクサ（１３）は、入力さ
れる６ビットの補正画像データ（ＨＤ）を上位４ビット
と下位２ビットに分割し、その上位４ビットである内部
処理画像データ（ＩＤ）を第３のラッチ回路（１５）に
出力し、下位２ビットであるフレーム内誤差データ（Ｅ
Ｉ）を、第２のラッチ回路（１４）に出力するものであ
る。The first multiplexer (13) divides the input 6-bit corrected image data (HD) into upper 4 bits and lower 2 bits, and converts the upper 4 bits of the internally processed image data (ID). The data is output to the third latch circuit (15), and the in-frame error data (E
I) is output to the second latch circuit (14).
【００２９】第２のラッチ回路（１４）は、２ビットの
フレーム内誤差データ（ＥＩ）の書込み／読出し処理を
するものであって、水平同期信号（Ｈｅ）によって初期
化され、ドットクロック（ＤＫ）に同期して各画素ごと
のフレーム内誤差データ（ＥＩ）を１画素の間保持す
る。第３のラッチ回路（１５）は、入力される４ビット
の内部処理画像データ（ＩＤ）をフレーム間処理部（１
０Ｂ）の第２の加算回路（１６）に出力するものであ
る。The second latch circuit (14) performs a write / read process of 2-bit error data (EI) in a frame, is initialized by a horizontal synchronizing signal (He), and outputs a dot clock (DK). ), The in-frame error data (EI) for each pixel is held for one pixel. The third latch circuit (15) converts the input 4-bit internal processing image data (ID) into an inter-frame processing unit (1).
0B) to the second adder circuit (16).
【００３０】次に、フレーム間処理部（１０Ｂ）につい
て説明する。フレーム間処理部（１０Ｂ）は、第２の加
算回路（１６），第２のマルチプレクサ（１７），誤差
データフレームメモリ（１８）及び第４のラッチ回路
（１９）からなり、入力される４ビットの内部処理画像
データ（ＩＤ）を３ビットの画像表示データ（ＧＤ）と
して出力するものである。Next, the inter-frame processing section (10B) will be described. The inter-frame processing unit (10B) includes a second adder (16), a second multiplexer (17), an error data frame memory (18), and a fourth latch circuit (19). Is output as 3-bit image display data (GD).
【００３１】第２の加算回路（１６）は、４ビットの内
部処理画像データ（ＩＤ）と、誤差データフレームメモ
リ（１８）から読みだされる１ビットのフレーム間誤差
データ（ＥＢ）を加算して、その結果である４ビットの
補正データ（ＪＤ）を第２のマルチプレクサ（１７）に
出力するものである。第２のマルチプレクサ（１７）
は、第２の加算回路（１６）から入力される４ビットの
補正データ（ＪＤ）を上位３ビットと下位１ビットとに
分割し、その上位３ビットである画像表示データ（Ｇ
Ｄ）を第４のラッチ回路（１９）に出力し、補正データ
（ＪＤ）の下位１ビットであるフレーム間誤差データ
（ＥＢ）を、誤差データフレームメモリ（１８）に書き
込むものである。The second addition circuit (16) adds the 4-bit internal processing image data (ID) and the 1-bit inter-frame error data (EB) read from the error data frame memory (18). Then, the resulting 4-bit correction data (JD) is output to the second multiplexer (17). Second multiplexer (17)
Divides the 4-bit correction data (JD) input from the second addition circuit (16) into upper 3 bits and lower 1 bits, and displays the upper 3 bits of the image display data (G
D) to the fourth latch circuit (19), and writes the inter-frame error data (EB), which is the lower 1 bit of the correction data (JD), to the error data frame memory (18).
【００３２】誤差データフレームメモリ（１８）は、補
正データ（ＪＤ）の下位１ビットであるフレーム間誤差
データ（ＥＢ）の書込み／読出し処理をするものであっ
て、各フレームごとのフレーム間誤差データ（ＥＢ）を
１フレーム期間保持する。第４のラッチ回路（１９）
は、第２のマルチプレクサ（１７）から入力される画像
表示データ（ＧＤ）を一旦保持し、ドットクロック（Ｄ
Ｋ）に基づいて不図示の外部のＬＣＤドライバに出力す
るための回路である。The error data frame memory (18) is for writing / reading the inter-frame error data (EB), which is the lower 1 bit of the correction data (JD), and stores the inter-frame error data for each frame. (EB) is held for one frame period. Fourth latch circuit (19)
Temporarily holds the image display data (GD) input from the second multiplexer (17), and stores the dot clock (D
This is a circuit for outputting to an external LCD driver (not shown) based on K).
【００３３】以上説明したように、本発明の第１の実施
例に係る画像情報処理装置によれば、フレーム内処理部
（１０Ａ）によって、あるフレーム内の画素に隣接する
画素の原画像データ（ＳＤ）にフレーム内誤差データ
（ＥＩ）が加算されて分割されることによって４ビット
の内部処理画像データ（ＩＤ）が生成されてフレーム間
処理部（１０Ｂ）に出力される、いわゆる誤差拡散法が
なされ、該フレーム間処理部（１０Ｂ）によって、ある
フレームの次のフレーム内にあって、同一位置の画素の
内部処理画像データ（ＩＤ）に、直前のフレームのフレ
ーム間誤差データ（ＥＢ）が加算処理され、生成された
４ビットの補正データ（ＪＤ）の下位１ビットが次のフ
レームに加算処理するためのフレーム間誤差データ（Ｅ
Ｂ）として保持され、上位３ビットが画像表示データ
（ＧＤ）として外部に出力される。As described above, according to the image information processing apparatus according to the first embodiment of the present invention, the in-frame processing section (10A) uses the original image data of the pixels adjacent to the pixels in a certain frame (10A). SD) is added to the intra-frame error data (EI) to generate a 4-bit internally processed image data (ID), which is output to the inter-frame processing unit (10B). The inter-frame processing unit (10B) adds the inter-frame error data (EB) of the immediately preceding frame to the internal processing image data (ID) of the pixel at the same position in the next frame of the certain frame. The low-order 1 bit of the processed and generated 4-bit correction data (JD) is used to add inter-frame error data (E
B), and the upper 3 bits are output to the outside as image display data (GD).
【００３４】このため、フレーム内の画像情報処理をし
たのちにフレーム間の画像情報処理をすることができ
る。これにより、各フレーム内の画像情報処理の影響が
各フレームに及ぼされたのちに、フレーム間の画像情報
処理をすることができる。従って、フレーム間の画像情
報処理の際に、フレーム内の処理結果が有効に反映され
るので、フレーム内の画像情報処理（例えば所謂誤差拡
散法）や、フレーム間の画像情報処理（例えば時系列演
算処理法）のみで画像処理していた従来に比して、より
一層原画像に近い画像を表示することが可能になる。For this reason, it is possible to perform image information processing between frames after image information processing within a frame. Thus, after the influence of the image information processing in each frame is exerted on each frame, image information processing between frames can be performed. Therefore, during image information processing between frames, the processing result in the frame is effectively reflected, so that image information processing in the frame (for example, so-called error diffusion method) or image information processing between frames (for example, time-series It becomes possible to display an image much closer to the original image than in the conventional case where image processing is performed only by the arithmetic processing method).
【００３５】以下で、本発明の第１の実施例に係る画像
情報処理方法について、当該装置の動作を補足しながら
説明する。図４，図５は、本実施例に係る画像情報処理
方法を説明するフローチャートである。なお、以下で、
第Ｎのフレームの第ｎの画素を、第〔Ｎ，ｎ〕の画素と
定義する。Hereinafter, the image information processing method according to the first embodiment of the present invention will be described while supplementing the operation of the apparatus. 4 and 5 are flowcharts illustrating the image information processing method according to the present embodiment. In the following,
The n-th pixel of the N-th frame is defined as the [N, n] -th pixel.
【００３６】まず、図４のフローチャートのステップＰ
１で、第１のフレームの第１の画素である第〔１，１〕
の画素に対応する６ビットのデータである第〔１，１〕
の原画像データ（ＳＤ）の上位４ビットをとって第
〔１，１〕の画素に対応する第〔１，１〕の内部画像処
理データ（ＩＤ）とし、第〔１，１〕の原画像データ
（ＳＤ）の下位２ビットは第〔１，１〕の画素に対応す
る第〔１，１〕のフレーム内誤差データとして保持す
る。First, step P in the flowchart of FIG.
1, [1, 1] which is the first pixel of the first frame.
[1, 1] which is 6-bit data corresponding to the pixel
The upper four bits of the original image data (SD) are taken as [1,1] internal image processing data (ID) corresponding to the [1,1] pixel, and the [1,1] original image data The lower two bits of the data (SD) are held as the [1,1] intra-frame error data corresponding to the [1,1] pixel.
【００３７】このとき、第〔１，１〕の原画像データは
第１のラッチ回路（１１）を介して第１の加算回路（１
２）に入力され、そのまま第１のマルチプレクサ（１
３）に出力される。第１のマルチプレクサ（１３）によ
って第〔１，１〕の原画像データは上位４ビットと下位
２ビットに分割され、上位４ビットは第〔１，１〕の内
部画像処理データ（ＩＤ）とされて第３のラッチ回路
（１５）に出力され、下位２ビットは第〔１，１〕のフ
レーム内誤差データ（ＥＩ）として第２のラッチ回路
（１４）に出力され、保持される。At this time, the [1,1] -th original image data is supplied to the first adder circuit (1) via the first latch circuit (11).
2) and input to the first multiplexer (1
Output to 3). The first multiplexer (13) divides the [1,1] original image data into upper 4 bits and lower 2 bits, and the upper 4 bits are used as [1,1] internal image processing data (ID). The lower two bits are output to the second latch circuit (14) as the [1,1] -th intra-frame error data (EI) and held there.
【００３８】次に、ステップＰ２で、第〔１，１〕の内
部画像処理データ（ＩＤ）の上位３ビットを第〔１，
１〕の画素に対応する第〔１，１〕の画像表示データ
（ＧＤ）とし、下位１ビットを第〔１，１〕の画素に対
応する第〔１，１〕のフレーム間誤差データ（ＥＢ）と
する。このとき、第３のラッチ回路（１５）から出力さ
れる４ビットの第〔１，１〕の内部画像処理データ（Ｉ
Ｄ）が、第２の加算回路（１６）を介して第２のマルチ
プレクサ（１７）に出力され、そのうち上位３ビットが
第〔１，１〕の画像表示データとして第４のラッチ回路
（１９）を介して不図示のＬＣＤドライバに出力され、
下位１ビットが第〔１，１〕のフレーム間誤差データ
（ＥＢ）として誤差データフレームメモリ（１８）に出
力され、保持される。Next, in step P2, the upper three bits of the [1, 1] -th internal image processing data (ID) are changed to the [1, 1].
[1] image display data (GD) corresponding to the pixel [1], and the lower 1 bit is the [1,1] inter-frame error data (EB) corresponding to the pixel [1,1]. ). At this time, the 4-bit [1, 1] internal image processing data (I) output from the third latch circuit (15) is output.
D) is output to the second multiplexer (17) via the second adder circuit (16), and the upper three bits of which are output as the [1,1] image display data in the fourth latch circuit (19). Is output to an LCD driver (not shown) via
The lower one bit is output to and held by the error data frame memory (18) as the [1, 1] -th inter-frame error data (EB).
【００３９】次いで、ステップＰ３で、ｎ＝２という初
期条件の設定処理をする。次に、ステップＰ４で、第１
のフレームの第ｎの画素である第〔１，ｎ〕の画素に対
応する６ビットの第〔１，ｎ〕の原画像データ（ＳＤ）
と、第〔１，ｎ−１〕のフレームに対応する第〔１，ｎ
−１〕のフレーム内誤差データとを加算処理して、第
〔１，ｎ〕の画素に対応する第〔１，ｎ〕の内部画像処
理データ（ＩＤ）と、第〔１，ｎ〕のフレーム内誤差デ
ータ（ＥＩ）とを生成する。Next, in step P3, a process of setting an initial condition of n = 2 is performed. Next, in step P4, the first
6-bit [1, n] original image data (SD) corresponding to the [1, n] pixel that is the n-th pixel of the frame
And the [1, n] frame corresponding to the [1, n-1] frame
-1] and the [1, n] internal image processing data (ID) corresponding to the [1, n] pixel and the [1, n] frame And internal error data (EI).
【００４０】このとき、第〔１，ｎ〕の原画像データは
第１のラッチ回路（１１）を介して第１の加算回路（１
２）に入力される。一方、第２のラッチ回路（１４）か
ら、第〔１，ｎ−１〕のフレーム間誤差データがドット
クロック（ＤＫ）に基づいて読み出される。第１の加算
回路（１２）によって、両者が加算処理され、６ビット
のデータである第〔１，ｎ〕の補正画像データ（ＨＤ）
が生成され、第１のマルチプレクサ（１３）に出力され
る。第１のマルチプレクサ（１３）によって第〔１，
ｎ〕の補正画像データ（ＨＤ）は上位４ビットと下位２
ビットに分割され、上位４ビットは第〔１，ｎ〕の内部
画像処理データ（ＩＤ）とされて第３のラッチ回路（１
５）に出力され、下位２ビットは第〔１，ｎ〕のフレー
ム内誤差データとして第２のラッチ回路（１４）に出力
され、保持される。At this time, the [1, n] -th original image data is supplied to the first adder circuit (1) via the first latch circuit (11).
Input to 2). On the other hand, the [1, n-1] -th inter-frame error data is read from the second latch circuit (14) based on the dot clock (DK). The first adder circuit (12) performs an addition process on the two, and the [1, n] -th corrected image data (HD), which is 6-bit data.
Is generated and output to the first multiplexer (13). The first [1, 1]
n] of the corrected image data (HD)
And the upper 4 bits are used as the [1, n] -th internal image processing data (ID), and the third latch circuit (1
5), and the lower 2 bits are output to the second latch circuit (14) as the [1, n] -th intra-frame error data and held.
【００４１】なお、第１の加算回路（１２）の加算処理
による桁上げが起こると、第１の加算回路（１２）から
出力されるデータが“００００ＸＸ”となり、本来の画
像データと異なった値になるので、このような場合に
は、加算器（１２）から出力されるキャリ信号に基づい
て、マルチプレクサ（１３）から６ビットの“１１１１
１１”が出力される。When a carry occurs due to the addition processing of the first addition circuit (12), the data output from the first addition circuit (12) becomes "0000XX", which is a value different from the original image data. In such a case, the 6-bit “1111” is output from the multiplexer (13) based on the carry signal output from the adder (12).
11 "is output.
【００４２】最初は、初期条件によりｎ＝２なので、こ
のステップＰ４では、第〔１，２〕の画素に対応する原
画像データが入力され、第〔１，２〕の画素に対応する
内部画像処理データ（ＩＤ）及びフレーム内誤差データ
が生成されることになる。次いで、ステップＰ５で、第
〔１，ｎ〕の内部画像処理データ（ＩＤ）の上位３ビッ
トをとって、第〔１，ｎ〕の画素に対応する第〔１，
ｎ〕の画像表示データとし、下位１ビットをとって第
〔１，ｎ〕の画素に対応する第〔１，ｎ〕のフレーム間
誤差データとする。At first, since n = 2 due to the initial condition, in this step P4, the original image data corresponding to the [1,2] pixel is input and the internal image data corresponding to the [1,2] pixel is input. Processing data (ID) and intra-frame error data are generated. Next, in step P5, the upper three bits of the [1, n] -th internal image processing data (ID) are taken, and the first [1, n] pixel corresponding to the [1, n] -th pixel is obtained.
n] image display data, and the lower one bit is taken to be [1, n] inter-frame error data corresponding to the [1, n] pixel.
【００４３】このとき、第３のラッチ回路（１５）から
出力された第〔１，ｎ〕の内部画像処理データ（ＩＤ）
が第２の加算回路（１６）を介して第２のマルチプレク
サ（１７）に入力される。該第２のマルチプレクサ（１
７）によって第〔１，ｎ〕の内部画像処理データ（Ｉ
Ｄ）の上位３ビットが第〔１，ｎ〕の画像表示データと
して第４のラッチ回路（１９）を介して不図示のＬＣＤ
ドライバに出力され、下位１ビットが第〔１，ｎ〕のフ
レーム間誤差データとして誤差データフレームメモリ
（１８）に出力され、保持される。At this time, the [1, n] -th internal image processing data (ID) output from the third latch circuit (15)
Is input to the second multiplexer (17) via the second addition circuit (16). The second multiplexer (1
7), the [1, n] -th internal image processing data (I
The upper 3 bits of D) serve as [1, n] -th image display data via a fourth latch circuit (19) and an LCD (not shown).
The data is output to the driver, and the lower one bit is output to the error data frame memory (18) as the [1, n] -th inter-frame error data and held.
【００４４】最初は、初期条件によりｎ＝２なので、こ
のステップＰ５では、第〔１，２〕の画像表示データ
と、第〔１，２〕のフレーム間誤差データ（ＥＢ）が生
成されることになる。次に、ステップＰ６で、ｎに１を
加算処理する。次いで、ステップＰ７で、第１フレーム
の処理が終了したかどうかの判定処理を行う。第１フレ
ームの処理が終了した場合（Ｙｅｓ）は、ステップＰ６
に移行し、終了していない場合（Ｎｏ）は、ステップＰ
４に戻って再度ステップＰ４，Ｐ５の処理を繰り返す。Initially, since n = 2 due to the initial condition, in this step P5, the [1,2] th image display data and the [1,2] inter-frame error data (EB) are generated. become. Next, in step P6, 1 is added to n. Next, in step P7, a process of determining whether or not the process of the first frame has been completed is performed. If the processing of the first frame has been completed (Yes), step P6
If the processing has not been completed (No), step P
4, and the processes of steps P4 and P5 are repeated.
【００４５】こうして上記処理を繰り返すことで、第
〔１，３〕の画素、第〔１，４〕の画素、…、第〔１，
ｎ〕の画素…と処理することができ、第１フレームの全
画素の画像表示データ、フレーム内誤差データ及びフレ
ーム間誤差データが得られる。この間、フレーム内処理
部（１０Ａ）は所謂誤差拡散法を行っており、フレーム
間処理部（１０Ｂ）は以降のフレーム間処理に用いるた
めの各画素に対応するフレーム間誤差データの取得処理
のみを行っている。By repeating the above processing, the [1,3] pixel, the [1,4] pixel,.
n] pixels..., and image display data, intra-frame error data, and inter-frame error data of all the pixels of the first frame are obtained. During this time, the intra-frame processing unit (10A) performs a so-called error diffusion method, and the inter-frame processing unit (10B) performs only the process of acquiring the inter-frame error data corresponding to each pixel to be used for the subsequent inter-frame processing. Is going.
【００４６】次に、図５のフローチャートのステップＰ
８で、Ｎ＝２，ｎ＝１という、フレーム及び画素の初期
条件設定処理をする。よってこれ以降の処理は、２番目
のフレーム以降の処理である。次いで、ステップＰ９
で、第〔Ｎ，ｎ〕の画素に対応する６ビットのデータで
ある第〔Ｎ，ｎ〕の原画像データ（ＳＤ）と、第〔Ｎ，
ｎ−１〕のフレーム内誤差データとを加算処理してのち
に、第〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）と、第
〔Ｎ，ｎ〕のフレーム内誤差データ（ＥＩ）を生成す
る。Next, step P in the flowchart of FIG.
In step 8, an initial condition setting process for frames and pixels, where N = 2 and n = 1, is performed. Therefore, the subsequent processing is the processing after the second frame. Then, Step P9
Thus, the [N, n] original image data (SD), which is 6-bit data corresponding to the [N, n] pixel, and the [N, n] pixel
After adding the (n-1) -th intra-frame error data, the [N, n] -th internal image processing data (ID) and the [N, n] -th intra-frame error data (EI) are generated. I do.
【００４７】このとき、第〔Ｎ，ｎ〕の原画像データ
（ＳＤ）は第１のラッチ回路（１１）を介して第１の加
算回路（１２）に入力される。一方、第２のラッチ回路
（１４）から、第〔Ｎ，ｎ−１〕のフレーム内誤差デー
タ（ＥＩ）がドットクロック（ＤＫ）に基づいて読み出
される。第１の加算回路（１２）によって、両者が加算
処理され、６ビットの第〔Ｎ，ｎ〕の補正画像データが
生成され、第１のマルチプレクサ（１３）に出力され
る。第１のマルチプレクサ（１３）によって第〔Ｎ，
ｎ〕の補正画像データは上位４ビットと下位２ビットに
分割され、上位４ビットは第〔Ｎ，ｎ〕の内部画像処理
データ（ＩＤ）とされて第３のラッチ回路（１５）に出
力され、下位２ビットは第〔Ｎ，ｎ〕のフレーム内誤差
データ（ＥＩ）として第２のラッチ回路（１４）に出力
され、保持される。At this time, the [N, n] -th original image data (SD) is input to the first adder circuit (12) via the first latch circuit (11). On the other hand, the [N, n-1] th intra-frame error data (EI) is read out from the second latch circuit (14) based on the dot clock (DK). The first adder circuit (12) adds the two, and generates 6-bit [N, n] corrected image data, which is output to the first multiplexer (13). [N,
n] of the corrected image data is divided into upper 4 bits and lower 2 bits, and the upper 4 bits are output as the [N, n] -th internal image processing data (ID) to the third latch circuit (15). , And the lower two bits are output to the second latch circuit (14) as the [N, n] -th intra-frame error data (EI) and held.
【００４８】なお、第１の加算回路（１２）の加算処理
による桁上げの結果、第１の加算回路（１２）から出力
されるデータが“００００ＸＸ”となる本来の画像デー
タと異なった値となるので、このような場合には、第１
の加算回路（１２）から出力されるキャリ信号に基づい
て、第１のマルチプレクサ（１３）から６ビットの“１
１１１１１”が出力される。 最初は、初期条件により
Ｎ＝２、ｎ＝１なので、第〔２，１〕の画素に対応する
原画像データが入力され、第〔２，１〕の画素に対応す
る内部画像処理データ（ＩＤ）及びフレーム内誤差デー
タ（ＥＩ）が生成されることになる。As a result of the carry by the addition processing of the first addition circuit (12), the data output from the first addition circuit (12) has a value different from the original image data of "0000XX". In such a case, the first
The first multiplexer (13) outputs a 6-bit “1”
Initially, N = 2 and n = 1 according to the initial condition, so that the original image data corresponding to the [2,1] pixel is input and corresponding to the [2,1] pixel. The internal image processing data (ID) and the intra-frame error data (EI) are generated.
【００４９】次いで、ステップＰ１０で、第〔Ｎ，ｎ〕
の内部画像処理データ（ＩＤ）と、第〔Ｎ−１，ｎ〕の
フレーム間誤差データ（ＥＢ）とを加算処理し、第
〔Ｎ，ｎ〕の画素に対応する第〔Ｎ，ｎ〕の画像表示デ
ータと、第〔Ｎ，ｎ〕のフレーム間誤差データ（ＥＢ）
を生成する。このとき、第３のラッチ回路（１５）から
出力された４ビットの第〔Ｎ，ｎ〕の内部画像処理デー
タ（ＩＤ）が第２の加算回路（１６）に入力され、同時
に誤差データフレームメモリ（１８）から、１ビットの
第〔Ｎ−１，ｎ〕のフレーム間誤差データ（ＥＢ）が読
みだされて第２の加算回路（１６）に入力される。該第
２の加算回路（１６）によって第〔Ｎ，ｎ〕の内部画像
処理データ（ＩＤ）と、第〔Ｎ−１，ｎ〕のフレーム間
誤差データ（ＥＢ）とが加算処理され、４ビットの第
〔Ｎ，ｎ〕の補正データ（ＪＤ）が生成されて第２のマ
ルチプレクサ（１７）に出力される。Next, at step P10, the [N, n]
Of the (N−1, n) -th inter-frame error data (EB) and the [N, n] -th pixel corresponding to the [N, n] -th pixel Image display data and [N, n] -th inter-frame error data (EB)
Generate At this time, the 4-bit [N, n] internal image processing data (ID) output from the third latch circuit (15) is input to the second adder circuit (16), and simultaneously the error data frame memory From (18), one-bit [N−1, n] inter-frame error data (EB) is read out and input to the second adder circuit (16). The second addition circuit (16) adds the [N, n] -th internal image processing data (ID) and the [N-1, n] -th inter-frame error data (EB), and outputs 4 bits. The (N, n) th correction data (JD) is generated and output to the second multiplexer (17).
【００５０】該第２のマルチプレクサ（１７）によって
４ビットの第〔Ｎ，ｎ〕の補正データ（ＪＤ）の上位３
ビットが第〔Ｎ，ｎ〕の画像表示データとして第４のラ
ッチ回路（１９）を介して不図示のＬＣＤドライバに出
力され、下位１ビットが第〔Ｎ，ｎ〕のフレーム間誤差
データとして誤差データフレームメモリ（１８）に出力
され、保持される。The second multiplexer (17) sets the upper 3 bits of the 4-bit [N, n] correction data (JD).
The bit is output to the LCD driver (not shown) via the fourth latch circuit (19) as the [N, n] -th image display data, and the lower one bit is output as the [N, n] -th inter-frame error data. The data is output to and held in the data frame memory (18).
【００５１】なお、このステップＰ１０において、第２
の加算回路（１６）の加算処理による桁上げの結果、第
２の加算回路（１６）から出力されるデータが“０００
Ｘ”となると本来の画像データと異なった値となるの
で、このような場合には、第２の加算回路（１６）から
出力されるキャリ信号に基づいて、第２のマルチプレク
サ（１７）から４ビットの“１１１１”が出力される。In this step P10, the second
As a result of the carry by the addition processing of the addition circuit (16), the data output from the second addition circuit (16) is "000".
X "becomes a value different from the original image data. In such a case, the second multiplexer (17) outputs a signal from the second multiplexer (17) based on the carry signal output from the second addition circuit (16). The bit “1111” is output.
【００５２】次に、ステップＰ１１で、ｎに１を加算処
理する。次いで、ステップＰ１２で、第Ｎフレームの処
理が終了したかどうかの判定処理を行う。第Ｎフレーム
の処理が終了した場合（Ｙｅｓ）は、ステップＰ１３に
移行し、終了していない場合（Ｎｏ）は、ステップＰ９
に戻って再度ステップＰ９〜Ｐ１１の処理を繰り返す。Next, at step P11, 1 is added to n. Next, in Step P12, a process of determining whether or not the process of the N-th frame has been completed is performed. If the processing of the N-th frame has been completed (Yes), the process proceeds to Step P13, and if not completed (No), the process proceeds to Step P9.
And the processing of steps P9 to P11 is repeated again.
【００５３】次に、ステップＰ１４で終了確認処理を行
い、全ての処理が終了した場合（Ｙｅｓ）は終了し、ま
だ全ての処理が終了していない場合（Ｎｏ）は、ステッ
プＰ９に戻って再度上記処理を繰り返す。こうして上記
処理を繰り返すことで、第〔２，１〕の画素、第〔２，
２〕の画素、…、第〔２，ｎ〕の画素…の処理が終わ
る。同様にして第〔３，１〕の画素、第〔３，２〕の画
素、第〔３，ｎ〕の画素…、第〔Ｎ，１〕の画素、第
〔Ｎ，２〕の画素…、第〔Ｎ，ｎ〕の画素…、と順次各
画素を処理することができ、２番目以降の全フレームに
ついての画像情報処理ができる。この間、フレーム内処
理部（１０Ａ）は所謂誤差拡散法を行っており、フレー
ム間処理部（１０Ｂ）は各画素に対応するフレーム間誤
差データを、次にフレームの画素であって、その画素と
同一位置の画素の内部画像処理データに加算処理してい
る。Next, in step P14, an end confirmation process is performed. If all the processes have been completed (Yes), the process ends. If all the processes have not been completed yet (No), the process returns to step P9 and again. The above process is repeated. By repeating the above processing, the [2,1] pixel, [2,1]
The processing of the pixel [2],..., The [2, n] pixel. Similarly, the [3,1] pixel, the [3,2] pixel, the [3, n] pixel ..., the [N, 1] pixel, the [N, 2] pixel ..., Each pixel can be processed sequentially in the order of the [N, n] pixel..., And image information processing can be performed for all the second and subsequent frames. During this time, the intra-frame processing unit (10A) performs a so-called error diffusion method, and the inter-frame processing unit (10B) outputs the inter-frame error data corresponding to each pixel to the next pixel of the frame. The addition processing is performed on the internal image processing data of the pixel at the same position.
【００５４】以上説明したように、本発明の第１の実施
例に係る画像情報処理方法によれば、ある画素のフレー
ム内誤差データ（ＥＩ）と、隣接する画素の原画像デー
タ（ＳＤ）とを加算処理して、画像表示データ（ＧＤ）
の基になる内部画像処理データ（ＩＤ）を生成するの
で、隣接する二画素（例えば第〔３，１〕の画素と第
〔３，２〕の画素）の画像表示輝度の差が小さくなり、
位置による画像輝度が平滑化され、所謂擬似輪郭などを
防ぐことが可能になる。As described above, according to the image information processing method according to the first embodiment of the present invention, the intra-frame error data (EI) of a certain pixel and the original image data (SD) of an adjacent pixel are To the image display data (GD)
Is generated, the difference between the image display luminances of two adjacent pixels (for example, the [3,1] pixel and the [3,2] pixel) becomes small,
The image brightness according to the position is smoothed, so that a so-called pseudo contour or the like can be prevented.
【００５５】その後、ある画素のフレーム間誤差データ
（ＥＢ）と、次のフレームの画素であって、その画素と
同一位置の画素の内部画像処理データ（ＩＤ）とを加算
処理して画像表示データ（ＧＤ）を生成するので、次の
フレームの画素との輝度の差が小さくなり、時間的な輝
度の変化が小さくなる。よって、画像の安定化が図れ
る。Thereafter, the inter-frame error data (EB) of a certain pixel and the internal image processing data (ID) of the pixel of the next frame, which is located at the same position as the pixel, are added to obtain image display data. Since (GD) is generated, the difference between the luminance of the pixel of the next frame and the luminance of the next frame is reduced, and the change in luminance over time is reduced. Therefore, the image can be stabilized.
【００５６】さらに、ある画素の誤差成分を隣接する画
素と次のフレームの同一位置にある画素とに各画素の誤
差成分データを順次加算処理することにより、随時各々
の画像輝度が変化していくので、誤差成分データのビッ
ト数を増やせば、理論場はいくらでも多階調化を図るこ
とが可能になり、より一層原画像に近い画像を表示する
ことが可能になる。Further, by sequentially adding the error component data of each pixel to the adjacent pixel and the pixel located at the same position in the next frame, the error component of each pixel is sequentially changed, so that the brightness of each image changes as needed. Therefore, if the number of bits of the error component data is increased, it is possible to increase the number of gradations in the theoretical field as much as possible, and it is possible to display an image much closer to the original image.
【００５７】また、時系列演算処理のみで処理していた
従来例において、時系列情報パターンの切り換えの際に
生じていたフリッカを抑止することが可能になる。 （２）第２の実施例 以下で、本発明の第２の実施例に係る画像情報処理方法
及び画像情報処理装置について図６〜図８を参照しなが
ら説明する。なお、本発明の第１の実施例や、従来例と
共通する部分については、重複するので省略する。Further, in the conventional example in which the processing is performed only by the time-series operation processing, it is possible to suppress the flicker occurring when the time-series information pattern is switched. (2) Second Embodiment Hereinafter, an image information processing method and an image information processing apparatus according to a second embodiment of the present invention will be described with reference to FIGS. Note that portions common to the first embodiment of the present invention and the conventional example are omitted because they are duplicated.
【００５８】本発明の第２の実施例に係る画像情報処理
装置は、第１の実施例の画像情報処理装置と同様に、原
画像データを出力する出力部と、ＬＣＤディスプレイを
駆動するＬＣＤドライバとの間に設けられており、６ビ
ットの原画像データを圧縮して、３ビットの画像表示用
のデータとして３ビット入力のＬＣＤドライバに出力す
る装置である。The image information processing apparatus according to the second embodiment of the present invention, like the image information processing apparatus of the first embodiment, has an output section for outputting original image data, and an LCD driver for driving an LCD display. Is a device that compresses 6-bit original image data and outputs it as 3-bit image display data to a 3-bit input LCD driver.
【００５９】本発明の一実施例に係る画像情報処理装置
は、図６に示すように、フレーム内処理部（２０Ａ），
フレーム間処理部（２０Ｂ）からなる。フレーム内処理
部（２０Ａ）は、第１のラッチ回路（２１），第１の加
算回路（２２），第１のマルチプレクサ（２３），第２
のラッチ回路（２４）及び第３のラッチ回路（２５）か
らなり、６ビットの原画像データ（ＳＤ）を５ビットの
内部処理画像データ（ＩＤ）に圧縮してフレーム間処理
部（２０Ｂ）に出力する、いわゆる誤差拡散法を行うも
のである。各部の機能については、第１の実施例と全く
同様なので省略する。As shown in FIG. 6, the image information processing apparatus according to one embodiment of the present invention comprises an in-frame processing unit (20A),
It consists of an inter-frame processing unit (20B). The in-frame processing unit (20A) includes a first latch circuit (21), a first adder circuit (22), a first multiplexer (23),
, And compresses the 6-bit original image data (SD) into 5-bit internal processing image data (ID) and sends it to the inter-frame processing unit (20B). The output is performed by a so-called error diffusion method. The function of each unit is exactly the same as in the first embodiment, and a description thereof will be omitted.
【００６０】フレーム間処理部（２０Ｂ）は、第２の加
算回路（２６）、階調制御回路（２７），セレクタ（２
８）及びフレームカウンタ（２９）からなり、時系列演
算処理によって、５ビットの内部処理画像データ（Ｉ
Ｄ）を用いて、３ビットの画像表示データ（ＧＤ）を出
力するためのものである。第２の加算回路（２６）は、
第３のラッチ回路（２５）から出力される５ビットの内
部画像処理データ（ＩＤ）の上位３ビットのデータに、
１を加算処理するものである。The inter-frame processing section (20B) includes a second addition circuit (26), a gradation control circuit (27), and a selector (2
8) and a frame counter (29). The time-series arithmetic processing performs 5-bit internal processing image data (I
D) to output 3-bit image display data (GD). The second addition circuit (26)
The upper 3 bits of the 5-bit internal image processing data (ID) output from the third latch circuit (25) include:
1 is added.
【００６１】階調制御回路（２７）は、第３のラッチ回
路（２５）から出力される５ビットの内部画像処理デー
タ（ＩＤ）の下位２ビットのデータと、フレームカウン
タ（２９）から出力されるフレーム番号に基づいて、セ
レクタ（２８）の出力を制御する制御信号（ＳＴＲ）を
作成するものである。セレクタ（２８）は、制御信号
（ＳＴＲ）に基づいて、内部画像処理データ（ＩＤ）の
上位３ビットのデータ若しくはそれに１を加算したデー
タの何れかを選択出力するものである。The gradation control circuit (27) outputs the lower two bits of the 5-bit internal image processing data (ID) output from the third latch circuit (25) and the frame counter (29). A control signal (STR) for controlling the output of the selector (28) is created based on the frame number. The selector (28) selects and outputs, based on the control signal (STR), either the data of the upper three bits of the internal image processing data (ID) or the data obtained by adding 1 thereto.
【００６２】フレームカウンタ（２９）は、各フレーム
に０〜３の４種類の番号をふって、階調制御回路（２
７）に出力するものである。以上のように、本発明の第
２の実施例に係る画像情報処理装置によれば、フレーム
内処理部（２０Ａ）によって、あるフレーム内の画像情
報処理がいわゆる誤差拡散法によってなされ、該フレー
ム間処理部（２０Ｂ）によって、フレーム間の処理が時
系列演算処理によって成されている。The frame counter (29) assigns four types of numbers from 0 to 3 to each frame, and outputs the gradation control circuit (2).
7). As described above, according to the image information processing apparatus according to the second embodiment of the present invention, the intra-frame processing unit (20A) performs image information processing in a certain frame by a so-called error diffusion method. The processing between the frames is performed by the processing unit (20B) by a time-series operation process.
【００６３】このため、第１の実施例と同様に、フレー
ム内の画像情報処理をしてのちにフレーム間の画像情報
処理をすることができる。これにより、各フレーム内の
画像情報処理の影響が各フレームに及ぼされたのちに、
フレーム間の画像情報処理をすることができる。従っ
て、フレーム内で下位ビットを処理しているのでフレー
ム間の時系列処理で同じデータ数を処理した場合に比べ
フレーム間処理部の処理周期が短くでき、フリッカが防
止できる。このように、フレーム間の画像情報処理の際
に、フレーム内の処理結果が有効に反映されるので、よ
り一層原画像に近い画像を表示することが可能になる。Therefore, as in the first embodiment, image information processing within a frame can be performed before image information processing between frames. Thereby, after the influence of the image information processing in each frame is exerted on each frame,
Image information processing between frames can be performed. Therefore, since the lower bits are processed in the frame, the processing cycle of the inter-frame processing unit can be shortened as compared with the case where the same number of data is processed in the time series processing between frames, and flicker can be prevented. As described above, since the processing result in the frame is effectively reflected in the image information processing between the frames, an image closer to the original image can be displayed.
【００６４】以下で、本発明の第２の実施例に係る画像
情報処理方法について当該装置の動作を補足しながら説
明する。まず、図７のフローチャートのステップＰ１
で、第１のフレームの第１の画素である第〔１，１〕の
画素に対応する６ビットのデータである第〔１，１〕の
原画像データ（ＳＤ）の上位５ビットをとって第〔１，
１〕の画素に対応する第〔１，１〕の内部画像処理デー
タ（ＩＤ）とし、第〔１，１〕の原画像データ（ＳＤ）
の下位１ビットは第〔１，１〕の画素に対応する第
〔１，１〕のフレーム内誤差データとして保持する。Hereinafter, the image information processing method according to the second embodiment of the present invention will be described while supplementing the operation of the apparatus. First, step P1 in the flowchart of FIG.
The upper 5 bits of the [1,1] original image data (SD), which is 6-bit data corresponding to the [1,1] pixel that is the first pixel of the first frame, are taken. The first [1,
The first [1,1] internal image processing data (ID) corresponding to the pixel [1], and the [1,1] original image data (SD)
Are held as the [1,1] -th intra-frame error data corresponding to the [1,1] -th pixel.
【００６５】このとき、第〔１，１〕の原画像データは
第１のラッチ回路（２１）を介して第１の加算回路（２
２）に入力され、そのまま第１のマルチプレクサ（２
３）に出力される。第１のマルチプレクサ（２３）によ
って第〔１，１〕の原画像データは上位５ビットと下位
１ビットに分割され、上位５ビットは第〔１，１〕の内
部画像処理データ（ＩＤ）とされて第３のラッチ回路
（２５）に出力され、下位１ビットは第〔１，１〕のフ
レーム内誤差データ（ＥＩ）として第２のラッチ回路
（２４）に出力され、保持される。At this time, the [1, 1] original image data is supplied to the first adder circuit (2) via the first latch circuit (21).
2) and input to the first multiplexer (2
Output to 3). The first multiplexer (23) divides the [1, 1] original image data into upper 5 bits and lower 1 bits, and the upper 5 bits are used as [1, 1] internal image processing data (ID). The lower one bit is output to the second latch circuit (24) as the [1,1] first intra-frame error data (EI) and is held.
【００６６】次に、ステップＰ２で、第〔１，１〕の内
部画像処理データ（ＩＤ）に基づいて、時系列演算処理
を用いて第〔１，１〕の画像表示データ（ＧＤ）を作成
する。このとき、第３のラッチ回路（２５）から出力さ
れる５ビットの第〔１，１〕の内部画像処理データ（Ｉ
Ｄ）が、３ビットと２ビットに分割され、下位２ビット
は階調制御回路（２７）に出力される。階調制御回路
（２７）には同時にフレームカウンタ（２９）から０〜
３のいずれかのフレーム番号が出力され、内部画像処理
データ（ＩＤ）の下位２ビットと、フレーム番号とに基
づいて、階調制御回路（２７）によって制御信号（ＳＴ
Ｒ）が作成される。Next, in step P2, based on the [1,1] -th internal image processing data (ID), the [1,1] -th image display data (GD) is created by using a time-series operation process. I do. At this time, the 5-bit [1, 1] internal image processing data (I) output from the third latch circuit (25) is output.
D) is divided into 3 bits and 2 bits, and the lower 2 bits are output to the gradation control circuit (27). The gradation control circuit (27) simultaneously outputs 0 to 0 from the frame counter (29).
3 is output, and based on the lower two bits of the internal image processing data (ID) and the frame number, the control signal (ST) is output by the gradation control circuit (27).
R) is created.
【００６７】同時に、内部画像処理データ（ＩＤ）の上
位３ビット（以下ａ値データと称する）はセレクタ（２
８）と、第２の加算回路（２６）に出力され、第２の加
算回路（２６）によって内部画像処理データ（ＩＤ）の
上位３ビットに１が加算処理され（以下これをｂ値デー
タと称する）、セレクタ（２８）に出力される。そし
て、制御信号（ＳＴＲ）に基づいて、ａ値データとｂ値
データとのいずれかが第〔１，１〕の画像表示データ
（ＧＤ）として不図示のＬＣＤドライバに選択出力され
る。At the same time, the upper three bits (hereinafter referred to as a-value data) of the internal image processing data (ID) are stored in the selector (2).
8) and output to the second addition circuit (26), and the second addition circuit (26) adds 1 to the upper 3 bits of the internal image processing data (ID) (hereinafter, this is referred to as b-value data). ), And output to the selector (28). Then, based on the control signal (STR), one of the a-value data and the b-value data is selectively output to the LCD driver (not shown) as the [1,1] image display data (GD).
【００６８】次いで、ステップＰ３で、ｎ＝２という初
期条件の設定処理をする。次に、ステップＰ４で、第１
のフレームの第ｎの画素である第〔１，ｎ〕の画素に対
応する６ビットの第〔１，ｎ〕の原画像データ（ＳＤ）
と、第〔１，ｎ−１〕のフレームに対応する第〔１，ｎ
−１〕のフレーム内誤差データとを加算処理して、第
〔１，ｎ〕の画素に対応する第〔１，ｎ〕の内部画像処
理データ（ＩＤ）と、第〔１，ｎ〕のフレーム内誤差デ
ータ（ＥＩ）とを生成する。Next, in step P3, a process of setting an initial condition of n = 2 is performed. Next, in step P4, the first
6-bit [1, n] original image data (SD) corresponding to the [1, n] pixel that is the n-th pixel of the frame
And the [1, n] frame corresponding to the [1, n-1] frame
-1] and the [1, n] internal image processing data (ID) corresponding to the [1, n] pixel and the [1, n] frame And internal error data (EI).
【００６９】このとき、第〔１，ｎ〕の原画像データは
第１のラッチ回路（２１）を介して第１の加算回路（２
２）に入力される。一方、第２のラッチ回路（２４）か
ら、第〔１，ｎ−１〕のフレーム間誤差データがドット
クロック（ＤＫ）に基づいて読み出される。第１の加算
回路（２２）によって、両者が加算処理され、６ビット
のデータである第〔１，ｎ〕の補正画像データ（ＨＤ）
が生成され、第１のマルチプレクサ（２３）に出力され
る。第１のマルチプレクサ（２３）によって第〔１，
ｎ〕の補正画像データ（ＨＤ）は上位５ビットと下位１
ビットに分割され、上位４ビットは第〔１，ｎ〕の内部
画像処理データ（ＩＤ）とされて第３のラッチ回路（２
５）に出力され、下位１ビットは第〔１，ｎ〕のフレー
ム内誤差データとして第２のラッチ回路（２４）に出力
され、保持される。At this time, the [1, n] -th original image data is supplied to the first adder circuit (2) via the first latch circuit (21).
Input to 2). On the other hand, the [1, n-1] -th inter-frame error data is read from the second latch circuit (24) based on the dot clock (DK). The first adder circuit (22) performs an addition process on the two to provide the [1, n] -th corrected image data (HD), which is 6-bit data.
Is generated and output to the first multiplexer (23). The first [1, 1]
n] of the corrected image data (HD) includes upper 5 bits and lower 1
And the upper 4 bits are used as the [1, n] -th internal image processing data (ID), and the third latch circuit (2
5), and the lower 1 bit is output to the second latch circuit (24) as the [1, n] -th intra-frame error data and held.
【００７０】なお、第１の加算回路（２２）の加算処理
による桁上げの結果、第１の加算回路（２２）から出力
されるデータが“００００ＸＸ”となると本来の画像デ
ータと異なった値となるので、このような場合には、加
算器（２２）から出力されるキャリ信号に基づいて、マ
ルチプレクサ（２３）から６ビットの“１１１１１１”
が出力される。最初は、初期条件によりｎ＝２なので、
このステップＰ４では、第〔１，２〕の画素に対応する
原画像データが入力され、第〔１，２〕の画素に対応す
る内部画像処理データ（ＩＤ）及びフレーム内誤差デー
タが生成されることになる。次に、ステップＰ５で、第
〔１，ｎ〕の内部画像処理データ（ＩＤ）に基づいて、
時系列演算処理を用いて第〔１，ｎ〕の画像表示データ
（ＧＤ）を作成する。When the data output from the first addition circuit (22) becomes "0000XX" as a result of the carry by the addition processing of the first addition circuit (22), a value different from the original image data is set. Therefore, in such a case, the 6-bit “111111” is output from the multiplexer (23) based on the carry signal output from the adder (22).
Is output. At first, n = 2 due to the initial condition,
In this step P4, original image data corresponding to the [1, 2] pixel is input, and internal image processing data (ID) and in-frame error data corresponding to the [1, 2] pixel are generated. Will be. Next, in step P5, based on the [1, n] -th internal image processing data (ID),
The [1, n] th image display data (GD) is created by using a time series operation process.
【００７１】このとき、第３のラッチ回路（２５）から
出力される５ビットの第〔１，ｎ〕の内部画像処理デー
タ（ＩＤ）が、３ビットと２ビットに分割され、下位２
ビットは階調制御回路（２７）に出力される。階調制御
回路（２７）には同時にフレームカウンタ（２９）から
フレーム番号が出力され、内部画像処理データ（ＩＤ）
の下位２ビットと、フレーム番号とに基づいて、階調制
御回路（２７）によって制御信号（ＳＴＲ）が作成され
る。At this time, the 5-bit [1, n] internal image processing data (ID) output from the third latch circuit (25) is divided into 3 bits and 2 bits, and
The bit is output to the gradation control circuit (27). The frame number is simultaneously output from the frame counter (29) to the gradation control circuit (27), and the internal image processing data (ID) is output.
The control signal (STR) is created by the gradation control circuit (27) based on the lower two bits of the frame number and the frame number.
【００７２】同時に、内部画像処理データ（ＩＤ）の上
位３ビットのａ値データがセレクタ（２８）と、第２の
加算回路（２６）に出力され、第２の加算回路（２６）
によってａ値データに１が加算処理されてｂ値データが
作成され、セレクタ（２８）に出力される。そして、制
御信号（ＳＴＲ）に基づいて、ａ値データとｂ値データ
とのいずれかが第〔１，ｎ〕の画像表示データ（ＧＤ）
として不図示のＬＣＤドライバに選択出力される。At the same time, the upper 3-bit a-value data of the internal image processing data (ID) is output to the selector (28) and the second adder circuit (26), and the second adder circuit (26)
1 is added to the a-value data to generate b-value data, which is output to the selector (28). Then, based on the control signal (STR), one of the a-value data and the b-value data is set to the [1, n] image display data (GD).
Is output to an LCD driver (not shown).
【００７３】最初は、初期条件によりｎ＝２なので、こ
のステップＰ５では、第〔１，２〕の画像表示データ
（ＧＤ）が生成されることになる。次に、ステップＰ６
で、ｎに１を加算処理する。次いで、ステップＰ７で、
第１フレームの処理が終了したかの判定処理を行う。第
１フレームの処理が終了した場合（Ｙｅｓ）は、ステッ
プＰ６に移行し、終了していない場合（Ｎｏ）は、ステ
ップＰ４に戻って再度ステップＰ４，Ｐ５の処理を繰り
返す。At first, since n = 2 due to the initial condition, in this step P5, the [1,2] th image display data (GD) is generated. Next, step P6
Then, 1 is added to n. Next, in Step P7,
A determination process is performed to determine whether the processing of the first frame has been completed. If the processing of the first frame has been completed (Yes), the process proceeds to Step P6, and if not completed (No), the process returns to Step P4 to repeat the processing of Steps P4 and P5 again.
【００７４】こうして上記処理を繰り返すことで、第
〔１，３〕の画素、第〔１，４〕の画素、…、第〔１，
ｎ〕の画素…、と処理することができ、第１フレームの
全画素の画像表示データ及びフレーム内誤差データが得
られる。この間、フレーム内処理部（２０Ａ）は所謂誤
差拡散法を行っており、フレーム間処理部（２０Ｂ）は
時系列演算処理を行っている。By repeating the above process, the [1,3] pixel, the [1,4] pixel,.
n] pixels..., and image display data and in-frame error data of all pixels of the first frame are obtained. During this time, the intra-frame processing unit (20A) performs a so-called error diffusion method, and the inter-frame processing unit (20B) performs a time-series operation process.
【００７５】次に、図８のフローチャートのステップＰ
８で、Ｎ＝２，ｎ＝１という、フレーム及び画素の初期
条件設定処理をする。よってこれ以降の処理は、２番目
のフレーム以降の処理である。次いで、ステップＰ９
で、第〔Ｎ，ｎ〕の画素に対応する６ビットのデータで
ある第〔Ｎ，ｎ〕の原画像データ（ＳＤ）と、第〔Ｎ，
ｎ−１〕のフレーム内誤差データとを加算処理してのち
に、第〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）と、第
〔Ｎ，ｎ〕のフレーム内誤差データ（ＥＩ）を生成す
る。Next, step P in the flowchart of FIG.
In step 8, an initial condition setting process for frames and pixels, where N = 2 and n = 1, is performed. Therefore, the subsequent processing is the processing after the second frame. Then, Step P9
Thus, the [N, n] original image data (SD), which is 6-bit data corresponding to the [N, n] pixel, and the [N, n] pixel
After adding the (n-1) -th intra-frame error data, the [N, n] -th internal image processing data (ID) and the [N, n] -th intra-frame error data (EI) are generated. I do.
【００７６】このとき、第〔Ｎ，ｎ〕の原画像データ
（ＳＤ）は第１のラッチ回路（２１）を介して第１の加
算回路（２２）に入力される。一方、第２のラッチ回路
（２４）から、第〔Ｎ，ｎ−１〕のフレーム内誤差デー
タ（ＥＩ）がドットクロック（ＤＫ）に基づいて読み出
される。第１の加算回路（２２）によって、両者が加算
処理され、６ビットの第〔Ｎ，ｎ〕の補正画像データが
生成され、第１のマルチプレクサ（２３）に出力され
る。第１のマルチプレクサ（２３）によって第〔Ｎ，
ｎ〕の補正画像データは上位５ビットと下位１ビットに
分割され、上位５ビットは第〔Ｎ，ｎ〕の内部画像処理
データ（ＩＤ）とされて第３のラッチ回路（２５）に出
力され、下位１ビットは第〔Ｎ，ｎ〕のフレーム内誤差
データ（ＥＩ）として第２のラッチ回路（２４）に出力
され、保持される。At this time, the [N, n] -th original image data (SD) is input to the first adder circuit (22) via the first latch circuit (21). On the other hand, the [N, n-1] -th intra-frame error data (EI) is read out from the second latch circuit (24) based on the dot clock (DK). The first adder circuit (22) performs an addition process on the two to generate 6-bit [N, n] corrected image data, which is output to the first multiplexer (23). The first [N,
n] of the corrected image data is divided into upper 5 bits and lower 1 bits, and the upper 5 bits are output to the third latch circuit (25) as [N, n] internal image processing data (ID). , The lower one bit is output to the second latch circuit (24) as the [N, n] -th intra-frame error data (EI) and is held.
【００７７】なお、第１の加算回路（２２）の加算処理
による桁上げの結果、第１の加算回路（２２）から出力
されるデータが“００００ＸＸ”となると本来の画像デ
ータと異なった値となるので、このような場合には、第
１の加算回路（２２）から出力されるキャリ信号に基づ
いて、第１のマルチプレクサ（２３）から６ビットの
“１１１１１１”が出力される。 次に、ステップＰ１
０で、第〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）に基
づいて、時系列演算処理を用いて第〔Ｎ，ｎ〕の画像表
示データ（ＧＤ）を作成する。If the data output from the first addition circuit (22) becomes "0000XX" as a result of the carry by the addition processing of the first addition circuit (22), a value different from the original image data is set. Therefore, in such a case, 6-bit "111111" is output from the first multiplexer (23) based on the carry signal output from the first adder circuit (22). Next, step P1
At 0, the [N, n] th image display data (GD) is created by using a time-series operation based on the [N, n] th internal image processing data (ID).
【００７８】このとき、第３のラッチ回路（２５）から
出力される５ビットの第〔Ｎ，ｎ〕の内部画像処理デー
タ（ＩＤ）が、３ビットと２ビットに分割され、下位２
ビットは階調制御回路（２７）に出力される。階調制御
回路（２７）には同時にフレームカウンタ（２９）から
フレーム番号が出力され、内部画像処理データ（ＩＤ）
の下位２ビットと、０〜３のフレーム番号とに基づい
て、階調制御回路（２７）によって制御信号（ＳＴＲ）
が作成される。At this time, the 5-bit [N, n] internal image processing data (ID) output from the third latch circuit (25) is divided into 3 bits and 2 bits, and
The bit is output to the gradation control circuit (27). The frame number is simultaneously output from the frame counter (29) to the gradation control circuit (27), and the internal image processing data (ID) is output.
Control signal (STR) by the gradation control circuit (27) based on the lower two bits of
Is created.
【００７９】同時に、内部画像処理データ（ＩＤ）の上
位３ビットのａ値データがセレクタ（２８）と、第２の
加算回路（２６）に出力され、第２の加算回路（２６）
によってａ値データに１が加算処理されてｂ値データが
作成され、セレクタ（２８）に出力される。そして、制
御信号（ＳＴＲ）に基づいて、ａ値データとｂ値データ
とのいずれかが第〔Ｎ，ｎ〕の画像表示データ（ＧＤ）
として不図示のＬＣＤドライバに選択出力される。At the same time, the upper three bits of the a-value data of the internal image processing data (ID) are output to the selector (28) and the second adding circuit (26), and the second adding circuit (26)
1 is added to the a-value data to generate b-value data, which is output to the selector (28). Then, based on the control signal (STR), one of the a-value data and the b-value data is changed to the [N, n] image display data (GD).
Is output to an LCD driver (not shown).
【００８０】次に、ステップＰ１１で、ｎに１を加算処
理する。次いで、ステップＰ１２で、第Ｎフレームの処
理が終了したかどうかの判定処理を行う。第Ｎフレーム
の処理が終了した場合（Ｙｅｓ）は、ステップＰ１３に
移行し、終了していない場合（Ｎｏ）は、ステップＰ９
に戻って再度ステップＰ９〜Ｐ１１の処理を繰り返す。Next, at step P11, 1 is added to n. Next, in Step P12, a process of determining whether or not the process of the N-th frame has been completed is performed. If the processing of the N-th frame has been completed (Yes), the process proceeds to Step P13, and if not completed (No), the process proceeds to Step P9.
And the processing of steps P9 to P11 is repeated again.
【００８１】こうして上記処理を繰り返すことで、第
〔２，１〕の画素、第〔２，２〕の画素、…、第〔２，
ｎ〕の画素…、第〔３，１〕の画素、第〔３，２〕の画
素、第〔３，ｎ〕の画素…、第〔Ｎ，１〕の画素、第
〔Ｎ，２〕の画素…、第〔Ｎ，ｎ〕の画素…、と順次各
画素を処理することができ、２番目以降の全フレームに
ついての画像情報処理ができる。この間、フレーム内処
理部（１０Ａ）は所謂誤差拡散法を行っており、フレー
ム間処理部（１０Ｂ）は、随時各画素に対応するａ値デ
ータとｂ値データのいずれかを画像表示データとして選
択出力する時系列演算処理をしている。By repeating the above processing, the [2,1] pixel, the [2,2] pixel,.
pixel], [3,1] pixel, [3,2] pixel, [3, n] pixel ..., [N, 1] pixel, [N, 2] pixel .., The [N, n] th pixel... Can be sequentially processed, and image information processing can be performed on all the second and subsequent frames. During this time, the intra-frame processing unit (10A) performs a so-called error diffusion method, and the inter-frame processing unit (10B) selects any of the a-value data and the b-value data corresponding to each pixel as image display data at any time. The time series calculation processing to output is performed.
【００８２】なお、本実施例のフレーム間処理部（２０
Ｂ）においては、従来例で参照した表２に示されたデー
タがセレクタから選択出力されるように制御する制御信
号ＳＴＲが階調制御回路（２７）によって作成され、そ
の両者に対応するａ値データとｂ値データのいずれかが
選択出力されることで、従来例と同様に、通常の４倍の
多階調化が可能になっている。The inter-frame processing unit (20) of this embodiment
In B), a control signal STR for controlling the data shown in Table 2 referred to in the conventional example to be selectively output from the selector is generated by the gradation control circuit (27), and the a value corresponding to both is generated. By selectively outputting either the data or the b-value data, it is possible to increase the number of gradations to four times the normal level, as in the conventional example.
【００８３】次に、ステップＰ１４で終了確認処理を行
い、全ての処理が終了した場合（Ｙｅｓ）は終了し、ま
だ全ての処理が終了していない場合（Ｎｏ）は、ステッ
プＰ９に戻って再度上記処理を繰り返す。以上説明した
ように、本発明の第２の実施例に係る画像情報処理方法
によれば、ある画素の誤差成分データを隣接する画素に
加算処理する、いわゆる誤差拡散法を用いているので、
隣接する二画素の輝度の差が小さくなり、位置による画
像輝度が平滑化され、所謂擬似輪郭などを防ぐことが可
能になる。Next, in step P14, an end confirmation process is performed. If all the processes have been completed (Yes), the process ends. If all the processes have not been completed yet (No), the process returns to step P9 and again. The above process is repeated. As described above, according to the image information processing method according to the second embodiment of the present invention, a so-called error diffusion method of adding error component data of a certain pixel to an adjacent pixel is used.
The difference between the luminances of two adjacent pixels is reduced, and the image luminance according to the position is smoothed, so that a so-called pseudo contour or the like can be prevented.
【００８４】その後、時系列演算処理を用いてさらなる
多階調化（本実施例の場合は４倍）を図ることにより、
時系列演算処理のみを用いたり、誤差拡散法のみを用い
ることで多階調化を図っていた従来に比して、より一層
原画像に近い画像を表示することが可能になる。Thereafter, further multi-gradation (in the case of this embodiment, 4 times) is achieved by using a time series operation process.
By using only the time-series operation processing or using only the error diffusion method, it becomes possible to display an image that is much closer to the original image than in the conventional case where multiple gradations are achieved.
【００８５】[0085]
【発明の効果】以上説明したように、本発明に係る画像
情報処理方法によれば、まずフレーム内でＰビットの原
画像データの処理をしたのちに、処理結果であるＰビッ
トの画像データを複数のフレーム間で処理して、Ｌビッ
トの画像表示データを生成している。As described above, according to the image information processing method according to the present invention, after the P-bit original image data is processed in the frame, the P-bit image data, which is the processing result, is processed. Processing is performed between a plurality of frames to generate L-bit image display data.
【００８６】また、本発明に係る画像情報処理装置によ
れば、第１の情報処理手段と、第２の情報処理手段とを
具備している。このため、各フレーム内の画像情報処理
の影響が各フレームに及ぼされたのちに、フレーム間の
画像情報処理をすることができる。従って、フレーム間
の画像情報処理の際に、フレーム内の処理結果が有効に
反映されるので、フレーム内の画像情報処理（例えば所
謂誤差拡散法）や、フレーム間の画像情報処理（例えば
時系列演算処理法）のみで画像処理していた従来に比し
て、より一層原画像に近い画像を表示することが可能に
なる。The image information processing apparatus according to the present invention includes the first information processing means and the second information processing means. For this reason, after the influence of image information processing in each frame is exerted on each frame, image information processing between frames can be performed. Therefore, during image information processing between frames, the processing result in the frame is effectively reflected, so that image information processing in the frame (for example, so-called error diffusion method) or image information processing between frames (for example, time-series It becomes possible to display an image much closer to the original image than in the conventional case where image processing is performed only by the arithmetic processing method).
【図１】本発明に係る画像情報処理方法を説明するフロ
ーチャートである。FIG. 1 is a flowchart illustrating an image information processing method according to the present invention.
【図２】本発明に係る画像情報処理装置の原理図であ
る。FIG. 2 is a principle diagram of an image information processing apparatus according to the present invention.
【図３】本発明の第１の実施例に係る画像情報処理装置
の構成図である。FIG. 3 is a configuration diagram of an image information processing apparatus according to a first embodiment of the present invention.
【図４】本発明の第１の実施例に係る画像情報処理方法
を説明する第１のフローチャートである。FIG. 4 is a first flowchart illustrating an image information processing method according to the first embodiment of the present invention.
【図５】本発明の第１の実施例に係る画像情報処理方法
を説明する第２のフローチャートである。FIG. 5 is a second flowchart illustrating the image information processing method according to the first embodiment of the present invention.
【図６】本発明の第２の実施例に係る画像情報処理装置
の構成図である。FIG. 6 is a configuration diagram of an image information processing apparatus according to a second embodiment of the present invention.
【図７】本発明の第２の実施例に係る画像情報処理方法
を説明する第１のフローチャートである。FIG. 7 is a first flowchart illustrating an image information processing method according to a second embodiment of the present invention.
【図８】本発明の第２の実施例に係る画像情報処理方法
を説明する第２のフローチャートである。FIG. 8 is a second flowchart illustrating an image information processing method according to a second embodiment of the present invention.
【図９】従来例に係る画像情報処理装置の構成図であ
る。FIG. 9 is a configuration diagram of an image information processing apparatus according to a conventional example.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森脇 和彦 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 清水 真 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 上原 久夫 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭64−4346（ＪＰ，Ａ) 特開 平４−125588（ＪＰ，Ａ) 特開 平３−118596（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/00 G09G 3/36 G06T 1/00 H04N 5/66──────────────────────────────────────────────────続 き Continuing on the front page (72) Kazuhiko Moriwaki 2-18-18 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd. (72) Makoto Shimizu 2--18-18 Keihanhondori, Moriguchi-shi, Osaka (72) Inventor Hisao Uehara 2-18 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd. (56) References JP-A-64-4346 (JP, A) JP-A-4-4 125588 (JP, A) JP-A-3-118596 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G09G 5/00 G09G 3/36 G06T 1/00 H04N 5/66
Claims (6)
（Ｐ＞Ｌ）で表される階調数以上の階調を疑似表示する
ことのできるＬビットの画像表示データを生成する画像
情報処理方法であって、 ある画素に対応する画像データの下位Ｐ−Ｌビットを誤
差データとして、その一部を同一フレーム内の周辺画素
に対応する画像データに加算することによりフレーム内
疑似階調処理を行うと共に、前記誤差データの他の一部
を同一画素に対応する他のフレームの画像データに加算
することによりフレーム間疑似階調処理を行う ことを特
徴とする画像情報処理方法。1. An L-bit original image data is represented by L bits
Pseudo display of gradations equal to or greater than the number of gradations represented by (P> L)
To generate L-bit image display data
An information processing method, wherein lower PL bits of image data corresponding to a certain pixel are erroneously determined.
Part of the difference data is the peripheral pixels in the same frame.
In the frame by adding to the image data corresponding to
Performs pseudo-gradation processing, and another part of the error data
Is added to the image data of another frame corresponding to the same pixel
Performing an inter-frame pseudo-gradation process by performing an inter-frame pseudo gradation process .
１）番目（Ｎは２以上の自然数）のフレーム内における
第ｎ（ｎは自然数）の画素に対応する第ｎの画像データ
のうち下位（Ｐ−Ｌ）ビットを第ｎ誤差データとし、該
第ｎ誤差データの下位Ｑビットを、前記第ｎの画素に隣
接する第（ｎ＋１）の画素に対応する第（ｎ＋１）の画
像データに加算する処理であって、 かつフレーム間疑似階調処理は、前記第ｎの画素と同一
位置の画素であって、Ｎ番目のフレームにおける画素で
ある第ｎの画素に対応する第ｎの画像データと、前記第
ｎ誤差データの上位（Ｐ−Ｌ−Ｑ）ビットとを加算する
処理であって、 該加算処理の結果であるＰビットのデータのうち、上位
ＬビットをＮ番目のフレームにおける第ｎの画素に対応
する画像表示データとして最終出力することを特徴とす
る請求項１記載の画像情報処理方法。2. The in-frame pseudo-gradation processing includes: (N-
N-th image data corresponding to the n-th (n is a natural number) pixel in the 1) -th (N is a natural number of 2 or more) frame
Image of the (n + 1) to the lower (P-L) bit to n-th error data, a lower Q bits of said n error data corresponding to the pixels of the (n + 1) adjacent to the pixel of the first n among the
A process for adding the image data, and pseudo-gradation processing between frames, a pixel of the pixel at the same position of the n-th, n-th corresponding to the pixels of the n is a pixel in the N-th frame and image data of the first n a higher (P-L-Q) <br/> process for adding the bits of the error data, among the P-bit data which is the result of the addition process, the upper L bits 2. The image information processing method according to claim 1, wherein? Is finally output as image display data corresponding to the n-th pixel in the N-th frame.
（Ｐ−Ｑ）ビットをフレーム内疑似階調処理の最終デー(PQ) bits are used as the final data of the pseudo gradation process in the frame.
タ出力とし、前記フレーム間疑似階調処理は、前記フレData, and the inter-frame pseudo gradation processing is
ーム内疑似階調処理の最終データに基づいて行われるこThis is performed based on the final data of
とを特徴とする請求項２記載の画像情報処理方法。3. The image information processing method according to claim 2, wherein:
（Ｐ＞Ｌ）で表される階調数以上の階調を疑似表示するPseudo display of gradations equal to or greater than the number of gradations represented by (P> L)
ことのできるＬビットの画像表示データを生成する画像To generate L-bit image display data
情報処理装置であって、An information processing device, ある画素に対応する画像データのＰ−Ｌビットを誤差デThe P-L bit of the image data corresponding to a certain pixel is
ータとして、その一部を同一フレーム内の周辺画素に対Part of the data to peripheral pixels in the same frame.
応する画像データに加算することによりフレーFrame by adding it to the corresponding image data. ム内疑似Pseudo
階調処理を行う第１の情報処理手段と、他の一部を同一The other part is the same as the first information processing means for performing the gradation processing.
画素に対応する他のフレームの画像データに加算するこAdd to the image data of another frame corresponding to the pixel
とによりフレーム間疑似階調処理を行う第２の情報処理Second information processing for performing inter-frame pseudo gradation processing by
手段とを具備することを特徴とする画像情報処理装置。And an image information processing apparatus.
１）番目（Ｎは２以上の自然数）のフレーム内におけるIn the 1) th (N is a natural number of 2 or more) frame
第ｎ（ｎは自然数）の画素に対応する第ｎの画像データN-th image data corresponding to the n-th (n is a natural number) pixel
のうち下位（Ｐ−Ｌ）ビットを第ｎ誤差データとし、該Of the lower (PL) bits as the n-th error data,
第ｎ誤差データの下位Ｑビットを、前記第ｎの画素に隣The lower Q bits of the n-th error data are adjacent to the n-th pixel.
接する第（ｎ＋１）の画素に対応する第（ｎ＋１）の画(N + 1) th image corresponding to the (n + 1) th pixel in contact
像データに加算する処理であって、Processing for adding to image data, かつフレーム間疑似階調処理は、前記第ｎの画素と同一In addition, the inter-frame pseudo gradation processing is the same as that of the n-th pixel.
位置の画素であって、Ｎ番目のフレームにおける画素でThe pixel at the position, the pixel in the Nth frame
ある第ｎの画素に対応する第ｎの画像データと、前記第N-th image data corresponding to a certain n-th pixel;
ｎ誤差データの上位（Ｐ−Ｌ−Ｑ）ビットとを加算するAdd the upper (P-L-Q) bits of n error data
処理であって、Processing 該加算処理の結果であるＰビットのデータのうち、上位Of the P-bit data resulting from the addition,
ＬビットをＮ番目のフレームにおける第ｎの画素に対応L bits correspond to nth pixel in Nth frame
する画像表示データとして最終出力することを特徴とすOutput as final image display data
る請求項４記載の画像情報処理装置。The image information processing apparatus according to claim 4.
（Ｐ−Ｑ）ビットをフレーム内疑似階調処理の最終デー(PQ) bits are used as the final data of the pseudo gradation process in the frame.
タ出力とし、前記フレーム間疑似階調処理は、前記フレData, and the inter-frame pseudo gradation processing is
ーム内疑似階調処理の最終データに基づいて行われるこThis is performed based on the final data of
とを特徴とする請求項５記載の画像情報処理方法。6. The image information processing method according to claim 5, wherein:
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