JP2803596B2 - Clock phase adjustment circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、入力される基準クロッ
クと該基準クロックを分配して得られるリタイミングク
ロックとの位相を調整するクロック位相調整回路に関
し、特に、ＬＳＩ（大規模集積回路）等の内部に設けら
れ、入力されるデータをクロックでリタイミングする際
のリタイミングクロックの位相を調整するクロック位相
調整回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock phase adjusting circuit for adjusting the phase of an input reference clock and a retiming clock obtained by distributing the reference clock, and more particularly, to an LSI (Large Scale Integrated Circuit). The present invention relates to a clock phase adjustment circuit that is provided inside the device and the like and adjusts the phase of a retiming clock when retiming input data with a clock.
【０００２】[0002]
【従来の技術】ＬＳＩの内部では、クロック源から入力
される基準クロックはクロック分配バッファを介してリ
タイミング・フリップフロップにリタイミングクロック
として入力される。クロック分配バッファの出力には、
クロック受渡しによる遅延が発生する。このクロック分
配バッファによる遅延は、リタイミング・フリップフロ
ップで入力データをリタイミングするときに、入力デー
タとリタイミングクロックとの位相規定（入力データを
読み込むときのリタイミングクロックの立上り時点の前
の一定時間（セットアップ時間）、立ち下がり時点の後
の一定時間（ホールド時間））、さらには、リタイミン
グ・フリップフロップでリタイミングされて出力された
リタイミングデータの位相規定（リタイミングデータを
出力するときのリタイミングクロックの立上り時点から
出力データが確定するまでの時間）に影響を与える。特
に、大規模なＬＳＩにおいて内部に多くのリタイミング
クロックを分配しなければならない場合には、クロック
分配バッファは多段のツリー構造となり、その遅延量は
大きなものとなる。また、このようにバッファが多段構
成となると、バッファの遅延量のばらつきも大きなもの
となる。これらの影響をなくすために、以下のような位
相調整回路を用いてリタイミングの位相調整が行われて
いる。2. Description of the Related Art Inside an LSI, a reference clock input from a clock source is input as a retiming clock to a retiming flip-flop via a clock distribution buffer. The output of the clock distribution buffer
A delay occurs due to clock transfer. When the input data is retimed by the retiming flip-flop, the delay due to the clock distribution buffer is defined by the phase regulation between the input data and the retiming clock (a constant before the rising point of the retiming clock when reading the input data). Time (setup time), fixed time after falling (hold time)), and phase regulation of retiming data output by retiming by retiming flip-flop (when outputting retiming data) (The time from when the retiming clock rises until the output data is determined). In particular, when many retiming clocks must be distributed internally in a large-scale LSI, the clock distribution buffer has a multi-stage tree structure, and the delay amount is large. Further, when the buffer has a multi-stage configuration, the variation in the delay amount of the buffer becomes large. In order to eliminate these effects, retiming phase adjustment is performed using the following phase adjustment circuit.
【０００３】図２は、ＬＳＩ内部に設けられた従来のク
ロック位相調整回路の概略構成を示すブロック図であ
る。図中、データ入力端子Ａおよびクロック入力端子Ｂ
はＬＳＩの入力端子であり、これら端子には外部からデ
ータおよび基準クロックが入力される。FIG. 2 is a block diagram showing a schematic configuration of a conventional clock phase adjusting circuit provided inside an LSI. In the figure, a data input terminal A and a clock input terminal B
Are input terminals of the LSI, to which data and a reference clock are input from outside.
【０００４】図２において、クロック位相調整回路は、
クロック分配バッファ２００、可変遅延回路２０１、お
よび位相比較器２０２より構成されており、クロック入
力端子Ｂに入力される基準クロックを基にリタイミング
クロックを出力する。このリタイミングクロックは、リ
タイミング・フリップフロップ２０３に入力データの読
み込みクロックとして入力される。以下、このクロック
位相調整回路を構成する各部について説明する。In FIG. 2, a clock phase adjusting circuit is:
It comprises a clock distribution buffer 200, a variable delay circuit 201, and a phase comparator 202, and outputs a retiming clock based on a reference clock input to a clock input terminal B. This retiming clock is input to the retiming flip-flop 203 as a clock for reading input data. Hereinafter, each unit constituting the clock phase adjustment circuit will be described.
【０００５】クロック分配バッファ２００は、基準クロ
ックを分配するクロック受渡し部であり、クロック入力
端子Ｂに入力された基準クロックを入力とし、バッファ
遅延クロックを出力する。このクロック分配バッファ２
００から出力されたバッファ遅延クロックには、クロッ
ク受渡しによる遅延が発生する。[0005] The clock distribution buffer 200 is a clock transfer section for distributing the reference clock, receives the reference clock input to the clock input terminal B, and outputs a buffer delay clock. This clock distribution buffer 2
In the buffer delay clock output from 00, a delay due to clock transfer occurs.
【０００６】可変遅延回路２０１は、クロック分配バッ
ファ２００から出力されたバッファ遅延クロックを入力
とし、リタイミングクロックを出力する。この可変遅延
回路２０１では、後述の位相比較器２０２からの位相比
較結果が基準クロックとリタイミングクロックとの位相
が一致することを示すまでは、バッファ遅延クロックに
対して遅延調整が行われる。例えば、基準クロックの１
周期のＮ（自然数）分の１の時間を単位遅延量として１
周期時間のＮ分の１時間から１周期時間の遅延量の範囲
で選択的に遅延調整が行われる。この可変遅延回路２０
１から出力されたリタイミングクロックは、リタイミン
グ・フリップフロップ２０３にＣＬＫ端子に入力される
とともに、位相比較器２０２の一方の入力となってい
る。[0006] The variable delay circuit 201 receives the buffer delay clock output from the clock distribution buffer 200 as an input, and outputs a retiming clock. In the variable delay circuit 201, the delay adjustment is performed on the buffer delay clock until the phase comparison result from the phase comparator 202 described later indicates that the phases of the reference clock and the retiming clock match. For example, 1 of the reference clock
The time of 1 / N (natural number) of the cycle is set as 1 unit delay amount
Delay adjustment is selectively performed within a range of 1 / Nth of the cycle time to a delay amount of one cycle time. This variable delay circuit 20
The retiming clock output from 1 is input to the CLK terminal of the retiming flip-flop 203 and also serves as one input of the phase comparator 202.
【０００７】位相比較器２０２は、可変遅延回路２０１
から出力されたリタイミングクロックを一方の入力と
し、クロック入力端子Ｂに入力された基準クロックを他
方の入力とし、これらクロックの位相を比較し、その位
相比較結果を可変遅延回路２０１へ出力する。The phase comparator 202 includes a variable delay circuit 201
, And the reference clock input to the clock input terminal B is used as the other input, the phases of these clocks are compared, and the phase comparison result is output to the variable delay circuit 201.
【０００８】上述のクロック位相調整回路では、電源投
入またはリセットが行われると、この時点では基準クロ
ックとリタイミングクロックとの位相は一致していない
ため、位相比較器２０２におけるこれらクロックの位相
比較結果は位相不一致を示すこととなる。そのため、可
変遅延回路２０１によりクロック分配バッファ２００か
ら出力されたバッファ遅延クロックに対する以下のよう
な位相引き込みが行われる。In the above-described clock phase adjusting circuit, when power is turned on or reset, the phase of the reference clock and the phase of the retiming clock do not match at this time, and the phase comparator 202 compares the phases of these clocks. Indicates phase mismatch. Therefore, the following phase acquisition is performed on the buffer delay clock output from the clock distribution buffer 200 by the variable delay circuit 201.
【０００９】まず、基準クロックの１周期時間のＮ（自
然数）分の１の時間を単位遅延量として１周期時間のＮ
分の１時間の遅延量で遅延調整が行われる。基準クロッ
クとリタイミングクロックとの位相が一致なければ、さ
らに１周期時間のＮ分の２時間，Ｎ分の３時間・・・と
順次遅延量を変えて遅延調整が行われる（位相引き込
み）。このように基準クロックの１周期のＮ分の１の時
間から１周期時間の遅延量について順次遅延調整が行わ
れ、位相比較器２０２の位相比較結果が位相一致を示し
たときの遅延量に可変遅延回路２０１が設定される（位
相引き込み完了）。First, a time equal to one-Nth (natural number) of one cycle time of the reference clock is set as a unit delay amount, and N times of one cycle time is used.
Delay adjustment is performed with a delay amount of 1 / hour. If the phase of the reference clock does not match the phase of the retiming clock, the delay is adjusted by sequentially changing the delay amount to 2 / N of one cycle time, 3 / N of N ... (phase pull-in). In this way, the delay amount is sequentially adjusted for the delay amount for one cycle time from one Nth of one cycle of the reference clock, and the delay amount is changed to the delay amount when the phase comparison result of the phase comparator 202 indicates the phase match. The delay circuit 201 is set (phase pull-in completed).
【００１０】位相引き込みが完了すると、フリップフロ
ップ２３ではそのリタイミングクロックを基にデータ入
力端子Ａに入力されたデータがリタイミングされ、リタ
イミングデータが出力される。When the phase pull-in is completed, the data input to the data input terminal A is retimed in the flip-flop 23 based on the retiming clock, and retiming data is output.
【００１１】ここで、外乱等により基準クロックとリタ
イミングクロックとの位相にずれが生じると、位相比較
器２０２からは位相不一致を示す位相比較結果が出力さ
れることとなる。すると、可変遅延回路２０１では、再
び基準クロックの１周期のＮ分の１の時間から１周期時
間の遅延量の範囲に渡って行われ（再位相引き込み）、
位相比較器２０２の位相比較結果が位相一致を示したと
きの遅延量に可変遅延回路２０１が再設定される（再位
相引き込み完了）。Here, if a phase shift occurs between the reference clock and the retiming clock due to disturbance or the like, the phase comparator 202 outputs a phase comparison result indicating a phase mismatch. Then, in the variable delay circuit 201, the delay is performed again over a range of the delay amount of one-Nth of one cycle of the reference clock to one cycle time (re-phase pull-in), and
The variable delay circuit 201 is reset to the delay amount when the phase comparison result of the phase comparator 202 indicates a phase match (re-phase pull-in is completed).
【００１２】[0012]
【発明が解決しようとする課題】従来のクロック位相調
整回路では、基準クロックとリタイミングクロックとの
位相合わせを行うにあたり、常に基準クロックの１周期
のＮ分の１の時間から１周期時間の遅延量の範囲に渡っ
て位相比較が行われる。そのため、クロックの位相引き
込み完了後にノイズや基準クロックの瞬断等の発生し、
再びクロックの位相引き込みが行われる場合にも、基準
クロックの１周期時間のＮ分の１の時間から１周期時間
の遅延量の範囲に渡って遅延調整が行われる。したがっ
て、位相引き込み完了後に再位相引き込みが行われる
と、その再位相引き込みの間はリタイミングクロックの
位相が安定せず、リタイミングデータに誤りが発生する
こととなる。このように従来のクロック位相調整回路に
は、位相引き込み完了後に再位相引き込みが行われると
リタイミングデータに誤りが発生するという問題があ
る。In the conventional clock phase adjusting circuit, when the phase of the reference clock and the retiming clock are adjusted, a delay of one-Nth of one cycle of the reference clock to one cycle time is always required. A phase comparison is made over a range of quantities. As a result, noise or instantaneous interruption of the reference clock may occur after the clock phase has been pulled in.
Even when the clock phase is pulled in again, the delay adjustment is performed in a range of a delay time of 1 / N of one cycle time of the reference clock to a delay amount of one cycle time. Therefore, if re-phase pull-in is performed after completion of phase pull-in, the phase of the retiming clock is not stabilized during the re-phase pull-in, and an error occurs in the re-timing data. As described above, the conventional clock phase adjustment circuit has a problem that an error occurs in the retiming data when the phase re-pulling is performed after the phase pull-in is completed.
【００１３】本発明の目的は、上記問題を解決し、クロ
ックの位相引き込み完了後に再位相引き込みが行われて
も、安定したリタイミングクロックを供給でき、リタイ
ミングデータに誤りが発生することのないクロック位相
調整回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problem and to supply a stable retiming clock even if re-phase pull-in is performed after completion of clock phase pull-in, so that no error occurs in re-timing data. A clock phase adjusting circuit is provided.
【００１４】[0014]
【課題を解決するための手段】本発明のクロック位相調
整回路は、入力される基準クロックと該基準クロックを
分配して得られるリタイミングクロックとの位相を調整
するクロック位相調整回路であって、前記基準クロック
の受渡しを行うクロック分配バッファと、前記クロック
分配バッファの出力に対して、前記基準クロックの１周
期のＮ（自然数）分の１の時間を単位遅延量として１周
期のＮ分の１時間から１周期時間の遅延量の範囲で選択
的に遅延調整を行い、これを前記リタイミンクロックと
して出力する可変遅延手段と、前記基準クロックを一方
の入力とし、前記可変遅延手段から出力されたリタイミ
ングクロックを他方の入力とし、これらの位相を比較し
た位相比較結果を出力する位相比較器と、前記位相比較
器から出力された位相比較結果より前記基準クロックと
前記リタイミングクロックとの位相が一致したことを検
出すると位相一致信号を出力する位相一致検出回路と、
前記位相一致検出回路の出力を入力とし、前記可変遅延
手段における遅延調整の際の遅延量の選択を制御する制
御手段と、を有し、前記制御手段は、初期設定時は、前
記可変遅延手段における遅延調整を前記１周期のＮ分の
１時間から１周期時間の遅延量の範囲に渡って行わせ、
前記位相一致検出回路から位相一致信号が出力されたと
きの遅延量を最適遅延量とし、初期設定以後は、前記可
変遅延手段における遅延調整を該最適遅延量を基準とす
る所定範囲の遅延量について行わせることを特徴とす
る。A clock phase adjusting circuit according to the present invention is a clock phase adjusting circuit for adjusting the phases of an input reference clock and a retiming clock obtained by distributing the reference clock. A clock distribution buffer for delivering and receiving the reference clock, and an output of the clock distribution buffer in which 1 / N (natural number) of one cycle of the reference clock is set as a unit delay amount and 1 / N of one cycle A variable delay means for selectively performing delay adjustment within a range of a delay time from one time to one cycle time and outputting the same as the retiming clock, and the reference clock as one input, and output from the variable delay means. A re-timing clock as the other input, a phase comparator for outputting a phase comparison result obtained by comparing these phases, and a phase comparator output from the phase comparator. A phase coincidence detection circuit for outputting a phase coincidence signal when the phase of the phase comparison result from the reference clock and the retiming clock is detected to be matched,
Control means for receiving an output of the phase coincidence detection circuit as input, and controlling selection of a delay amount at the time of delay adjustment in the variable delay means, wherein the control means comprises: Is performed over a range of a delay amount of 1 / N to 1 cycle time of the 1 cycle,
The amount of delay when the phase coincidence signal is output from the phase coincidence detection circuit is defined as the optimal amount of delay, and after the initial setting, the delay adjustment in the variable delay means is performed for a predetermined range of the amount of delay based on the optimal amount of delay. It is characterized by performing.
【００１５】上記のクロック位相調整回路において、制
御手段を、基準クロックの１周期のＮ（自然数）分の１
時間から１周期時間の各遅延量に対応した遅延量選択信
号を出力する遅延選択信号発生回路と、前記遅延選択信
号発生回路および位相一致検出回路の出力を入力とし、
前記位相一致検出回路から位相一致信号が出力されたと
きの前記遅延選択信号発生回路の出力を保持する保持手
段と、前記遅延選択信号発生回路から出力される遅延量
選択信号の範囲を制限する遅延量選択信号制限回路とに
より構成し、可変遅延手段を、基準クロックの１周期の
Ｎ（自然数）分の１の時間を単位遅延量として１周期の
Ｎ分の１時間から１周期時間の遅延量の範囲で選択的に
遅延調整が可能な複数の遅延回路と、前記遅延選択信号
発生回路から出力された遅延量選択信号に応じて前記複
数の遅延回路のうちから１つまたは複数の遅延回路を選
択する選択回路とにより構成して、初期設定時は、前記
遅延選択信号発生回路が基準クロックの１周期時間のＮ
分の１時間から１周期時間の遅延量に対応する遅延量選
択信号を順次出力し、前記保持手段が前記位相一致検出
回路から位相一致信号が出力されたときの遅延量選択信
号を保持し、初期設定以後は、該前記保持手段により保
持した遅延量選択信号を基に前記遅延量選択信号制限回
が前記遅延選択信号発生回路から出力される遅延量選択
信号の範囲を制限するようにしてもよい。In the above-described clock phase adjusting circuit, the control means may be one-Nth (natural number) of one cycle of the reference clock.
A delay selection signal generation circuit that outputs a delay amount selection signal corresponding to each delay amount of one cycle time from time, and an output of the delay selection signal generation circuit and a phase coincidence detection circuit,
Holding means for holding the output of the delay selection signal generation circuit when the phase match signal is output from the phase match detection circuit; and delay for limiting the range of the delay amount selection signal output from the delay selection signal generation circuit The variable delay means is constituted by an amount selection signal limiting circuit, and the variable delay means is configured such that a time equal to one-Nth (N) of one cycle of the reference clock is used as a unit delay, and a delay amount of one-Nth of one cycle to one cycle time A plurality of delay circuits capable of selectively adjusting the delay in the range of: and one or more delay circuits out of the plurality of delay circuits according to the delay amount selection signal output from the delay selection signal generation circuit. And a selection circuit for selecting, and at the time of initial setting, the delay selection signal generation circuit operates for N cycles of one cycle time of the reference clock.
A delay amount selection signal corresponding to a delay amount of one-half hour to one cycle time is sequentially output, and the holding unit holds the delay amount selection signal when the phase match signal is output from the phase match detection circuit; After the initial setting, based on the delay amount selection signal held by the holding means, the delay amount selection signal limiting circuit may limit the range of the delay amount selection signal output from the delay selection signal generation circuit. Good.
【００１６】[0016]
【作用】本来、クロックの位相調整の際の遅延量は、周
囲の条件で値が変動することはほとんどないと考えられ
ることから、ほぼ一定値できまる。このことから、初期
設定時の位相引き込み完了後にノイズや基準クロックの
瞬断等が発生した場合に行われる再位相引き込みにより
設定される遅延量は、初期設定時の位相引き込みにより
設定された遅延量（最適遅延量）とほぼ近い値のもにな
ると考えられる。The delay in adjusting the phase of the clock can be made substantially constant because it is considered that the value hardly fluctuates under the surrounding conditions. Therefore, the delay amount set by re-phase pull-in performed when noise or instantaneous interruption of the reference clock occurs after completion of phase pull-in at the time of initial setting is the delay amount set by phase pull-in at the time of initial setting. It is considered that the value is also substantially close to (optimal delay amount).
【００１７】本発明のクロック位相調整回路では、初期
設定時は、基準クロックの１周期のＮ（自然数）分の１
の時間を単位遅延量として１周期時間のＮ分の１時間か
ら１周期時間の遅延量の範囲について順次遅延調整を行
って最適遅延量を得、初期設定以後は、その最適遅延量
を基に１周期時間のＮ分の１時間から１周期時間の遅延
量の所定範囲について遅延調整が行われるので、再位相
引き込みよりリタイミングクロックの位相が大きくふら
つくことはない。したがって、再位相引き込みの間リタ
イミングデータに誤りが発生することはない。In the clock phase adjusting circuit of the present invention, at the time of initial setting, 1 / N (natural number) of one cycle of the reference clock is used.
Is used as a unit delay amount, a delay adjustment is sequentially performed for a range of 1 / Nth of one cycle time to a delay amount of one cycle time to obtain an optimal delay amount, and after the initial setting, based on the optimal delay amount, Since the delay adjustment is performed in a predetermined range of the delay amount of one cycle time to one-Nth of one cycle time, the phase of the retiming clock does not fluctuate largely due to the rephase pull-in. Therefore, no error occurs in the retiming data during the re-phase pull-in.
【００１８】[0018]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００１９】図１は、ＬＳＩ内部に設けられた本発明の
一実施例のクロック位相調整回路の概略構成を示すブロ
ック図である。図中、データ入力端子Ａおよびクロック
入力端子ＢはＬＳＩの入力端子であり、これら端子には
外部からデータおよび基準クロックが入力される。FIG. 1 is a block diagram showing a schematic configuration of a clock phase adjusting circuit according to an embodiment of the present invention provided inside an LSI. In the figure, a data input terminal A and a clock input terminal B are input terminals of an LSI, and data and a reference clock are externally input to these terminals.
【００２０】図１において、リタイミング・フリップフ
ロップ１００は、データ入力端子Ａからの入力データ１
０を入力とし、リタイミングクロック２１を基にリタイ
ミングデータ１１を出力する。本実施例のクロック位相
調整回路は、リタイミング・フリップフロップ１００に
入力されるリタイミングクロック２１を生成するもので
あって、クロック配分バッファ１０１、位相比較器１０
２、位相一致検出回路１１１、制御部１２０、および可
変遅延回路１３０より構成されている。以下、各部につ
いて詳しく説明する。In FIG. 1, a retiming flip-flop 100 receives input data 1 from a data input terminal A.
0 is input, and the retiming data 11 is output based on the retiming clock 21. The clock phase adjusting circuit according to the present embodiment generates a retiming clock 21 input to a retiming flip-flop 100, and includes a clock distribution buffer 101, a phase comparator 10
2. It comprises a phase coincidence detection circuit 111, a control unit 120, and a variable delay circuit 130. Hereinafter, each part will be described in detail.
【００２１】クロック配分バッファ１０１は、クロック
入力端子Ｂに入力された基準クロックを入力とし、バッ
ファ遅延クロック１３を出力する。このクロック分配バ
ッファ１０１は入力される基準クロックを分配するクロ
ック受渡し部であり、出力されるバッファ遅延クロック
は基準クロックの位相に対してクロック受渡しによる遅
延が含まれたものとなっている。The clock distribution buffer 101 receives the reference clock input to the clock input terminal B and outputs a buffer delay clock 13. The clock distribution buffer 101 is a clock transfer unit that distributes an input reference clock, and the output buffer delay clock includes a delay due to clock transfer with respect to the phase of the reference clock.
【００２２】可変遅延回路１３０は、クロック分配バッ
ファ１０１から出力されたバッファ遅延クロック１３を
入力とし、入力されたバッファ遅延クロック１３に対し
て遅延調整を行ってリタイミングクロック２１を出力す
るものである。本実施例では、可変遅延回路１３０は、
基準クロック１２の１周期時間の１６分の１の時間単位
で遅延調整が行われるよう１対の遅延回路と選択回路が
４つ設けられ、最大で基準クロック１２の１周期時間ま
での遅延量の調節を行うことができる構成となってい
る。すなわち、この可変遅延回路１３０は、遅延回路１
０３〜１０６と、これら遅延回路毎に設けられた選択回
路１０７〜１１０と、これら選択回路における選択を制
御するための遅延選択デコード回路１１３とからなり、
各部は以下のような構成となっている。The variable delay circuit 130 receives the buffer delay clock 13 output from the clock distribution buffer 101, adjusts the delay of the input buffer delay clock 13, and outputs the retiming clock 21. . In the present embodiment, the variable delay circuit 130
A pair of delay circuits and four selection circuits are provided so that the delay adjustment is performed in units of 1/16 of one cycle time of the reference clock 12, and the amount of delay up to one cycle time of the reference clock 12 is maximum. It is configured to allow adjustment. That is, the variable delay circuit 130
03 to 106, selection circuits 107 to 110 provided for each of these delay circuits, and a delay selection decode circuit 113 for controlling selection in these selection circuits.
Each part has the following configuration.
【００２３】遅延回路１０３はクロック分配バッファ１
０１から出力されたバッファ遅延クロック１３を入力と
し、バッファ遅延クロック１３に対して基準クロック１
２の１周期の１６分の１時間の遅延調整を行って遅延ク
ロック１４を出力する。選択回路１０７は、遅延回路１
０３から出力された遅延クロック１４を一方の入力（入
力端子Ｄ側）とし、クロック分配バッファ１０１から出
力されたバッファ遅延クロック１３を他方の入力（入力
端子Ｃ側）とし、遅延量選択信号２６に基づいていずれ
かのクロックを選択し、これを遅延クロック１５として
出力する。The delay circuit 103 includes a clock distribution buffer 1
01 is input to the buffer delay clock 13 and the reference clock 1
The delay is adjusted by one-sixteenth of one cycle of 2, and the delay clock 14 is output. The selection circuit 107 includes the delay circuit 1
The delayed clock 14 output from the clock distribution buffer 03 is used as one input (input terminal D side), and the buffer delayed clock 13 output from the clock distribution buffer 101 is used as the other input (input terminal C side). Based on the selected clock, the selected clock is output as a delayed clock 15.
【００２４】遅延回路１０４は、上記選択回路１０７か
ら出力された遅延クロック１５を入力とし、その遅延ク
ロック１５に対して基準クロック１２の１周期の８分の
１時間の遅延調整を行って遅延クロック１６を出力す
る。選択回路１０８は、遅延回路１０４から出力された
遅延クロック１６を一方の入力（入力端子Ｆ側）とし、
選択回路１０７から出力されたバッファ遅延クロック１
５を他方の入力（入力端子Ｅ側）とし、遅延量選択信号
２６に基づいていずれかのクロックを選択し、これを遅
延クロック１７として出力する。The delay circuit 104 receives the delay clock 15 output from the selection circuit 107 as an input, adjusts the delay clock 15 by one-eighth of one cycle of the reference clock 12, and adjusts the delay clock. 16 is output. The selection circuit 108 uses the delayed clock 16 output from the delay circuit 104 as one input (input terminal F side),
Buffer delay clock 1 output from selection circuit 107
5 is set as the other input (input terminal E side), one of the clocks is selected based on the delay amount selection signal 26, and this is output as the delay clock 17.
【００２５】遅延回路１０５は、上記選択回路１０８か
ら出力された遅延クロック１７を入力とし、その遅延ク
ロック１７に対して基準クロック１２の１周期の４分の
１時間の遅延調整を行って遅延クロック１８を出力す
る。選択回路１０９は、遅延回路１０５から出力された
遅延クロック１８を一方の入力（入力端子Ｈ側）とし、
上記選択回路１０８から出力されたバッファ遅延クロッ
ク１７を他方の入力（入力端子Ｇ側）とし、遅延量選択
信号２６に基づいていずれかのクロックを選択し、これ
を遅延クロック１９として出力する。The delay circuit 105 receives the delay clock 17 output from the selection circuit 108 as an input, adjusts the delay of the delay clock 17 by one-fourth of one cycle of the reference clock 12, and 18 is output. The selection circuit 109 uses the delayed clock 18 output from the delay circuit 105 as one input (input terminal H side),
The buffer delay clock 17 output from the selection circuit 108 is used as the other input (the input terminal G side), and one of the clocks is selected based on the delay amount selection signal 26 and is output as the delay clock 19.
【００２６】遅延回路１０６は、上記選択回路１０９か
ら出力された遅延クロック１９を入力とし、その遅延ク
ロック１９に対して基準クロック１２の１周期の２分の
１時間の遅延調整を行って遅延クロック２０を出力す
る。選択回路１１０は、遅延回路１０６から出力された
遅延クロック２０を一方の入力（入力端子Ｊ側）とし、
上記選択回路１０９から出力されたバッファ遅延クロッ
ク１１９を他方の入力（入力端子Ｇ側）とし、遅延量選
択信号２６に基づいていずれかのクロックを選択し、こ
れをリタイミングクロック２１として出力する。The delay circuit 106 receives the delay clock 19 output from the selection circuit 109 as an input, adjusts the delay clock 19 for a half of one cycle of the reference clock 12, and 20 is output. The selection circuit 110 receives the delayed clock 20 output from the delay circuit 106 as one input (input terminal J side),
The buffer delay clock 119 output from the selection circuit 109 is used as the other input (the input terminal G side), and one of the clocks is selected based on the delay amount selection signal 26 and output as the retiming clock 21.
【００２７】遅延量選択デコード回路１１３は、後述す
る遅延量選択信号発生回路１１２から出力される遅延量
選択信号２４に基づいて上述の各選択回路１０７〜１１
０における出力の選択を制御するもので、各選択回路１
０７〜１１０へそれぞれ遅延量選択信号２６〜２７を出
力する。本実施例では、遅延量選択信号２４として
「０」から「１５」までの値が順次出力されるため、こ
の遅延量選択デコード回路１１３では、「０」から「１
５」の値に対して「基準クロック１２の１周期の１６分
の１時間」から「基準クロック１２の１周期時間（１６
分の１６）」の遅延量の調整が行われる。The delay amount selection decoding circuit 113 receives the above selection circuits 107 to 11 based on a delay amount selection signal 24 output from a delay amount selection signal generation circuit 112 described later.
0 to control the selection of the output.
The delay amount selection signals 26 to 27 are output to 07 to 110, respectively. In this embodiment, since values from “0” to “15” are sequentially output as the delay amount selection signal 24, the delay amount selection decoding circuit 113 outputs “0” to “1”.
5 ”to“ one cycle time of one cycle of the reference clock 12 ”to“ one cycle time (16
16 /) is adjusted.
【００２８】なお、上述した可変遅延回路１３０は、基
準クロック１２の１周期時間の１６分の１の時間単位で
遅延調整が行われるよう遅延回路および選択回路がそれ
ぞれ４つ設けられた構成となっているが、遅延調整時間
の単位はこれに限定されるものではなく、上述の遅延回
路および選択回路の構成もこれに限定されるものではな
い。The variable delay circuit 130 has a configuration in which four delay circuits and four selection circuits are provided so that the delay is adjusted in units of 1/16 of one cycle of the reference clock 12. However, the unit of the delay adjustment time is not limited to this, and the configurations of the above-described delay circuit and selection circuit are not limited to this.
【００２９】位相比較器１０２は、上述した可変遅延回
路１３０から出力されたリタイミングクロック２１を一
方の入力とし、クロック入力端子Ｂに入力された基準ク
ロック１２を他方の入力とし、これらクロックの位相を
比較した結果（位相比較結果２２）を出力する。The phase comparator 102 has one input of the retiming clock 21 output from the variable delay circuit 130 and the other input of the reference clock 12 input to the clock input terminal B. Are output (phase comparison result 22).
【００３０】位相一致検出回路１１１は、位相比較器１
０２から出力された位相比較結果２２を入力とし、入力
される位相比較結果２２から基準クロック１２とリタイ
ミングクロック２１の位相が一致（位相差がない）した
ことを検出すると位相一致信号２３を出力する。The phase coincidence detection circuit 111 includes a phase comparator 1
When the phase comparison result 22 output from the input signal 02 is input and it is detected from the input phase comparison result 22 that the phases of the reference clock 12 and the retiming clock 21 match (there is no phase difference), the phase matching signal 23 is output. I do.
【００３１】制御部１２０は、上述の遅延量選択デコー
ド回路１１３における各選択回路１０７〜１１０の出力
の選択を制御するもので、遅延量選択信号発生回路１１
２、中心遅延量レジスタ１１４、および遅延量選択信号
制限回路１１５で構成されている。以下、各部について
説明する。The control unit 120 controls the selection of the output of each of the selection circuits 107 to 110 in the delay amount selection decoding circuit 113.
2, a central delay amount register 114 and a delay amount selection signal limiting circuit 115. Hereinafter, each unit will be described.
【００３２】遅延量選択信号発生回路１１２は、上述の
遅延量選択デコード回路１１３に各選択回路１０７〜１
１０における出力の選択を制御させるための遅延量選択
信号２４を発生するものである。本実施例では、各選択
回路１０７〜１１０における出力の選択は基準クロック
１２の１周期の１６分の１の時間を単位遅延量として行
うので、この遅延量選択信号発生回路１１２からは遅延
量選択信号２４として「０」から「１５」までの値が順
次出力される。なお、この遅延量選択信号発生回路１１
２は、位相一致検出回路１１１の出力信号を一方の入力
としており、位相一致検出回路１１１から位相が一致し
た旨を示す信号（位相一致信号２３）が出力されると、
遅延量選択信号２４の値がその位相が一致したときの値
に固定され、この遅延量選択信号２４の値の固定は位相
が一致しなくなるまで行われる。中心遅延量レジスタ１
１４は、位相一致検出回路１１１の出力を一方の入力と
し、上記遅延量選択信号発生回路１１２から出力された
遅延量選択信号２４を他方の入力とし、位相一致検出回
路１１１から位相一致信号２３が出力されたときの遅延
量選択信号２４の値を保持し、これを中心遅延量２５と
して遅延量選択信号発生回路１１２へ出力する。The delay amount selection signal generation circuit 112 includes the delay amount selection decode circuit 113 and the selection circuits 107-1.
A delay amount selection signal 24 for controlling the output selection at 10 is generated. In the present embodiment, the selection of the output in each of the selection circuits 107 to 110 is performed with a time of 1/16 of one cycle of the reference clock 12 as a unit delay amount. Values from “0” to “15” are sequentially output as the signal 24. Note that this delay amount selection signal generation circuit 11
2 receives the output signal of the phase matching detection circuit 111 as one input, and when a signal indicating that the phases match (phase matching signal 23) is output from the phase matching detection circuit 111,
The value of the delay amount selection signal 24 is fixed to the value when the phases match, and the value of the delay amount selection signal 24 is fixed until the phases do not match. Center delay register 1
Reference numeral 14 designates an output of the phase coincidence detection circuit 111 as one input, a delay amount selection signal 24 output from the delay amount selection signal generation circuit 112 as the other input, and a phase coincidence signal 23 from the phase coincidence detection circuit 111. The value of the delay amount selection signal 24 at the time of output is held, and is output to the delay amount selection signal generation circuit 112 as the central delay amount 25.
【００３３】遅延量選択信号制限回路１１５は、遅延量
選択信号発生回路１１２において一度固定された遅延量
選択信号２４の値が位相の不一致により再度固定を行わ
なければならなくなった場合に、遅延量選択信号発生回
路１１２における遅延量選択信号２４の遅延量調整範囲
を制限するものである。この遅延量選択信号制限回路１
１５では、中心遅延量レジスタ１１４から遅延量選択信
号発生回路１１２に入力される中心遅延量２５を基に、
遅延量選択信号２４の遅延量調整範囲が制限される。The delay amount selection signal limiting circuit 115 controls the delay amount when the value of the delay amount selection signal 24 once fixed in the delay amount selection signal generation circuit 112 has to be fixed again due to a phase mismatch. This limits the delay amount adjustment range of the delay amount selection signal 24 in the selection signal generation circuit 112. This delay amount selection signal limiting circuit 1
At 15, based on the center delay amount 25 input from the center delay amount register 114 to the delay amount selection signal generation circuit 112,
The delay amount adjustment range of the delay amount selection signal 24 is limited.
【００３４】この制御部１２０では、一度固定された遅
延量選択信号２４の値が位相の不一致により再度固定を
行わなければならなくなった場合は、中心遅延量レジス
タ１１４から出力される中心遅延量２５を基に遅延量選
択信号制限回路１１５により遅延量選択信号２４の遅延
量調整範囲が制限され、制限された範囲内で遅延量選択
信号２４が出力される。In the control section 120, when the value of the fixed delay amount selection signal 24 has to be fixed again due to the phase mismatch, the central delay amount 25 output from the central delay amount register 114 is output. , The delay amount adjustment range of the delay amount selection signal 24 is limited by the delay amount selection signal limiting circuit 115, and the delay amount selection signal 24 is output within the limited range.
【００３５】次に、このクロック位相調整回路の動作に
ついて説明する。ここでは、電源投入時およびリセット
時など初期設定時における位相調整と、初期設定以後に
おける位相調整とに分けて説明する。Next, the operation of the clock phase adjusting circuit will be described. Here, the phase adjustment at the time of initial setting such as power-on and reset, and the phase adjustment after the initial setting will be described separately.
【００３６】（１）初期設定時 電源投入またはリセットが行われると、遅延量選択信号
発生回路１１２からは、遅延量選択信号２４として遅延
量調整範囲の「０」〜「１５」の値が順次出力される。
この時点では基準クロック１２とリタイミングクロック
２１との位相は一致していないため、位相比較器１０２
におけるこれらクロックの位相比較結果は位相不一致を
示し、位相一致検出回路１１１からは位相一致信号２１
は出力されてない。(1) Initial Setting When the power is turned on or reset, the delay amount selection signal generating circuit 112 sequentially outputs the delay amount adjustment signal "0" to "15" as the delay amount selection signal 24. Is output.
At this time, since the phases of the reference clock 12 and the retiming clock 21 do not match, the phase comparator 102
The phase comparison result of these clocks in FIG.
Is not output.
【００３７】遅延量選択信号発生回路１１２から遅延量
選択信号２４として「０」〜「１５」の値が順次出力さ
れると、遅延量選択デコード回路１１３では「０」〜
「１５」の値に応じて「基準クロック１２の１周期の１
６分の１時間」から「基準クロック１２の１周期時間」
の遅延量の選択が行われる。例えば、遅延量選択信号２
４として「０」が入力された場合には、遅延量選択デコ
ード回路１１３により、選択回路１０７に対しては遅延
回路１０３の出力を選択せ、その他の選択回路１０８〜
１１０に対しては遅延回路１０４〜１０６の出力を選択
させないように制御される。これにより基準クロック１
２の１周期の１６分の１時間の遅延調整が可変手段１３
０において行われることとなる。When values “0” to “15” are sequentially output from the delay amount selection signal generation circuit 112 as the delay amount selection signal 24, the delay amount selection decode circuit 113 outputs “0” to “15”.
According to the value of “15”, “1 of one cycle of the reference clock 12”
1/6 hour "to" one cycle time of reference clock 12 "
Is selected. For example, the delay amount selection signal 2
When “0” is input as 4, the output of the delay circuit 103 is selected for the selection circuit 107 by the delay amount selection decoding circuit 113, and the other selection circuits 108 to 108 are selected.
110 is controlled so that the outputs of the delay circuits 104 to 106 are not selected. Thereby, the reference clock 1
The delay adjustment of one-sixteenth hour of one cycle of 2
0.
【００３８】上記のようにして遅延量選択信号２４の
「０」〜「１５」の値に応じて「基準クロック１２の１
周期の１６分の１時間」から「基準クロック１２の１周
期時間」の遅延量が順次選択されて遅延調整が行われる
と、遅延量選択信号２４の「０」〜「１５」のいずれか
の値で基準クロック１２とリタイミングクロック２１と
の位相が一致することとなる。以下、説明を簡単にする
ため、遅延量選択信号２４が「７」の値のときに基準ク
ロック１２とリタイミングクロック２１との位相が一致
したものとして説明する。As described above, according to the value of “0” to “15” of the delay amount selection signal 24, “1 of the reference clock 12”
When the delay amount from “1/16 of the cycle” to “one cycle time of the reference clock 12” is sequentially selected and the delay adjustment is performed, any one of “0” to “15” of the delay amount selection signal 24 is selected. The phase of the reference clock 12 matches the phase of the retiming clock 21 by the value. Hereinafter, for the sake of simplicity, the description will be made on the assumption that the phases of the reference clock 12 and the retiming clock 21 match when the delay amount selection signal 24 has a value of “7”.
【００３９】基準クロック１２とリタイミングクロック
２１の位相が一致すると、位相比較器１０２からの位相
比較結果を基に位相一致検出回路１１１によりその位相
一致が検出されて位相一致信号２３が出力される。When the phases of the reference clock 12 and the retiming clock 21 match, the phase match is detected by the phase match detection circuit 111 based on the phase comparison result from the phase comparator 102, and the phase match signal 23 is output. .
【００４０】位相一致検出回路１１１から位相一致信号
２３が出力されると、遅延量選択信号発生回路１１２で
は、遅延量選択信号２４の値がその位相が一致した
「７」の値に固定され、これ以後は、ノイズ等による位
相のずれが生じて位相比較器１０２における位相比較結
果が位相不一致を示し、位相一致検出回路１１１から位
相一致信号２３が出力されなくなるまで「７」の値に固
定された状態が維持される。他方、中心遅延量レジスタ
１１４では、位相一致信号２３が出力された時点の遅延
量選択信号発生回路１１２の出力値、すなわち上記位相
一致により固定された遅延量選択信号２４の「７」値が
保持される。When the phase coincidence signal 23 is output from the phase coincidence detection circuit 111, the delay amount selection signal generation circuit 112 fixes the value of the delay amount selection signal 24 to the value "7" whose phase coincides. Thereafter, a phase shift due to noise or the like occurs, and the phase comparison result in the phase comparator 102 indicates phase mismatch, and is fixed at “7” until the phase match signal 23 is no longer output from the phase match detection circuit 111. State is maintained. On the other hand, the center delay amount register 114 holds the output value of the delay amount selection signal generation circuit 112 at the time when the phase coincidence signal 23 is output, that is, the “7” value of the delay amount selection signal 24 fixed by the phase coincidence. Is done.
【００４１】以上のように、本実施例のクロック位相調
整回路では、初期設定時の位相調整の際には、可変遅延
回路１３０において遅延量選択信号２４の「０」〜「１
５」の値に応じた「基準クロック１２の１周期の１６分
の１時間」から「基準クロック１２の１周期時間」の遅
延時間が順次選択され、クロック配分バッファ１０１か
ら出力されたバッファ遅延クロック１３に対してその選
択された遅延時間分の遅延調整が行われ、基準クロック
１２とリタイミングクロック２１との位相が一致する状
態に維持される。As described above, in the clock phase adjusting circuit according to the present embodiment, when the phase is adjusted at the time of initial setting, the variable delay circuit 130 sets the delay amount selection signal 24 to “0” to “1”.
The delay time from “one-sixteenth of one cycle of the reference clock 12” to “one cycle time of the reference clock 12” corresponding to the value of “5” is sequentially selected, and the buffer delay clock output from the clock distribution buffer 101 is selected. 13 is adjusted for the selected delay time, and the reference clock 12 and the retiming clock 21 are maintained in the same phase.
【００４２】（２）初期設定以後 本来、基準クロック１２とリタイミングクロック２１と
の位相の同期は、初期設定時に可変遅延回路１３０にお
いて固定された遅延時間でほぼ一定に決るものであるこ
とから、ここでは、上述の初期設定時に遅延量選択信号
発生回路１１２において固定された遅延量選択信号２４
の値、すなわち中心遅延量レジスタ１１４に保持された
遅延量選択信号２４の値を基準として位相調整範囲が制
限される。以下の説明では、説明を簡単化するため、遅
延量選択信号２４が「７」の値のときに基準クロック１
２とリタイミングクロック２１との位相が一致し、遅延
量選択信号発生回路１１２から出力される遅延量選択信
号２４の値が「７」の値に固定され、中心遅延量レジス
タ１１４により遅延量選択信号２４の「７」値が保持さ
れているものとして説明する。(2) After Initial Setting Originally, the synchronization of the phases of the reference clock 12 and the retiming clock 21 is determined to be substantially constant by the delay time fixed in the variable delay circuit 130 at the time of initial setting. Here, the delay amount selection signal 24 fixed in the delay amount selection signal
, That is, the value of the delay amount selection signal 24 held in the center delay amount register 114, the phase adjustment range is limited. In the following description, for simplicity of description, the reference clock 1 is used when the delay amount selection signal 24 has a value of “7”.
2 and the retiming clock 21 have the same phase, the value of the delay amount selection signal 24 output from the delay amount selection signal generation circuit 112 is fixed to a value of “7”, and the delay amount is selected by the central delay amount register 114. The description will be made assuming that the “7” value of the signal 24 is held.
【００４３】いま、ノイズおよび瞬断により基準クロッ
ク１２とリタイミングクロック２１との位相にずれが生
じると、位相比較器１０２におけるこれらクロックの位
相比較結果は位相不一致を示すこととなり、位相一致検
出回路１１１からは位相一致信号２１が出力されなく
る。If a phase shift occurs between the reference clock 12 and the retiming clock 21 due to noise and instantaneous interruption, the phase comparison result of these clocks in the phase comparator 102 indicates a phase mismatch, and the phase match detection circuit 111 does not output the phase matching signal 21.
【００４４】位相一致検出回路１１１から位相一致信号
２１が出力されなくると、それまで固定されていた遅延
量選択信号発生回路１１２の出力、すなわち「７」の値
に固定された遅延量選択信号２４の固定が解除される。If the phase coincidence signal 21 is not output from the phase coincidence detection circuit 111, the output of the delay amount selection signal generation circuit 112, which has been fixed up to that time, that is, the delay amount selection signal fixed to the value of "7" 24 is released.
【００４５】遅延量選択信号発生回路１１２の出力の固
定が解除されると、制御部１２０による以下のような制
御が行われる。When the output of the delay amount selection signal generation circuit 112 is released from being fixed, the control unit 120 performs the following control.
【００４６】中心遅延量レジスタ１１４から初期設定時
に保持された遅延量選択信号２４の「７」の値が中心遅
延量として出力される。すると、遅延量選択信号制限回
路１１５により、遅延量調整範囲がその出力された中心
遅延量（「７」の値）を中心とする所定の範囲、例えば
「７」の値の前後２つの値を含む「５」〜「９」の値の
範囲に制限され、遅延量選択信号発生回路１１２からは
遅延量選択信号２４として「５」〜「９」の値が順次出
力される。The value of “7” of the delay amount selection signal 24 held at the time of initial setting is output from the center delay amount register 114 as the center delay amount. Then, the delay amount selection signal limiting circuit 115 sets the delay amount adjustment range to a predetermined range centered on the outputted center delay amount (the value of “7”), for example, two values before and after the value of “7”. The value is limited to the range of “5” to “9”, and the values of “5” to “9” are sequentially output from the delay amount selection signal generation circuit 112 as the delay amount selection signal 24.
【００４７】遅延量選択信号発生回路１１２から遅延量
選択信号２４として「５」〜「９」の値が順次出力され
ると、遅延量選択デコード回路１１３では、「５」〜
「９」の値に応じて「基準クロック１２の１周期の１６
分の６時間」から「基準クロック１２の１周期の１６分
の１０時間」の遅延量が順次選択され、可変遅延回路１
３０ではこれら選択された遅延量についての遅延調整が
行われる。When values “5” to “9” are sequentially output from the delay amount selection signal generation circuit 112 as the delay amount selection signal 24, the delay amount selection decode circuit 113 outputs “5” to “9”.
According to the value of “9”, “16 of one cycle of the reference clock 12”
The delay amount from “sixteenths of a minute” to “tenths of a sixteenth of one cycle of the reference clock 12” is sequentially selected.
At 30, a delay adjustment is performed for the selected delay amount.
【００４８】上述のようにして「基準クロック１２の１
周期の１６分の６時間」から「基準クロック１２の１周
期の１６分の１０時間」の遅延量で遅延調整が行われ、
いずれかの遅延量の調整で基準クロック１２とリタイミ
ングクロック２１との位相が一致すると、位相比較器１
０２にからの位相比較結果が位相一致を示すこととな
り、位相一致検出回路１１１によりその位相一致が検出
されて位相一致信号２３が出力される。As described above, "1 of the reference clock 12"
The delay adjustment is performed with a delay amount of “6/6 hours of the cycle” to “10/16 hours of one cycle of the reference clock 12”.
If the phase of the reference clock 12 matches the phase of the retiming clock 21 by adjusting any delay amount, the phase comparator 1
02 indicates the phase match, the phase match detection circuit 111 detects the phase match, and outputs the phase match signal 23.
【００４９】位相一致検出回路１１１から位相一致信号
２３が出力されると、前述した初期設定時の場合と同様
にして、遅延量選択信号発生回路１１２の出力値の固
定、および中心遅延量レジスタ１１４における遅延量選
択信号発生回路１１２の出力値の保持が行われる。例え
ば「６」の値で基準クロック１２とリタイミングクロッ
ク２１との位相が一致した場合には、遅延量選択信号発
生回路１１２から出力される遅延量選択信号２４は
「６」の値に固定され、中心遅延量レジスタ１１４には
その「６」の値が保持される。When the phase coincidence signal 23 is output from the phase coincidence detection circuit 111, the output value of the delay amount selection signal generation circuit 112 is fixed and the center delay amount register 114 is fixed in the same manner as in the above-described initialization. , The output value of the delay amount selection signal generation circuit 112 is held. For example, when the phase of the reference clock 12 matches the phase of the retiming clock 21 with the value of “6”, the delay amount selection signal 24 output from the delay amount selection signal generation circuit 112 is fixed at the value of “6”. , The central delay amount register 114 holds the value of “6”.
【００５０】以上のように、上記のような遅延量選択信
号発生回路１１２の出力値の固定、および中心遅延量レ
ジスタ１１４における遅延量選択信号発生回路１１２の
出力値の保持が、外乱による位相ずれが生じる度に行わ
れる。As described above, the fixing of the output value of the delay amount selection signal generation circuit 112 and the holding of the output value of the delay amount selection signal generation circuit 112 in the center delay amount register 114 are caused by the phase shift due to the disturbance. Is carried out every time the error occurs.
【００５１】なお、以上説明した本実施例のクロック位
相調整回路では、図１に示す御部１２０は、その都度中
心遅延量レジスタ１１４に保持された値を基に遅延量調
整範囲が制限さるよう構成されているが、構成はこれに
限定されるものではなく、例えば初期設定時において全
遅延範囲に渡って遅延調整を行って得られた遅延量を最
適遅延量として保持し、初期設定以後はその保持した最
適遅延量を基に所定の遅延範囲について遅延調整を行う
ことができるような構成としてもよい。この場合は、初
期設定時において、基準クロックの１周期時間のＮ（自
然数）分の１の時間を単位遅延量として１周期時間のＮ
分の１時間から１周期時間の遅延量の範囲について順次
遅延調整を行って、基準クロックとリタイミングクロッ
クとの位相が一致する遅延量を最適遅延量とし、初期設
定以後は、得られた最適遅延量を基に基準クロックの１
周期時間のＮ分の１時間から１周期時間の遅延量の所定
範囲について遅延調整を行うこととなる。In the clock phase adjustment circuit of the present embodiment described above, the control unit 120 shown in FIG. 1 limits the delay amount adjustment range based on the value held in the center delay amount register 114 each time. Although it is configured, the configuration is not limited to this.For example, at the time of initial setting, the delay amount obtained by performing the delay adjustment over the entire delay range is held as the optimum delay amount, and after the initial setting, A configuration may be employed in which delay adjustment can be performed for a predetermined delay range based on the held optimal delay amount. In this case, at the time of initial setting, one unit of N (natural number) of one cycle time of the reference clock is used as a unit delay amount, and N times of one cycle time
Delay adjustment is sequentially performed for the range of the delay amount from one-hour to one cycle time, and the delay amount in which the phases of the reference clock and the retiming clock match is set as the optimum delay amount. 1 of the reference clock based on the amount of delay
The delay adjustment is performed for a predetermined range of the delay amount from one-Nth of the cycle time to one cycle time.
【００５２】[0052]
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。Since the present invention is configured as described above, it has the following effects.
【００５３】請求項１に記載のものにおいては、初期設
定以後は、遅延量の調整範囲が初期設定時に得られた最
適遅延量を基準とする所定範囲に制限されるので、ノイ
ズや基準クロック瞬断等の外乱が発生した場合において
再位相引き込みの際のリタイミングクロックの位相が大
きくふらつきことがなくなる。よって、再位相引き込み
の間にリタイミングデータに誤りが発生することを防止
することができ、信頼性が向上するという効果がある。According to the first aspect of the present invention, after the initial setting, the adjustment range of the delay amount is limited to a predetermined range based on the optimum delay amount obtained at the time of the initial setting. When disturbance such as disconnection occurs, the phase of the retiming clock at the time of re-phase pull-in does not greatly fluctuate. Therefore, it is possible to prevent an error from occurring in the retiming data during the re-phase pull-in, and there is an effect that reliability is improved.
【００５４】請求項２に記載のものにおいては、その都
度保持手段に保持された値を基に遅延量調整範囲が制限
さるよう構成されているので、例えば環境温度の変化に
より遅延量がゆっくりと変化した場合には、保持手段に
保持される値はその変化に応じたものとなる。よって、
上記効果に加えて、温度変化などによるゆっくりとした
遅延量の変化に追従して遅延量調整範囲が制限できると
いう効果がある。According to the second aspect of the present invention, since the delay amount adjustment range is limited based on the value held in the holding means each time, for example, the delay amount is slowly changed due to a change in environmental temperature. If the value has changed, the value held in the holding means is in accordance with the change. Therefore,
In addition to the above effects, there is an effect that the delay amount adjustment range can be limited by following a slow change in the delay amount due to a temperature change or the like.
【図１】本発明の一実施例のクロック位相調整回路の概
略構成を示すブロック図である。FIG. 1 is a block diagram illustrating a schematic configuration of a clock phase adjustment circuit according to an embodiment of the present invention.
【図２】従来のクロック位相調整回路の概略構成を示す
ブロック図である。FIG. 2 is a block diagram illustrating a schematic configuration of a conventional clock phase adjustment circuit.
１００ リタイミング・フリップフロップ １０１ クロック分配バッファ １０２ 位相比較器 １０３〜１０６ 遅延回路 １０７〜１１０ 選択回路 １１１ 位相一致検出回路 １１２ 遅延量選択信号発生回路 １１３ 遅延量選択デコード回路 １１４ 中心遅延量レジスタ １１５ 遅延量選択信号制限回路 １２０ 制御部 １３０ 可変遅延回路 REFERENCE SIGNS LIST 100 Retiming flip-flop 101 Clock distribution buffer 102 Phase comparator 103 to 106 Delay circuit 107 to 110 Selection circuit 111 Phase coincidence detection circuit 112 Delay amount selection signal generation circuit 113 Delay amount selection decode circuit 114 Central delay amount register 115 Delay amount Selection signal limiting circuit 120 Control unit 130 Variable delay circuit
Claims (2)
クを分配して得られるリタイミングクロックとの位相を
調整するクロック位相調整回路であって、 前記基準クロックの受渡しを行うクロック分配バッファ
と、 前記クロック分配バッファの出力に対して、前記基準ク
ロックの１周期のＮ（自然数）分の１の時間を単位遅延
量として１周期のＮ分の１時間から１周期時間の遅延量
の範囲で選択的に遅延調整を行い、これを前記リタイミ
ンクロックとして出力する可変遅延手段と、 前記基準クロックを一方の入力とし、前記可変遅延手段
から出力されたリタイミングクロックを他方の入力と
し、これらの位相を比較した位相比較結果を出力する位
相比較器と、 前記位相比較器から出力された位相比較結果より前記基
準クロックと前記リタイミングクロックとの位相が一致
したことを検出すると位相一致信号を出力する位相一致
検出回路と、 前記位相一致検出回路の出力を入力とし、前記可変遅延
手段における遅延調整の際の遅延量の選択を制御する制
御手段と、を有し、 前記制御手段は、初期設定時は、前記可変遅延手段にお
ける遅延調整を前記１周期のＮ分の１時間から１周期時
間の遅延量の範囲に渡って行わせ、前記位相一致検出回
路から位相一致信号が出力されたときの遅延量を最適遅
延量とし、初期設定以後は、前記可変遅延手段における
遅延調整を該最適遅延量を基準とする所定範囲の遅延量
について行わせることを特徴とするクロック位相調整回
路。1. A clock phase adjusting circuit that adjusts a phase of an input reference clock and a retiming clock obtained by distributing the reference clock, comprising: a clock distribution buffer that transfers the reference clock; With respect to the output of the clock distribution buffer, one unit of N (natural number) of one cycle of the reference clock is used as a unit delay amount, and the time is selectively selected in a range of 1 / N of one cycle to one cycle time. Variable delay means for outputting the same as the retiming clock; the reference clock as one input; and the retiming clock output from the variable delay means as the other input. A phase comparator that outputs a compared phase comparison result; and the reference clock and the retired data based on the phase comparison result output from the phase comparator. A phase coincidence detection circuit that outputs a phase coincidence signal when detecting that the phase coincides with the phase of the switching clock, and an input of the output of the phase coincidence detection circuit, and selection of a delay amount at the time of delay adjustment in the variable delay means. Control means for controlling, at the time of initial setting, the delay adjustment in the variable delay means over a range of 1 / Nth of the one cycle to a delay amount of one cycle time. The delay amount when the phase coincidence signal is output from the phase coincidence detection circuit is defined as the optimal delay amount. After the initial setting, the delay adjustment by the variable delay means is performed within a predetermined range based on the optimal delay amount. A clock phase adjustment circuit characterized in that the adjustment is performed on the amount.
において、 制御手段は、基準クロックの１周期のＮ（自然数）分の
１時間から１周期時間の各遅延量に対応した遅延量選択
信号を出力する遅延選択信号発生回路と、前記遅延選択
信号発生回路および位相一致検出回路の出力を入力と
し、前記位相一致検出回路から位相一致信号が出力され
たときの前記遅延選択信号発生回路の出力を保持する保
持手段と、前記遅延選択信号発生回路から出力される遅
延量選択信号の範囲を制限する遅延量選択信号制限回路
とからなり、 可変遅延手段は、基準クロックの１周期のＮ（自然数）
分の１の時間を単位遅延量として１周期のＮ分の１時間
から１周期時間の遅延量の範囲で選択的に遅延調整が可
能な複数の遅延回路と、前記遅延選択信号発生回路から
出力された遅延量選択信号に応じて前記複数の遅延回路
のうちから１つまたは複数の遅延回路を選択する選択回
路とからなり、 初期設定時は、前記遅延選択信号発生回路が基準クロッ
クの１周期時間のＮ分の１時間から１周期時間の遅延量
に対応する遅延量選択信号を順次出力し、前記保持手段
が前記位相一致検出回路から位相一致信号が出力された
ときの遅延量選択信号を保持し、初期設定以後は、該前
記保持手段により保持した遅延量選択信号を基に前記遅
延量選択信号制限回が前記遅延選択信号発生回路から出
力される遅延量選択信号の範囲を制限することを特徴と
するクロック位相調整回路。2. The clock phase adjustment circuit according to claim 1, wherein the control means includes a delay amount selection signal corresponding to each delay amount from 1 / N (natural number) of one cycle of the reference clock to one cycle time. , A delay selection signal generating circuit for outputting a signal, an output of the delay selection signal generating circuit and an output of the phase matching detection circuit, and an output of the delay selection signal generating circuit when a phase matching signal is output from the phase matching detection circuit. And a delay amount selection signal limiting circuit that limits the range of the delay amount selection signal output from the delay selection signal generating circuit. The variable delay unit includes one cycle of N (a natural number) of the reference clock. )
A plurality of delay circuits capable of selectively adjusting the delay in a range of 1 / Nth of one cycle to 1 cycle of time as a unit delay amount, and output from the delay selection signal generation circuit; And a selection circuit for selecting one or a plurality of delay circuits from among the plurality of delay circuits in accordance with the selected delay amount selection signal. A delay amount selection signal corresponding to a delay amount of one-Nth of the time to one cycle time is sequentially output, and the holding unit outputs the delay amount selection signal when the phase coincidence signal is output from the phase coincidence detection circuit. Holding, and after the initial setting, the delay amount selection signal limiting circuit limits the range of the delay amount selection signal output from the delay selection signal generation circuit based on the delay amount selection signal held by the holding means. Characterized by Clock phase adjustment circuit.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7116007A JP2803596B2 (en) | 1995-05-15 | 1995-05-15 | Clock phase adjustment circuit |
Applications Claiming Priority (1)
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|---|---|
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