JP2803479B2 - Serial data receiver - Google Patents
Serial data receiverInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はシリアルデータ受信装置
に関し、特にマイクロコンピュータに内蔵される汎用の
非同期シリアルデータ受信用のシリアルデータ受信装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial data receiving apparatus, and more particularly to a serial data receiving apparatus built in a microcomputer for receiving general-purpose asynchronous serial data.
【０００２】[0002]
【従来の技術】マイクロコンピュータと周辺デーバイス
や他のマイクロコンピュータとの通信手段としてシリア
ルインタフェースがよく用いられる。これは複数（通常
は８）ビットを単位データとするデータを２あるいは３
本の信号線により送受信するインタフェース方式であ
る。送信側ではデータを最上位ビット（ＭＳＢ）または
最下位ビット（ＬＳＢ）から１ビットずつ送信し、受信
側は送信されてきたデータを順次ラッチして元の複数ビ
ットから成るパラレルデータに復元する。2. Description of the Related Art A serial interface is often used as a communication means between a microcomputer and peripheral devices or other microcomputers. This means that data having a plurality of (usually 8) bits as unit data is 2 or 3 bits.
This is an interface method for transmitting and receiving signals via the signal lines. The transmitting side transmits data one bit at a time from the most significant bit (MSB) or the least significant bit (LSB), and the receiving side sequentially latches the transmitted data and restores the original parallel data composed of a plurality of bits.
【０００３】従来のこの種のシリアルデータ受信装置
は、図４に示すように、８ビット単位のシリアル受信デ
ータＤＲをシフトクロックＣＫにより順次ラッチするシ
フトレジスタ１と、シリアル受信データＤＲの受信開始
によりシフトクロックＣＫを出力し受信が完了するとシ
フトクロックＣＫを停止して受信完了信号ＣＲを出力す
る受信制御回路２と、シリアル受信データＤＲの受信に
おけるエラー検出を行ない受信エラーが発生したら受信
エラー信号Ｅをアクティブにするとともにエラーステー
タスＥＳを出力するエラー検出回路３と、データバス４
と、シフトレジスタ１でラッチされたラッチ受信データ
ＳＲを保持する受信データバッファ５と、エラーステー
タスＥＳを保持するエラーステータスレジスタ６とを備
えて構成されていた。As shown in FIG. 4, a conventional serial data receiving apparatus of this type includes a shift register 1 for sequentially latching serial received data DR in units of 8 bits by a shift clock CK and a start of reception of the serial received data DR. The reception control circuit 2 which outputs the shift clock CK and stops the shift clock CK when the reception is completed, and outputs the reception completion signal CR. The reception control circuit 2 detects an error in the reception of the serial reception data DR, and the reception error signal E when a reception error occurs. And an error detecting circuit 3 for outputting an error status ES and a data bus 4
And a reception data buffer 5 for holding the latched reception data SR latched by the shift register 1, and an error status register 6 for holding the error status ES.
【０００４】次に、従来のシリアルデータ受信装置の動
作について説明する。Next, the operation of the conventional serial data receiving device will be described.
【０００５】まず、受信制御回路２は、シリアル受信デ
ータＤＲが’１’から’０’に変化したことによりスタ
ートビットを検出して送信が開始されたと認識し、シフ
トクロックＣＫを発生して受信を開始する。シフトクロ
ックＣＫの立上り毎に受信データＤＲはシフトレジスタ
１に順次ラッチされ、立下り毎にシフトされる。また、
受信データＤＲはシフトレジスタ１に格納されると同時
にエラー検出回路３にも転送され、受信データＤＲのパ
リティチエックを行なう。周知のように、パリティチエ
ックは、キャラクタ中の’１’の数が偶数あるいは奇数
であることを点検することによりデータが正しいがどう
かを検査する方法である。First, the reception control circuit 2 detects a start bit when the serial reception data DR changes from “1” to “0”, recognizes that transmission has started, generates a shift clock CK, and performs reception. To start. The received data DR is sequentially latched in the shift register 1 at every rising edge of the shift clock CK, and is shifted every falling edge. Also,
The reception data DR is stored in the shift register 1 and also transferred to the error detection circuit 3 at the same time, and performs a parity check of the reception data DR. As is well known, the parity check is a method of checking whether data is correct by checking that the number of '1's in a character is even or odd.
【０００６】８ビット分のデータを受信するとシフトク
ロックＣＫは停止し、さらに受信データＤＲが’１’に
なったこと、すなわちストップビットを検出することに
より送信が完了したことを認識し、受信が完了する。上
記ストップビットが検出されないとフレームエラーとな
り、受信エラーが発生する。When eight bits of data are received, the shift clock CK stops, and furthermore, it is recognized that the reception data DR has become "1", that is, by detecting the stop bit, that transmission has been completed. Complete. If the stop bit is not detected, a frame error occurs and a reception error occurs.
【０００７】受信が完了すると、受信完了信号ＣＲがア
クティブレベルに変化し、シフトレジスタ１に格納され
ていたラッチ受信データＳＲが受信データバッフア５に
転送される。受信データバッフア５のデータ読出し前に
次の受信が完了するとオーバランエラーとなり、受信エ
ラーが発生する。When the reception is completed, the reception completion signal CR changes to the active level, and the latch reception data SR stored in the shift register 1 is transferred to the reception data buffer 5. If the next reception is completed before the data is read from the reception data buffer 5, an overrun error occurs and a reception error occurs.
【０００８】受信エラーが発生していれば、受信エラー
信号Ｅがアクティブレベルに変化する。同時に受信エラ
ーの発生の有無とその種類を表すエラーステータスＥＳ
がエラーステータスレジスタ６に記憶される。If a reception error has occurred, the reception error signal E changes to the active level. At the same time, an error status ES indicating whether a reception error has occurred and its type.
Is stored in the error status register 6.
【０００９】受信完了信号ＣＲはそのまま受信完了割込
ＩＣＲとして出力される。また、受信完了信号ＣＲはＡ
ＮＤ回路Ａ１により受信エラー信号Ｅと論理積演算が行
なわれ、その結果が１であれば受信エラー割込ＩＥが発
生する。The reception completion signal CR is output as it is as a reception completion interrupt ICR. The reception completion signal CR is A
An AND operation is performed on the reception error signal E by the ND circuit A1, and if the result is 1, a reception error interrupt IE occurs.
【００１０】受信完了割込ＩＣＲの優先順位が受信エラ
ー割込ＩＥの優先順位より高い場合には、まず、受信完
了処理が起動されれる。この場合は、まず、受信データ
バッファ５を読出し、ラッチ受信データＳＲをメモリ等
に転送した後に受信エラー割込ＩＥが発生していれば、
受信エラー処理が起動される。また、受信エラー割込Ｉ
Ｅの優先順位が受信完了割込ＩＣＲの優先順位より高い
場合には、まず、受信エラー処理が起動される。この場
合は、エラーステータスレジスタ６を読出し、エラーの
内容に応じてエラー処理が実行される。その後、受信完
了処理が起動されれる。受信完了処理では、まず、受信
エラーの有無を検査し、受信エラーが発生していなけれ
ば受信データバッファ５を読出し、ラッチ受信データＳ
Ｒをメモリ等に転送して処理を終了する。受信エラーが
発生していれば、何もせずに処理を終了するというもの
であった。When the priority of the reception completion interrupt ICR is higher than the priority of the reception error interruption IE, first, the reception completion processing is started. In this case, first, if the reception error buffer IE occurs after reading the reception data buffer 5 and transferring the latch reception data SR to a memory or the like,
The reception error processing is started. In addition, reception error interrupt I
If the priority of E is higher than the priority of the reception completion interrupt ICR, first, reception error processing is started. In this case, the error status register 6 is read, and error processing is executed according to the content of the error. Thereafter, the reception completion processing is started. In the reception completion processing, first, the presence or absence of a reception error is checked, and if no reception error has occurred, the reception data buffer 5 is read out and the latch reception data S
R is transferred to a memory or the like, and the process ends. If a reception error has occurred, the process is terminated without any further action.
【００１１】[0011]
【発明が解決しようとする課題】上述した従来のシリア
ルデータ受信装置は、受信エラーの有無に関係なく受信
完了割込が発生するので、受信完了割込の優先順位が受
信エラー割込の優先順位より高い場合には受信エラーの
有無に関係なく受信完了処理が起動され受信エラーの種
類の検出が不可能になるという欠点があった。In the above-described conventional serial data receiving apparatus, the reception completion interrupt occurs regardless of the presence or absence of a reception error. Therefore, the priority of the reception completion interrupt is determined by the priority of the reception error interruption. If it is higher, the reception completion process is started regardless of the presence or absence of the reception error, and it is impossible to detect the type of the reception error.
【００１２】また、受信エラー割込の優先順位が受信完
了割込の優先順位より高い場合には受信完了処理におい
て常に受信エラーの有無による受信データの正当性を検
査する必要があるため受信効率が低下するという欠点が
あった。When the priority of the reception error interrupt is higher than the priority of the reception completion interrupt, it is necessary to always check the validity of the reception data based on the presence or absence of the reception error in the reception completion processing, so that the reception efficiency is reduced. There was a drawback of lowering.
【００１３】[0013]
【課題を解決するための手段】本発明のシリアルデータ
受信装置は、シリアル受信データをパラレルデータに変
換するシリアルデータ受信装置において、前記シリアル
受信データの受信エラーの有無を検出し受信エラーが有
る場合に受信エラー信号を発生する受信エラー検出手段
と、前記シリアル受信データの受信が完了したことを知
らせる受信完了信号を発生する受信完了信号発生手段
と、前記受信完了信号と前記受信エラー信号とから受信
完了割込と受信エラー割込とを排他的に発生する受信完
了エラー割込発生手段とを備えて構成されている。SUMMARY OF THE INVENTION A serial data receiving apparatus according to the present invention is a serial data receiving apparatus for converting serial received data into parallel data. Receiving error detection means for generating a reception error signal, reception completion signal generation means for generating a reception completion signal notifying that the reception of the serial reception data has been completed, and receiving from the reception completion signal and the reception error signal. A reception completion error interrupt generating means for exclusively generating a completion interrupt and a reception error interrupt is provided.
【００１４】[0014]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００１５】図１は、本発明のシリアルデータ受信装置
の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a serial data receiving apparatus according to the present invention.
【００１６】本実施例のシリアルデータ受信装置は、図
１に示すように、前述の従来例と同様のシフトレジスタ
１と、受信制御回路２と、エラー検出回路３と、データ
バス４と、受信データバッファ５と、エラーステータス
レジスタ６とに加えて、受信完了信号ＣＲと受信エラー
信号Ｅとから受信完了割込ＩＣＲと受信エラー割込ＩＥ
とを排他的に発生する受信完了エラー割込発生回路７と
を備えて構成されている。As shown in FIG. 1, the serial data receiving apparatus of this embodiment has a shift register 1, a reception control circuit 2, an error detection circuit 3, a data bus 4, In addition to the data buffer 5 and the error status register 6, the reception completion signal CR and the reception error signal E determine the reception completion interrupt ICR and the reception error interrupt IE.
And a reception completion error interrupt generation circuit 7 that exclusively generates
【００１７】受信完了エラー割込発生回路７は、受信完
了信号ＣＲと受信エラー信号Ｅとの論理積演算を行なう
ＡＮＤ回路Ａ１と、受信エラー信号Ｅを反転し反転受信
エラー信号ＥＲを出力するインバータＩ１と、受信完了
信号ＣＲと反転受信エラー信号ＥＲとの論理積演算を行
なうＡＮＤ回路Ａ２とを備えて構成されている。The reception completion error interrupt generation circuit 7 performs an AND operation of the reception completion signal CR and the reception error signal E, and an inverter which inverts the reception error signal E and outputs an inverted reception error signal ER. I1 and an AND circuit A2 that performs an AND operation of the reception completion signal CR and the inverted reception error signal ER.
【００１８】次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
【００１９】まず、受信制御回路２が、シリアル受信デ
ータＤＲのスタートビットを検出して受信を開始してか
ら、８ビット分のデータを受信し、ストップビットを検
出して受信が完了するまでの動作は、前述の従来例と同
一であり、説明が重複するので冗長とならないよう省略
する。同様に、フレームエラーやオーバランエラー等の
受信エラーの発生とこれによる受信エラー信号Ｅおよび
エラーステータスＥＳの発生、および受信完了信号ＣＲ
の発生についても、従来例と同様であり、本発明に直接
間連するもの以外は冗長とならないよう説明を省略す
る。First, the reception control circuit 2 detects the start bit of the serial reception data DR and starts reception, and then receives the data of 8 bits, detects the stop bit, and completes the reception. The operation is the same as that of the above-described conventional example, and the description is repeated. Similarly, the occurrence of a reception error such as a frame error or an overrun error, the generation of the reception error signal E and the error status ES, and the reception completion signal CR
Is also the same as in the conventional example, and the description is omitted so as not to be redundant except for those directly related to the present invention.
【００２０】次に、受信制御回路２から出力された受信
完了信号ＣＲと、エラー検出回路３から出力された受信
エラー信号Ｅとはそれぞれ受信完了エラー割込発生回路
７に入力する。Next, the reception completion signal CR output from the reception control circuit 2 and the reception error signal E output from the error detection circuit 3 are input to the reception completion error interrupt generation circuit 7, respectively.
【００２１】受信完了エラー割込発生回路７では、受信
エラー信号ＥはインバータＩ１により反転され反転受信
エラー信号ＥＲが出力される。受信完了時に受信エラー
が発生していなければ、この反転受信エラー信号ＥＲと
受信完了信号ＣＲとはＡＮＤ回路Ａ２により論理積演算
が行なわれ、その結果が１となり受信完了割込ＩＣＲが
発生する。また、受信完了時に受信エラーが発生してい
れば、ＡＮＤ回路Ａ１により受信完了信号ＣＲと受信エ
ラー信号Ｅとの論理積演算が行なわれ、その結果が１と
なるので受信エラー割込ＩＥが発生する。In the reception completion error interrupt generation circuit 7, the reception error signal E is inverted by the inverter I1 and an inverted reception error signal ER is output. If no reception error has occurred at the time of completion of reception, the AND operation of the inverted reception error signal ER and the reception completion signal CR is performed by the AND circuit A2, and the result becomes 1 to generate the reception completion interrupt ICR. If a reception error has occurred at the time of completion of reception, an AND operation of the reception completion signal CR and the reception error signal E is performed by the AND circuit A1, and the result becomes 1, so that the reception error interrupt IE occurs. I do.
【００２２】このように、受信完了割込ＩＣＲと受信エ
ラー割込ＩＥとは排他的に発生しっ同時に発生すること
はない。As described above, the reception completion interrupt ICR and the reception error interrupt IE occur exclusively and do not occur simultaneously.
【００２３】図２，図３は、本実施例の（Ａ）は受信が
正常に完了した場合の、（Ｂ）は受信エラーが発生した
場合のそれぞれ動作の一例を示すフローチャ―トおよび
対応するタイムチャートである。FIGS. 2 and 3 are flow charts showing an example of the operation when the reception is normally completed, and FIG. 2B is a flow chart showing an example of the operation when a reception error occurs. It is a time chart.
【００２４】図２（Ａ）において、受信が正常に完了し
た場合は、ステップＳ１Ａで受信完了割込ＩＣＲが発生
し受信完了処理に制御が移る。次に、ステップＳ２Ａで
受信データバッファ５を読出し、ステップＳ３Ａでラッ
チ受信データＳＲをメモリ等に転送して処理を完了す
る。In FIG. 2A, if the reception is completed normally, a reception completion interrupt ICR is generated in step S1A, and the control shifts to the reception completion processing. Next, the reception data buffer 5 is read in step S2A, and the latch reception data SR is transferred to a memory or the like in step S3A, and the process is completed.
【００２５】図２（Ｂ）において、受信エラーが発生し
た場合は、まず、ステップＳ１Ｂで受信エラー割込ＩＥ
が発生し受信エラー処理が起動される。次に、ステップ
Ｓ２Ｂでエラーステータスレジスタ６を読出し、ステッ
プＳ３Ｂでエラーの内容に応じて必要なエラー処理を実
行し、処理を終了する。In FIG. 2B, if a reception error occurs, first, at step S1B, the reception error interrupt IE
Occurs and the reception error processing is started. Next, in step S2B, the error status register 6 is read, and in step S3B, necessary error processing is executed in accordance with the content of the error, and the processing ends.
【００２６】[0026]
【発明の効果】以上説明したように、本発明のシリアル
データ受信装置は、受信エラー信号を発生する受信エラ
ー検出手段と、受信完了信号を発生する受信完了信号発
生手段と、上記受信完了信号と受信エラー信号とから受
信完了割込と受信エラー割込とを排他的に発生する受信
完了エラー割込発生手段とを備えることにより、受信が
完了する毎に受信エラーの有無を検査する必要がなくな
るので、正常受信時の処理効率が向上するという効果が
ある。As described above, the serial data receiving apparatus of the present invention comprises a receiving error detecting means for generating a receiving error signal, a receiving completion signal generating means for generating a receiving completion signal, and a receiving completion signal. Providing a reception completion error interrupt generating means for exclusively generating a reception completion interrupt and a reception error interrupt from a reception error signal eliminates the need to check for a reception error every time reception is completed. Therefore, there is an effect that the processing efficiency at the time of normal reception is improved.
【図１】本発明のシリアルデータ受信装置の一実施例を
示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a serial data receiving device of the present invention.
【図２】本実施例のシリアルデータ受信装置における動
作の一例を示すフローチャートである。FIG. 2 is a flowchart illustrating an example of an operation in the serial data receiving device according to the present embodiment.
【図３】本実施例のシリアルデータ受信装置における動
作の一例を示すタイムチャートである。FIG. 3 is a time chart illustrating an example of an operation in the serial data receiving device of the present embodiment.
【図４】従来のシリアルデータ受信装置の一例を示すブ
ロック図である。FIG. 4 is a block diagram showing an example of a conventional serial data receiving device.
１ シフトレジスタ ２ 受信制御回路 ３ エラー検出回路 ４ データバス ５ 受信データバッファ ６ エラーステータスレジスタ ７ 受信完了エラー割込発生回路 Ａ１，Ａ２ ＡＮＤ回路 Ｉ１ インバータ REFERENCE SIGNS LIST 1 shift register 2 reception control circuit 3 error detection circuit 4 data bus 5 reception data buffer 6 error status register 7 reception completion error interrupt generation circuit A1, A2 AND circuit I1 inverter
Claims (2)
変換するシリアルデータ受信装置において、 前記シリアル受信データの受信エラーの有無を検出し受
信エラーが有る場合に受信エラー信号を発生する受信エ
ラー検出手段と、 前記シリアル受信データの受信が完了したことを知らせ
る受信完了信号を発生する受信完了信号発生手段と、 前記受信完了信号と前記受信エラー信号とから受信完了
割込と受信エラー割込とを排他的に発生する受信完了エ
ラー割込発生手段とを備えることを特徴とするシリアル
データ受信装置。1. A serial data receiving device for converting serial received data into parallel data, comprising: a receiving error detecting means for detecting the presence or absence of a receiving error of the serial received data and generating a receiving error signal when there is a receiving error; A reception completion signal generating means for generating a reception completion signal notifying that the reception of the serial reception data is completed; anda reception completion interrupt and a reception error interruption exclusively from the reception completion signal and the reception error signal. A serial data receiving apparatus comprising: a reception completion error interrupt generating means that generates the serial data.
受信完了信号と前記受信エラー信号との論理積演算を行
ない前記受信エラー割込を発生する第一の論理積回路
と、 前記受信完了信号と前記受信エラー信号の反転値との論
理積演算を行ない前記受信完了割込を発生する第二の論
理積回路とを備えることを特徴とする請求項１記載のシ
リアルデータ受信装置。2. A first AND circuit for generating the reception error interrupt by the reception completion error interrupt generating means performing an AND operation of the reception completion signal and the reception error signal; and the reception completion signal. 2. The serial data receiving apparatus according to claim 1, further comprising: a second AND circuit for performing a logical AND operation on the inverted value of the reception error signal and generating the reception completion interrupt.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211904A JP2803479B2 (en) | 1992-08-10 | 1992-08-10 | Serial data receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211904A JP2803479B2 (en) | 1992-08-10 | 1992-08-10 | Serial data receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659987A JPH0659987A (en) | 1994-03-04 |
| JP2803479B2 true JP2803479B2 (en) | 1998-09-24 |
Family
ID=16613579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211904A Expired - Fee Related JP2803479B2 (en) | 1992-08-10 | 1992-08-10 | Serial data receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803479B2 (en) |
-
1992
- 1992-08-10 JP JP4211904A patent/JP2803479B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0659987A (en) | 1994-03-04 |
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