JP2800755B2 - Fault diagnosis device and diagnosis method for CMOS integrated circuit - Google Patents
Fault diagnosis device and diagnosis method for CMOS integrated circuitInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、CMOS集積回路
の故障診断装置に関し、特にIddq試験結果による電
源電流異常情報から集積回路の故障箇所を推定する集積
回路の故障診断装置及び故障診断方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a failure diagnosis apparatus for a CMOS integrated circuit, and more particularly to a failure diagnosis apparatus and a failure diagnosis method for an integrated circuit for estimating a failure location of an integrated circuit from power supply current abnormality information based on Iddq test results.
【0002】[0002]
【従来の技術】従来、この種のCMOS集積回路の故障
診断装置は、故障の発生したCMOS集積回路の故障原
因を究明するために、故障箇所を特定する目的で用いら
れている。2. Description of the Related Art Conventionally, this type of CMOS integrated circuit fault diagnosis apparatus has been used for the purpose of identifying a fault location in order to determine the cause of a fault in a CMOS integrated circuit in which a fault has occurred.
【0003】例えば、特開平5−45423号公報に
は、電子ビームテスタを用いる集積回路の故障解析にお
いて、集積回路の電位コントラスト像を高速に且つ劣化
させずに得るための構成が提案されている。For example, Japanese Patent Laying-Open No. 5-45423 proposes a configuration for obtaining a potential contrast image of an integrated circuit at high speed without deterioration in failure analysis of the integrated circuit using an electron beam tester. .
【0004】この従来技術は、LSIテスタを用いて集
積回路を駆動しながら、その駆動タイミングに同期して
電位コントラスト像を得るもので、その際、電位コント
ラスト像を得るためのテストパターンの印加状態を一時
保持しながら電位コントラスト像を得ることを特徴とし
ている。なお、上記特開平5−45423号公報には、
あるテストパターンを入力した状態を一時的に保持し、
他のテストパターン入力時間よりも長くした状態で電位
コントラストを取得することにより、電位コントラスト
像を高速に得、電荷の蓄積(チャージアップ)による電
位コントラストの劣化を回避するようにした集積回路の
故障解析方法が提案されている。In this prior art, while driving an integrated circuit using an LSI tester, a potential contrast image is obtained in synchronism with the drive timing. At this time, a test pattern application state for obtaining the potential contrast image is obtained. Is obtained while temporarily holding the potential contrast image. In addition, in the above-mentioned JP-A-5-45423,
Temporarily hold the state of entering a certain test pattern,
A failure of the integrated circuit in which a potential contrast image is obtained at a high speed by acquiring the potential contrast in a state in which the potential contrast is longer than other test pattern input times, and the deterioration of the potential contrast due to charge accumulation (charge-up) is avoided. Analysis methods have been proposed.
【0005】また、エミッション顕微鏡を使用する故障
診断手法、液晶を利用する故障診断手法などがあるが、
これらはいずれもデバイスを開封する必要があり、また
集積回路の高集積化により、その故障位置を特定するこ
とが困難になりつつある。Further, there are a failure diagnosis method using an emission microscope and a failure diagnosis method using a liquid crystal.
In each of these cases, it is necessary to open the device, and it is becoming difficult to specify the location of the failure due to the high integration of the integrated circuit.
【0006】[0006]
【発明が解決しようとする課題】この従来の集積回路の
故障診断装置では、集積回路の配線電位を電子ビームを
利用して測定しているため、集積回路の微細化、多層
化、高密度化により目的とする配線電位の測定が困難に
なり、故障箇所の特定が不可能になるという問題があ
る。In the conventional fault diagnosis apparatus for an integrated circuit, the wiring potential of the integrated circuit is measured using an electron beam. As a result, there is a problem that it becomes difficult to measure a target wiring potential, and it becomes impossible to specify a failure portion.
【0007】また、デバイスの機能試験において、その
入出力信号値には異常が検出されず、特定の入力条件に
おいてのみ特異的に異常電源電流が流れるIddq故障
に対しては、この従来の手法は正常なデバイスにおける
チップ上の配線の期待信号値と実際のデバイスでの配線
の信号値とが異なるような配線を追跡していき、故障箇
所を特定する手法であるため、上記従来技術は有効に機
能し得ないという問題がある。In the function test of the device, no abnormality is detected in the input / output signal value, and in the case of an Iddq fault in which an abnormal power supply current flows only under a specific input condition, the conventional method is used. This is a method of tracing the wiring in which the expected signal value of the wiring on the chip in a normal device and the signal value of the wiring in the actual device are different, and identifying a failure point. There is a problem that it cannot work.
【0008】従って、本発明は、上記問題点に鑑みて為
されたものであって、その目的は、Iddq不良が認め
られるCMOS集積回路の故障箇所及び故障原因を推定
することを可能とする装置を提供することにある。SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above problems, and an object of the present invention is to provide a device capable of estimating a failure location and a failure cause of a CMOS integrated circuit in which an Iddq defect is recognized. Is to provide.
【0009】[0009]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、機能試験では異常が検出されずIddq
試験においてテスパターン中のある特定のパターンのみ
についてIddq異常となるCMOS集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行なう
CMOS集積回路の故障診断装置において、前記CMO
S集積回路の機能試験を行なうための回路への入出力信
号を記述したテストパターンを格納するテストパターン
格納手段と、前記テストパターンを受け被試験回路であ
る前記CMOS集積回路の機能試験及びIddq試験を
行なうLSIテスタと、前記機能試験及びIddq試験
結果を格納するテスト結果格納手段と、前記被試験回路
の素子配置情報、素子機能情報、素子及び端子間の配線
接続情報を記録した回路データを格納する回路データ格
納手段と、前記テストパターンと前記回路データを入力
し、前記テストパターンが前記被試験デバイスに印加さ
れた際の前記被試験回路の回路内部の動作を論理的にシ
ミュレーションする論理シミュレータと、前記回路内部
のシミュレーション結果を格納するシミュレーション結
果格納手段と、前記機能試験結果、前記Iddq試験結
果、及び前記シミュレーション結果から、Iddq試験
において異常が検出されないパターンを印加した時刻点
における回路内部の信号値のシミュレーション結果の
“0”、“1”の個数と、Iddq試験において異常が
検出されたパターンを印加した時刻点における回路内部
の信号値のシミュレーション結果の“0”、“1”の個
数と、に基づき前記被試験回路における短絡故障の位置
を推定する故障箇所判定手段と、を備えたことを特徴と
するCMOS集積回路の故障診断装置を提供する。In order to achieve the above-mentioned object, the present invention provides a method for detecting an Iddq signal in which no abnormality is detected in a function test.
In the CMOS integrated circuit fault diagnosis apparatus for performing a function test result and an Iddq test result on a CMOS integrated circuit in which an Iddq abnormality occurs only in a specific pattern in a test pattern in a test, the CMO
Test pattern storage means for storing a test pattern describing input / output signals to a circuit for performing a function test of an S integrated circuit; a function test and an Iddq test of the CMOS integrated circuit as a circuit under test receiving the test pattern LSI tester for performing the above-mentioned operations, test result storage means for storing the functional test and Iddq test results, and circuit data recording element arrangement information, element function information, and wiring connection information between elements and terminals of the circuit under test. A logic simulator that inputs the test pattern and the circuit data, and logically simulates the internal operation of the circuit under test when the test pattern is applied to the device under test. Simulation result storage means for storing a simulation result inside the circuit; From the functional test result, the Iddq test result, and the simulation result, the number of “0” and “1” of the simulation result of the signal value inside the circuit at the time point when a pattern in which no abnormality is detected in the Iddq test is applied; A fault location for estimating the position of a short-circuit fault in the circuit under test based on the number of “0” and “1” of the simulation result of the signal value inside the circuit at the time point when the pattern in which the abnormality is detected in the test is applied. A failure diagnosis device for a CMOS integrated circuit, comprising:
【0010】また、本発明は、被試験デバイスであるC
MOS集積回路に対してテスト装置からテストパターン
を供給して機能試験及びIddq試験を行ない、前記テ
スト装置によるテスト結果と、前記テストパターンに対
応する前記被試験デバイスの内部動作を論理シミュレー
ションしたシミュレーション結果とを参照して、前記I
ddq試験が異常を示さないパターンを印加した時刻点
に対応するシミュレーション結果、及び/又は、前記I
ddq試験が異常を示すパターンを印加した時刻点に対
応するシミュレーション結果から、前記被試験デバイス
の回路内部の信号配線について論理値“0”と“1”の
値のパターンの個数をそれぞれ計算し、前記信号配線の
対電源線短絡故障又は対グランド線短絡故障を推定す
る、ことを特徴とするCMOS集積回路の故障診断方法
を提供する。The present invention also relates to a device under test C
A function test and an Iddq test are performed by supplying a test pattern from a test device to a MOS integrated circuit, and a test result obtained by the test device and a simulation result obtained by performing a logical simulation of an internal operation of the device under test corresponding to the test pattern With reference to the above I
a simulation result corresponding to the time point at which the ddq test applied a pattern showing no abnormality, and / or
From the simulation result corresponding to the time point at which the pattern indicating an abnormality in the ddq test was applied, the number of patterns of logic values “0” and “1” was calculated for the signal wiring inside the circuit of the device under test, respectively. A failure diagnosis method for a CMOS integrated circuit, wherein a failure of the signal wiring to a power supply line or a failure to a ground line is estimated.
【0011】本発明によれば、CMOS集積回路の機能
試験とIddq試験結果及び回路動作のシミュレーショ
ン結果を短絡故障が発生している場所の推定に利用し、
LSIテスタによりIddq異常が検出されたパターン
(テストベクタ)に対応する回路内部の信号値のシミュ
レーション結果、及びIddq異常が検出されないとき
のパターンに対応する回路内部の信号値のシミュレーシ
ョン結果において、各信号線の論理値“0”、及び
“1”のパターン数から故障の存在する位置を推定する
ように構成し、短絡故障が発生している箇所を高速に推
定することを可能としたものである。なお、本発明にお
いては、被試験デバイス評価のためのテストパターンに
おいて、各時刻点(テストサイクル)における、入力パ
ターン及び期待値パターンからなる行(ロウ)をパター
ンというものとする。なお、Iddq試験とはCMOS
集積回路の短絡故障のテスト等に用いられる試験法であ
り、VDD supply current Quiescent(静止状態電源電
流)からIddq試験といわれ、テストベクタを被試験
デバイスに印加し信号がセトル(settle)した時
点で被試験デバイスの電源電流IDDを測定する。According to the present invention, a function test of a CMOS integrated circuit, a result of an Iddq test, and a result of a simulation of a circuit operation are used for estimating a place where a short-circuit fault has occurred.
In the simulation result of the signal value inside the circuit corresponding to the pattern (test vector) in which the Iddq abnormality was detected by the LSI tester, and the simulation result of the signal value in the circuit corresponding to the pattern in the case where the Iddq abnormality was not detected, The position where the fault exists is estimated from the number of patterns of the logical values "0" and "1" of the line, and the location where the short-circuit fault has occurred can be quickly estimated. . In the present invention, in a test pattern for evaluating a device under test, a row composed of an input pattern and an expected value pattern at each time point (test cycle) is referred to as a pattern. The Iddq test is a CMOS test.
This is a test method used for testing short-circuit faults in integrated circuits, etc., and is referred to as Iddq test from VDD supply current Quiescent (quiescent power supply current). When a test vector is applied to a device under test and a signal is settled, The power supply current IDD of the device under test is measured.
【0012】[0012]
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【0013】図1は、本発明の実施形態に係る診断装置
の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a diagnostic device according to an embodiment of the present invention.
【0014】図1を参照して、テストパターン格納ユニ
ット1は、被検査デバイス(DeviceUnder Test;「DU
T」という)4の機能を検査するための入出力の信号列
であるテストパターンを保存している。回路データ格納
ユニット2には、被検査デバイスDUT4の回路情報が
格納されている。回路情報としては、DUT4に存在す
る回路素子の情報、回路素子間並びにDUT4の入出力
信号ピン間との接続情報、及び回路素子の機能動作を記
述する情報から構成されている。Referring to FIG. 1, a test pattern storage unit 1 stores a device under test (Device Under Test;
T) is stored as a test pattern which is an input / output signal sequence for testing the function of (4). The circuit data storage unit 2 stores circuit information of the device under test DUT4. The circuit information includes information on circuit elements existing in the DUT 4, connection information between circuit elements and between input / output signal pins of the DUT 4, and information describing functional operations of the circuit elements.
【0015】LSIテスタ3はテストパターン格納ユニ
ット1に接続され、テストパターン格納ユニット1から
送られたテストパターンに基づきLSIテスタ3に接続
されたDUT4を機能試験する(LSIテスタのドライ
バからDUT4にテストパターンを印加しDUT4から
の応答出力をコンパレータにてテストパターンの期待値
と比較して機能試験を行う)と同時に、個々のパターン
毎(「テストベクタ」ともいう)に異常な電源電流が流
れないかを試験するIddq試験(DUTの電源電流I
DDを測定し所定の閾値と比較判定)を行なう。The LSI tester 3 is connected to the test pattern storage unit 1 and performs a functional test on the DUT 4 connected to the LSI tester 3 based on the test pattern sent from the test pattern storage unit 1 (test from the driver of the LSI tester to the DUT 4). A functional test is performed by applying a pattern and a response output from the DUT 4 is compared with an expected value of a test pattern by a comparator), and at the same time, an abnormal power supply current does not flow for each individual pattern (also referred to as a “test vector”). Test (the power supply current I of the DUT)
DD is measured, and a comparison is made with a predetermined threshold value).
【0016】機能試験結果とIddq試験の結果は、テ
スト結果格納ユニット6に送られ保存される。The results of the function test and the results of the Iddq test are sent to and stored in the test result storage unit 6.
【0017】論理シミュレータ5は、回路データ格納ユ
ニット2とテストパターン格納ユニット1に接続され、
DUT4にテストパターンを印加したときの、回路動作
のシミュレーションを実行する。そして、論理シミュレ
ーションの実行結果はシミュレーション結果格納ユニッ
ト7に送られ保存される。The logic simulator 5 is connected to the circuit data storage unit 2 and the test pattern storage unit 1,
A simulation of a circuit operation when a test pattern is applied to the DUT 4 is executed. Then, the execution result of the logic simulation is sent to and stored in the simulation result storage unit 7.
【0018】故障箇所判定ユニット8は、テスト結果格
納ユニット6とシミュレーション結果格納ユニット7に
接続されており、それぞれから送られたデータに基づき
DUT4に存在している故障箇所を判定する。その判定
結果は診断結果9に出力される。The fault location determination unit 8 is connected to the test result storage unit 6 and the simulation result storage unit 7, and determines a failure location existing in the DUT 4 based on data sent from each of them. The determination result is output as the diagnosis result 9.
【0019】図1に示した本実施形態の具体的動作につ
いて例を用いて以下に説明する。The specific operation of this embodiment shown in FIG. 1 will be described below using an example.
【0020】図2は、DUT4の一例を示す回路図であ
り、JKフリップフロップとNORゲートから回路が構
成されている。FIG. 2 is a circuit diagram showing an example of the DUT 4. The circuit is composed of a JK flip-flop and a NOR gate.
【0021】回路データ格納ユニット2には、図2に示
した回路情報が格納されている。The circuit data storage unit 2 stores the circuit information shown in FIG.
【0022】図3は、このDUTに対するテストパター
ンの一例を示すものであり、テストパターンは、DUT
評価のための、各時刻点(テストサイクル)毎の入力パ
ターン及び期待値パターンからなる複数の行(この一行
をパターンという)からなり、この場合、信号CL、R
ESETの欄のデータは、DUTに与える信号値(印加
信号)、信号Q0、Q1、Q2の欄の各データは、DUT
の出力期待値である。FIG. 3 shows an example of a test pattern for the DUT.
It consists of a plurality of rows of input patterns and expected value patterns for each time point (test cycle) for evaluation (this one row is referred to as a pattern). In this case, the signals CL, R
The data in the ESET column is the signal value (applied signal) given to the DUT, and the data in the signals Q0, Q1, and Q2 are the DUT
Is the expected output value.
【0023】図3において、信号値“0”、“1”はそ
れぞれLowレベル、Highレベルの信号を表し、
「*」は“0”あるいは“1”を表す。In FIG. 3, signal values "0" and "1" represent low-level and high-level signals, respectively.
“*” Represents “0” or “1”.
【0024】このテストパターンを用いてLSIテスタ
3によりDUT4の機能試験を行なう。A function test of the DUT 4 is performed by the LSI tester 3 using the test pattern.
【0025】ここで、図2に示す回路の信号線S3(N
OR回路の出力と2段目のJKフリップフロップの接続
線)が対電源短絡故障をしているものとする。この時、
短絡抵抗の大きさは十分大きく、回路の論理的機能自体
には影響を与えないが、信号線S3が論理値“0”を示
すと、この短絡抵抗を介して異常電源電流が流れるもの
とする(Iddq不良)。Here, the signal line S3 (N
It is assumed that the output of the OR circuit and the connection line between the second-stage JK flip-flop) have a power supply short-circuit fault. At this time,
Although the magnitude of the short-circuit resistance is sufficiently large and does not affect the logical function of the circuit itself, when the signal line S3 indicates a logical value "0", an abnormal power supply current flows through this short-circuit resistance. (Idddq failure).
【0026】この結果、LSIテスタ3のテスト結果は
図4に示す通りになる。As a result, the test result of the LSI tester 3 is as shown in FIG.
【0027】この例では、全パターンを通して機能試験
は良(パス;Pass)、Iddq試験は第3、4、
7、8、11、12、13、14、15、16のパター
ンで不良(フェイル;Fail)を検出、それ以外のパ
ターンではIddq異常は未検出である。In this example, the function test is good (pass; pass) throughout all the patterns, and the Iddq test is the third, fourth,
A failure (Fail) is detected in the patterns 7, 8, 11, 12, 13, 14, 15, and 16, and the Iddq abnormality is not detected in other patterns.
【0028】このテスト結果は、テスト結果格納ユニッ
ト6に送られ保持される。This test result is sent to and held in the test result storage unit 6.
【0029】論理シミュレータ5では、テストパターン
格納ユニット1から送られたテストパターンと回路デー
タ格納ユニット2から送られた回路データに基づきシミ
ュレーションを実行し、各パターンの印加時の回路内部
の各ネットの信号値を得る。The logic simulator 5 performs a simulation based on the test pattern sent from the test pattern storage unit 1 and the circuit data sent from the circuit data storage unit 2, and executes the simulation of each net in the circuit when applying each pattern. Get the signal value.
【0030】論理シミュレーション対象の回路として、
図2に示す回路を用い、テストパターンとして、図3に
示すテストパターンを用いた場合のシミュレーション結
果を図5に示す。As a circuit to be subjected to logic simulation,
FIG. 5 shows a simulation result when the circuit shown in FIG. 2 is used and the test pattern shown in FIG. 3 is used as the test pattern.
【0031】このシミュレーション結果は、シミュレー
ション結果格納ユニット7に送られ保持される。The simulation result is sent to and held in the simulation result storage unit 7.
【0032】故障箇所判定ユニット8は、テスト結果格
納ユニット6からのテスト結果と、シミュレーション結
果格納ユニット7からのシミュレーション結果と、を用
い、DUT4の故障箇所を判定する。The failure location determination unit 8 determines the failure location of the DUT 4 using the test results from the test result storage unit 6 and the simulation results from the simulation result storage unit 7.
【0033】故障箇所を判定する方法を以下に説明す
る。A method for determining a fault location will be described below.
【0034】まず、テスト結果から、Iddq異常の検
出されなかったパターン(Iddq試験結果がパスした
ものが何番目のパターンであるか)を抽出する。具体的
には、図4に示した例の場合、第1、2、5、6、9、
10、17、18のパターンである。First, from the test results, a pattern in which no Iddq abnormality is detected (the number of the pattern that passes the Iddq test result) is extracted. Specifically, in the case of the example shown in FIG. 4, the first, second, fifth, sixth, ninth,
10, 17, and 18 patterns.
【0035】次に、このパターンがLSIテスタ3から
被試験デバイス(DUT)4に印加された時刻点に対応
する、DUT4の回路内部の各信号線(あるいは節点)
の信号値を、論理シミュレータ5によりシミュレーショ
ン結果から得る。Next, each signal line (or node) in the circuit of the DUT 4 corresponding to the time point when this pattern is applied from the LSI tester 3 to the device under test (DUT) 4
Are obtained from the simulation result by the logic simulator 5.
【0036】図2に示した論理回路の場合には、図6に
示した通りである。図6において、最下段の数字m/n
は論理値“1”の個数(m)と論理値“0”の個数
(n)を示している。The case of the logic circuit shown in FIG. 2 is as shown in FIG. In FIG. 6, the lowermost number m / n
Indicates the number (m) of logical values “1” and the number (n) of logical values “0”.
【0037】ここで、各信号線毎に、“0”、“1”を
示すパターン数(パターンの行数)を計算する。図6に
示す例の場合、ネットCLでは、“1”を示すパターン
数が3個、“0”を示すパターン数が3個である。Here, the number of patterns (the number of pattern lines) indicating "0" and "1" is calculated for each signal line. In the example shown in FIG. 6, in the net CL, the number of patterns indicating “1” is three, and the number of patterns indicating “0” is three.
【0038】この結果から、“1”を示すパターン数が
零個であった信号線については、対グランド線短絡故障
が疑われ、“1”を示すパターン数が少なくとも1つ以
上ある信号線については、対グランド線短絡故障の可能
性は無い。From this result, it is suspected that a signal line having zero number of patterns indicating “1” is short-circuited to the ground line, and a signal line having at least one pattern indicating “1” is suspected. There is no possibility of a short-circuit fault to the ground line.
【0039】また、“0”を示すパターン数が零個のネ
ットについては、対電源線短絡故障が疑われ、少なくと
も1つ以上ある信号線については対電源線短絡故障の可
能性は無い。A short circuit fault with respect to the power supply line is suspected for a net having zero patterns indicating "0", and there is no possibility of a short circuit fault with respect to the power supply line for at least one signal line.
【0040】この結果、得られた故障候補リストを、故
障候補Aとする。As a result, the obtained fault candidate list is referred to as fault candidate A.
【0041】図6から、図2の回路において、信号線Q
0が対電源線短絡故障を、信号線Q2が対グランド線短絡
故障を、信号線S1が対電源線短絡故障を、信号線S2が
対グランド線短絡故障を、信号線S3が対電源線短絡故
障を疑われている。As shown in FIG. 6, in the circuit of FIG.
0 indicates a short-circuit fault to the power supply line, Q2 indicates a short-circuit fault to the ground line, S1 indicates a short-circuit fault to the power line, S2 indicates a short-circuit fault to the ground line, and S3 indicates a short-circuit fault to the power line. Suspected failure.
【0042】一方、テスト結果から(図4参照)、Id
dq異常の検出されたパターンに基づき、そのパターン
がDUT4に印加された時刻点に対応する、DUT4の
回路内部の信号線の値をシミュレーション結果から得
る。On the other hand, from the test results (see FIG. 4), Id
Based on the pattern in which the dq abnormality is detected, the value of the signal line inside the circuit of the DUT 4 corresponding to the time point when the pattern is applied to the DUT 4 is obtained from the simulation result.
【0043】図2に示す回路では、図7に示すようなも
のとなる。The circuit shown in FIG. 2 is as shown in FIG.
【0044】このとき各信号線に対し、“0”を示すパ
ターン数と、“1”を示すパターン数を計算する。At this time, the number of patterns indicating “0” and the number of patterns indicating “1” are calculated for each signal line.
【0045】この結果、“1”を示すパターン数が零個
であるネット(信号線)に対しては、対電源線短絡故障
が疑われ、“0”を示すパターン数が零個である信号線
に対しては、対グランド線短絡故障が疑われる。As a result, for a net (signal line) in which the number of patterns indicating "1" is zero, a short-circuit failure to the power supply line is suspected, and a signal in which the number of patterns indicating "0" is zero is detected. For the wire, a short-to-ground fault is suspected.
【0046】この故障候補リストを故障候補Bとする。This failure candidate list is referred to as failure candidate B.
【0047】図7から、図2に示す回路では、信号線R
ESETが対電源線短絡故障を、信号線S1が対グラン
ド線短絡故障を、信号線S3が対電源線短絡故障を、信
号線S5が対電源線短絡故障を疑われる。As shown in FIG. 7, in the circuit shown in FIG.
It is suspected that ESET indicates a short-circuit fault to the power supply line, signal line S1 indicates a short-circuit fault to the ground line, signal line S3 indicates a short-circuit fault to the power supply line, and signal line S5 indicates a short-circuit fault to the power supply line.
【0048】そして、故障候補Aと、故障候補Bに共通
に含まれる故障候補が、実際にDUT4で発生している
故障の可能性が高い。The fault candidates commonly included in the fault candidate A and the fault candidate B are highly likely to be faults actually occurring in the DUT 4.
【0049】この場合、故障候補A、故障候補Bに共通
に含まれる故障候補は、信号線S3の対電源線短絡故障
のみであり、これは、図2に示した回路に、実際に存在
している故障に他ならない。In this case, the only fault candidate commonly included in the fault candidate A and the fault candidate B is a short-circuit fault with respect to the power supply line of the signal line S3, which actually exists in the circuit shown in FIG. It is nothing but a malfunction.
【0050】上記操作により、対電源線短絡、及び対グ
ランド線短絡故障が検出される理由を説明する。The reason why a short circuit to the power line and a short circuit to the ground line are detected by the above operation will be described.
【0051】図8は、対電源短絡の例を模式的に示した
図である。この場合NANDゲートの出力線が“0”に
なった場合に、Iddq異常電流が流れてIddq異常
が検出されるが、出力線が“1”になった場合には、I
ddq異常は検出されない。FIG. 8 is a diagram schematically showing an example of a short circuit to the power supply. In this case, when the output line of the NAND gate becomes “0”, an Iddq abnormal current flows and an Iddq abnormality is detected. However, when the output line becomes “1”, the Iddq abnormality is detected.
No ddq abnormality is detected.
【0052】すなわち、Iddq異常が検出されなかっ
たパターンを印加した時刻における、このNANDゲー
トの出力線のシミュレーション結果をみると、必ず
“1”となっていることがわかる(“0”となっていれ
ばIddq異常が検出されるはずである)。That is, the simulation result of the output line of the NAND gate at the time when the pattern in which no Iddq abnormality is detected is always "1" (see "0"). If so, an Iddq abnormality should be detected).
【0053】すなわち、シミュレーション結果におい
て、このゲート出力線の値は全て“1”であるため、
“0”、“1”を示すパターン数について見ると、
“0”を示すパターン数は零個である。That is, in the simulation results, the values of the gate output lines are all “1”,
Looking at the number of patterns indicating “0” and “1”,
The number of patterns indicating “0” is zero.
【0054】このことは、対グランド線短絡故障につい
てもいえ、対グランド線短絡故障の場合には、“1”を
示すパターン数が零となる。This also applies to the short-circuit fault to the ground line. In the case of the short-circuit fault to the ground line, the number of patterns indicating "1" becomes zero.
【0055】また、Iddq異常が検出されたパターン
印加時のシミュレーション結果について見ると、図8の
例について見れば、NANDゲートの出力線が“0”で
あるときに、必ずIddq異常が検出されることがわか
る。Also, looking at the simulation result at the time of applying a pattern in which the Iddq abnormality is detected, in the example shown in FIG. 8, when the output line of the NAND gate is "0", the Iddq abnormality is always detected. You can see that.
【0056】すなわち、Iddq異常が検出された全パ
ターンについて、その時刻でもシミュレーション結果を
見ると、この出力線のシミュレーション結果の値は全て
“0”であることが分る。That is, when the simulation results are viewed at all times for all the patterns in which the Iddq abnormality is detected, it can be seen that the values of the simulation results of the output lines are all “0”.
【0057】従って、Iddq異常が検出された全パタ
ーンに対して常に“0”である信号線は、対電源線短絡
故障が疑われ、逆に常に“1”である信号線は対グラン
ド線短絡故障が疑われる。Therefore, a signal line which is always "0" for all the patterns in which the Iddq abnormality is detected is suspected of a short-circuit failure to the power supply line, and a signal line which is always "1" is short-circuited to the ground line. Failure is suspected.
【0058】Iddq異常が検出されなかった時点での
シミュレーション結果と、Iddq異常が検出された時
のシミュレーション結果から共通に疑われる故障を選択
することで、実際にデバイスで発生している故障を推定
することができる。By selecting a common suspected fault from the simulation result when no Iddq error is detected and the simulation result when the Iddq error is detected, a fault actually occurring in the device is estimated. can do.
【0059】本実施形態においては、上記した操作によ
り、故障箇所の判定が行なわれるが、Iddq異常が検
出されない全パターンについて、その時の内部信号線の
期待値“0”、“1”の合計を計算するだけであるた
め、この故障判定は瞬時に終了する。In this embodiment, the fault location is determined by the above-described operation. For all patterns in which no Iddq abnormality is detected, the sum of the expected values “0” and “1” of the internal signal lines at that time is calculated. Since only calculation is performed, this failure determination is instantaneously completed.
【0060】この故障判定の結果は、診断結果9として
出力される。The result of this failure determination is output as a diagnosis result 9.
【0061】図9は、本発明の別の実施形態の構成示す
ブロック図であり、前記第1の実施形態の説明で参照し
た図1における故障箇所判定ユニット8の代りに故障箇
所判定ユニット8aが設けられている。FIG. 9 is a block diagram showing the configuration of another embodiment of the present invention. A fault location judging unit 8a replaces the fault location judging unit 8 in FIG. 1 referred to in the description of the first embodiment. Is provided.
【0062】故障箇所判定ユニット8aでは故障判定箇
所ユニット8と同様に、Iddq異常が検出されないパ
ターンを印加した時刻点に対応する、回路内部の信号線
の値のシミュレーション結果、及びIddq異常が検出
されたパターンを印加した時刻点に対応する、回路内部
の信号線の論理値のシミュレーション結果、からそれぞ
れ各信号線毎に“0”、“1”のパターンの合計数を求
める。Similarly to the failure determination unit 8, the failure determination unit 8 a detects the simulation result of the value of the signal line in the circuit corresponding to the time point when the pattern where no Iddq abnormality is detected and the Iddq abnormality are detected. The total number of “0” and “1” patterns for each signal line is obtained from the simulation result of the logical value of the signal line inside the circuit corresponding to the time point when the applied pattern is applied.
【0063】そして、合計数が零(0)に近いものから
順に故障可能性が高いものとして判定していく。Then, it is determined that the possibility of failure is high in the order from the one whose total number is close to zero (0).
【0064】例えば、LSIテスタ3により、Iddq
異常が検出されないパターンを印加した時刻点に対応す
る、DUT4の回路内部の信号線の論理値のシミュレー
ション結果が、内部信号線S1の“0”の合計数が
「1」、内部信号線S2の“1”の合計数が「2」、内
部信号線S3の“0”の合計数が「3」であったとする
と、内部信号線S1の対電源線短絡故障の可能性が一番
高く、次いで内部信号線S2の対グランド線短絡、内部
信号線S3の対電源線短絡の順に可能性が低くなってい
くと判定する。For example, the Iddq
The simulation result of the logical value of the signal line inside the circuit of the DUT 4 corresponding to the time point at which the pattern in which no abnormality is detected is applied indicates that the total number of “0” of the internal signal line S1 is “1” and that of the internal signal line S2 Assuming that the total number of "1" is "2" and the total number of "0" of the internal signal line S3 is "3", the possibility of the internal signal line S1 being short-circuited to the power supply line is the highest. It is determined that the possibility of the short-circuit of the internal signal line S2 to the ground line and the short-circuit of the internal signal line S3 to the power supply line decrease in this order.
【0065】このように判定するのは、何らかの理由、
例えば、Iddq電流が所定の閾値よりも小さいこと等
から、本来ならIddq異常が検出されるべきである
が、検出されなかったためIddq異常無しと判断さ
れ、“0”、“1”の合計数の計算に誤りが入り込むこ
とを考え、故障可能性を示すことでこれに対処するもの
である。This determination is made for some reason.
For example, since the Iddq current is smaller than a predetermined threshold, an Iddq abnormality should normally be detected. However, since no Iddq abnormality was detected, it is determined that there is no Iddq abnormality, and the total number of “0” and “1” is calculated. In consideration of an error in the calculation, this is dealt with by indicating the possibility of failure.
【0066】図10は、本発明の更に別の実施形態の構
成を示すブロック図である。本実施形態においては、配
線レイアウト情報格納ユニット10と短絡箇所推定ユニ
ット11が新たに付け加えられている。FIG. 10 is a block diagram showing a configuration of still another embodiment of the present invention. In the present embodiment, a wiring layout information storage unit 10 and a short-circuit point estimation unit 11 are newly added.
【0067】配線レイアウト情報格納ユニット10に
は、DUT4の回路のチップ上の各配線の配置情報と各
信号線との対応情報が格納されている。The wiring layout information storage unit 10 stores the arrangement information of each wiring on the chip of the circuit of the DUT 4 and the correspondence information between each signal line.
【0068】短絡箇所推定ユニット11は、診断結果9
からの短絡故障の位置情報を得て、チップ上で実際に短
絡故障が発生している場所を指示する。これは、短絡故
障が起きている各配線同士が交差している部分、または
近接している部分を指示するものである。この結果は、
短絡位置推定結果12として出力される。The short-circuit point estimation unit 11 obtains the diagnosis result 9
The location information of the short-circuit fault is obtained from the CPU and the location where the short-circuit fault actually occurs is indicated on the chip. This indicates a portion where the respective wirings in which a short-circuit fault has occurred intersect or a portion which is close to each other. The result is
This is output as the short-circuit position estimation result 12.
【0069】[0069]
【発明の効果】以上説明したように、本発明によるCM
OS集積回路の故障診断装置は、CMOS集積回路の機
能試験とIddq試験結果及び回路動作のシミュレーシ
ョン結果を短絡故障が発生している場所の推定に利用
し、Iddq異常が検出された時の回路内部の信号値の
シミュレーション結果、及びIddq異常が検出されな
いときの回路内部の信号値のシミュレーション結果にお
いて各信号線の“0”、“1”の個数から故障の存在す
る位置を推定している。このため、短絡故障が発生して
いる場所を高速に推定することが可能である。As described above, the CM according to the present invention is used.
The OS integrated circuit failure diagnosis apparatus uses the functional test of the CMOS integrated circuit, the Iddq test result, and the simulation result of the circuit operation to estimate the location where the short-circuit fault has occurred, and uses the inside of the circuit when the Iddq abnormality is detected. The position where the fault exists is estimated from the number of “0” and “1” of each signal line in the simulation result of the signal value of “1” and the simulation result of the signal value inside the circuit when the Iddq abnormality is not detected. Therefore, it is possible to quickly estimate the location where the short-circuit fault has occurred.
【0070】また、信号線集積回路チップ上の配線との
対応関係や、チップ上の配線の位置情報を持つ配線レイ
アウト情報を利用することにより、故障が実際に起きて
いるチップ上の位置を指摘することが可能である。Further, by utilizing the correspondence relationship with the wiring on the signal line integrated circuit chip and the wiring layout information having the positional information of the wiring on the chip, the position on the chip where the failure actually occurs is indicated. It is possible to
【図1】本発明の一実施形態に係る故障診断装置の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a failure diagnosis device according to an embodiment of the present invention.
【図2】本発明の一実施形態を説明するための図であ
り、被検査デバイスの回路の一例を示す図である。FIG. 2 is a diagram for describing an embodiment of the present invention, and is a diagram illustrating an example of a circuit of a device under test.
【図3】本発明の一実施形態を説明するための図であ
り、図2の被検査デバイスのテストパターンの一例を示
す図である。FIG. 3 is a diagram for explaining an embodiment of the present invention, and is a diagram illustrating an example of a test pattern of the device under test of FIG. 2;
【図4】本発明の一実施形態を説明するための図であ
り、図2の回路の機能試験結果及びIddq試験結果の
一例を示す図である。4 is a diagram for explaining an embodiment of the present invention, and is a diagram illustrating an example of a function test result and an Iddq test result of the circuit of FIG. 2;
【図5】本発明の一実施形態を説明するための図であ
り、図2の回路の論理シミュレーション結果の一例を示
す図である。FIG. 5 is a diagram for explaining an embodiment of the present invention, and is a diagram illustrating an example of a result of a logic simulation of the circuit of FIG. 2;
【図6】本発明の一実施形態を説明するための図であ
り、Iddq異常が検出されなかったパターン印加時の
回路内部信号値を示す図である。FIG. 6 is a diagram for explaining an embodiment of the present invention, and is a diagram illustrating a signal value inside a circuit when a pattern in which no Iddq abnormality is detected is applied.
【図7】本発明の一実施形態を説明するための図であ
り、Iddq異常が検出されたパターン印加時の回路内
部信号値を示す図である。FIG. 7 is a diagram for explaining an embodiment of the present invention, and is a diagram showing a signal value inside a circuit when a pattern in which an Iddq abnormality is detected is applied.
【図8】本発明の一実施形態を説明するための図であ
り、故障箇所判定ユニットの故障検出の原理を説明する
ための模式図である。FIG. 8 is a diagram for explaining an embodiment of the present invention, and is a schematic diagram for explaining the principle of failure detection of the failure portion determination unit.
【図9】本発明の別の実施形態の構成を示すブロック図
である。FIG. 9 is a block diagram showing a configuration of another embodiment of the present invention.
【図10】本発明のさらに別の実施形態の構成を示すブ
ロック図である。FIG. 10 is a block diagram showing a configuration of still another embodiment of the present invention.
1 テストパターン格納ユニット 2 回路データ格納ユニット 2 LSIテスタ 4 DUT 5 論理シミュレータ 6 テスト結果格納ユニット 7 シミュレーション結果格納ユニット 8 故障箇所判定ユニット 8a 故障箇所判定ユニット 9 診断結果 10 配線レイアウト情報格納ユニット 11 短絡箇所推定ユニット 12 短絡位置推定結果 DESCRIPTION OF SYMBOLS 1 Test pattern storage unit 2 Circuit data storage unit 2 LSI tester 4 DUT 5 Logic simulator 6 Test result storage unit 7 Simulation result storage unit 8 Failure location determination unit 8a Failure location determination unit 9 Diagnosis result 10 Wiring layout information storage unit 11 Short circuit location Estimation unit 12 Short-circuit position estimation result
Claims (8)
験においてテスパターン中のある特定のパターンのみに
ついてIddq異常となるCMOS集積回路に対して、
機能試験結果、Iddq試験結果を利用して行なうCM
OS集積回路の故障診断装置において、 前記CMOS集積回路の機能試験を行なうための回路へ
の入出力信号を記述したテストパターンを格納するテス
トパターン格納手段と、 前記テストパターンを受け被試験回路である前記CMO
S集積回路の機能試験及びIddq試験を行なうLSI
テスタと、 前記機能試験及びIddq試験結果を格納するテスト結
果格納手段と、 前記被試験回路の素子配置情報、素子機能情報、素子及
び端子間の配線接続情報を記録した回路データを格納す
る回路データ格納手段と、 前記テストパターンと前記回路データを入力し、前記テ
ストパターンが前記被試験デバイスに印加された際の前
記被試験回路の回路内部の動作を論理的にシミュレーシ
ョンする論理シミュレータと、 前記回路内部のシミュレーション結果を格納するシミュ
レーション結果格納手段と、 前記機能試験結果、前記Iddq試験結果、及び前記シ
ミュレーション結果から、Iddq試験において異常が
検出されないパターンを印加した時刻点における回路内
部の信号値のシミュレーション結果の“0”、“1”の
個数と、 Iddq試験において異常が検出されたパターンを印加
した時刻点における回路内部の信号値のシミュレーショ
ン結果の“0”、“1”の個数と、に基づき、前記被試
験回路における短絡故障の位置を推定する故障箇所判定
手段と、 を備えたことを特徴とするCMOS集積回路の故障診断
装置。1. A CMOS integrated circuit in which an abnormality is not detected in a function test and an Iddq error occurs in only a specific pattern in a test pattern in an Iddq test.
CM using function test results and Iddq test results
In the fault diagnosis device for an OS integrated circuit, a test pattern storing means for storing a test pattern describing input / output signals to a circuit for performing a function test of the CMOS integrated circuit; and a circuit under test receiving the test pattern. The CMO
LSI for performing functional test and Iddq test of S integrated circuit
A tester; test result storage means for storing the functional test and Iddq test results; and circuit data for storing circuit data recording element arrangement information, element function information, and wiring connection information between elements and terminals of the circuit under test. Storage means, a logic simulator that inputs the test pattern and the circuit data, and logically simulates an internal operation of the circuit under test when the test pattern is applied to the device under test; A simulation result storage unit for storing an internal simulation result; and a simulation of a signal value inside the circuit at a time point when a pattern in which no abnormality is detected in the Iddq test is applied from the function test result, the Iddq test result, and the simulation result. The number of “0” and “1” of the result, and I The position of the short-circuit fault in the circuit under test is estimated based on the number of “0” and “1” of the simulation result of the signal value inside the circuit at the time point when the pattern in which the abnormality is detected in the dq test is applied. A fault diagnosis device for a CMOS integrated circuit, comprising: a fault location determining means.
の個数から故障の疑われる度合を重み付けして、故障箇
所を推定することを特徴とする請求項1記載のCMOS
集積回路の故障診断装置。2. The system according to claim 1, wherein said failure location determination means is "0" or "1".
2. The CMOS according to claim 1, wherein the degree of a suspected failure is weighted based on the number of the failures to estimate the failure location.
Fault diagnosis device for integrated circuits.
報と信号線情報を記述した配線レイアウト情報を格納す
る配線レイアウト情報格納手段、を備え前記故障箇所判
定手段からの故障位置の診断結果と前記配線レイアウト
情報に基づき、実際に故障が起きているチップ上の位置
を指示することを特徴とする請求項1記載のCMOS集
積回路の故障診断装置。And a wiring layout information storing means for storing wiring layout information describing wiring position information and signal line information on a chip of the circuit under test. 2. A fault diagnosis apparatus for a CMOS integrated circuit according to claim 1, wherein a position on the chip where a fault has actually occurred is indicated based on the wiring layout information.
対してテスト装置からテストパターンを供給して機能試
験及びIddq試験を行ない、 前記テスト装置によるテスト結果と、前記テストパター
ンに対応する前記被試験デバイスの内部動作を論理シミ
ュレーションしたシミュレーション結果と、を参照し
て、 前記Iddq試験が異常を示さないパターンを印加した
時刻点に対応するシミュレーション結果、及び/又は、
前記Iddq試験が異常を示すパターンを印加した時刻
点に対応するシミュレーション結果から、 前記被試験デバイスの回路内部の信号配線について論理
値“0”と“1”の値のパターンの個数をそれぞれ計算
し、前記信号配線の対電源線短絡故障又は対グランド線
短絡故障を推定する、 ことを特徴とするCMOS集積回路の故障診断方法。4. A function test and an Iddq test are performed by supplying a test pattern from a test apparatus to a CMOS integrated circuit which is a device under test, and a test result by the test apparatus and the test target corresponding to the test pattern are performed. A simulation result obtained by performing a logic simulation of the internal operation of the device; and a simulation result corresponding to a time point at which the Iddq test applied a pattern that does not indicate an abnormality, and / or
From the simulation result corresponding to the time point at which the pattern indicating an abnormality in the Iddq test was applied, the number of patterns of logical values “0” and “1” was calculated for the signal wiring inside the circuit of the device under test, respectively. Estimating a short-circuit fault of the signal wiring to a power supply line or a short-circuit fault to a ground line.
ンを印加した時刻点に対応するシミュレーション結果か
ら、 論理値“1”を示すパターン数が零個である信号配線に
ついては対グランド線短絡故障の可能性が高いものと推
定し、 論理値“0”を示すパターン数が零個である信号配線に
ついては対電源線短絡故障の可能性が高いものと推定す
る、 ことを特徴とする請求項4記載のCMOS集積回路の故
障診断方法。5. A simulation result corresponding to a time point at which a pattern showing no abnormality in the Iddq test is applied, the signal wiring having a logic number “1” having zero patterns has a short-circuit fault with respect to the ground line. 5. The method according to claim 4, further comprising: estimating that there is a high possibility, and estimating that there is a high possibility of a short-circuit fault with respect to a power supply line for a signal wiring having zero patterns indicating a logical value "0". A failure diagnosis method for a CMOS integrated circuit according to the above.
印加した時刻点に対応するシミュレーション結果から、 論理値“1”を示すパターン数が零個である信号配線に
ついては対電源線短絡故障の可能性が高いものと推定
し、 論理値“0”を示すパターン数が零個である信号配線に
ついては対グランド線短絡故障の可能性が高いものと推
定する、 ことを特徴とする請求項4又は5記載のCMOS集積回
路の故障診断方法。6. A simulation result corresponding to a time point at which a pattern indicating an abnormality in the Iddq test is applied, the signal wiring having a logic value of “1” having zero patterns is capable of short-circuit failure to a power supply line. 5. The method according to claim 4, wherein a signal wiring having a zero number of patterns indicating a logical value "0" is estimated to have a high possibility of a short-circuit fault to a ground line. 5. The method for diagnosing a failure of a CMOS integrated circuit according to claim 5.
ンを印加した時刻点に対応するシミュレーション結果か
ら、 論理値“1”を示すパターン数が零個に近い信号配線か
ら順に対グランド線短絡故障の可能性が高いものと推定
し、 論理値“0”を示すパターン数が零個に近い信号配線か
ら順に対電源線短絡故障の可能性が高いものと推定す
る、 ことを特徴とする請求項4記載のCMOS集積回路の故
障診断方法。7. A simulation result corresponding to a time point at which a pattern showing no abnormality in the Iddq test is applied. The number of patterns showing a logical value "1" is closer to zero than the number of signal wirings. 5. The method according to claim 4, further comprising: estimating that there is a high possibility, and estimating that the possibility of a short-circuit fault with respect to the power supply line is high in the order of signal wirings having a logical value of “0”, which is close to zero. A failure diagnosis method for a CMOS integrated circuit according to the above.
印加した時刻点に対応するシミュレーション結果から、 論理値“1”を示すパターン数が零個に近い信号配線か
ら順に対電源線短絡故障の可能性が高いものと推定し、 論理値“0”を示すパターン数が零個に近い信号配線か
ら順に対グランド線短絡故障の可能性が高いものと推定
する、 ことを特徴とする請求項4又は7記載のCMOS集積回
路の故障診断方法。8. A simulation result corresponding to a time point at which a pattern indicating an abnormality in the Iddq test is applied, the number of patterns indicating a logical value of “1” can be short-circuited to a power supply line in order from a signal wiring having a number of patterns close to zero. 5. The method according to claim 4, further comprising: estimating that there is a high possibility of occurrence of a short-circuit fault to the ground line in order from a signal wiring having a pattern number indicating a logical value “0” close to zero. 8. The method for diagnosing a failure of a CMOS integrated circuit according to claim 7.
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DE69712236T DE69712236T2 (en) | 1996-01-12 | 1997-01-13 | Fault diagnostic device for CMOS integrated circuits and diagnostic methods |
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JP4945403B2 (en) * | 2007-11-01 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | Device for estimating failure location of semiconductor integrated circuit |
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1996
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