JP2798538B2 - Active matrix liquid crystal display - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示装置等のアク
ティブマトリクス表示装置に関し、特にスイッチング素
子として薄膜トランジスタを用いたアクティブマトリク
ス表示装置に関する。The present invention relates to an active matrix display device such as a liquid crystal display device, and more particularly to an active matrix display device using thin film transistors as switching elements.
【０００２】[0002]
【従来の技術】薄膜トランジスタ（以下、必要に応じて
「ＴＦＴ」と略称する）を用いたアクティブマトリクス
液晶表示装置は、対向する一対のアクティブマトリクス
基板と対向基板とを有し、両基板の間に液晶層が挟持さ
れている。アクティブマトリクス基板は、ベースとなる
ガラス等の透明絶縁性基板の上に走査線としてのゲート
バスラインと信号線としてのソースバスラインとが夫々
複数本交差して配線され、ゲートバスラインとソースバ
スラインとで囲まれた各領域にマトリクス状に形成され
た絵素電極が、両バスラインの交差部近傍に形成された
ＴＦＴにて駆動される構成となっている。更に、加え
て、絵素電極と絶縁層を介して対向させ、蓄積付加容量
Ｃｇを形成する蓄積付加容量電極も形成されることもあ
る。一方の対向基板は、その液晶層側の全面に対向電極
が一体的に形成され、この対向電極と液晶層を挟む絵素
電極との間で液晶層容量Ｃｌｃが構成される。2. Description of the Related Art An active matrix liquid crystal display device using a thin film transistor (hereinafter abbreviated as "TFT" as necessary) has a pair of opposing active matrix substrates and an opposing substrate, and between the two substrates. A liquid crystal layer is sandwiched. In an active matrix substrate, a plurality of gate bus lines as scanning lines and a plurality of source bus lines as signal lines cross each other on a transparent insulating substrate such as glass as a base, and a gate bus line and a source bus are provided. The pixel electrodes formed in a matrix in each region surrounded by the lines are driven by TFTs formed near the intersection of both bus lines. In addition, a storage additional capacitance electrode that forms a storage additional capacitance Cg by opposing the pixel electrode via an insulating layer may be formed. On one counter substrate, a counter electrode is integrally formed on the entire surface on the liquid crystal layer side, and a liquid crystal layer capacitance Clc is formed between the counter electrode and a pixel electrode sandwiching the liquid crystal layer.
【０００３】かかる構造の液晶表示装置は、ＴＦＴの組
込みにより絵素電極間のクロストークが低減され、また
ゲートバスライン本数の制限がなくなり、そのため単純
マトリクス型のものに比べて、大容量にすることがで
き、また高画質の表示が得られるという利点がある。In a liquid crystal display device having such a structure, crosstalk between picture element electrodes is reduced by incorporating TFTs, and the number of gate bus lines is not limited. Therefore, the capacity of the liquid crystal display device is increased as compared with a simple matrix type. This has the advantage that a high-quality display can be obtained.
【０００４】[0004]
【発明が解決しようとする課題】上述したＴＦＴの形成
は、例えば図５に示すように前記透明絶縁性基板１上に
ゲート電極２、半導体層３並びに、ソース電極４及びド
レイン電極５等をこの順にパターン形成することに行わ
れる。そのパターン形成は、形成すべき部分を越えて薄
膜を成膜し、その上にレジストを形成して前記形成すべ
き部分に露光し、この露光で硬化したレジスト部分を残
して他の部分を除去し、残ったレジストをマスクとして
薄膜にエッチングを施してなされる。これを繰り返すこ
とによりＴＦＴ７が作製される。To form the above-described TFT, for example, as shown in FIG. 5, a gate electrode 2, a semiconductor layer 3, a source electrode 4 and a drain electrode 5 are formed on the transparent insulating substrate 1. It is performed in order to form a pattern. The pattern is formed by forming a thin film over the portion to be formed, forming a resist thereon, exposing the portion to be formed, and removing other portions except the resist portion cured by the exposure. Then, the thin film is etched using the remaining resist as a mask. By repeating this, the TFT 7 is manufactured.
【０００５】ところで、上述の露光を行う場合におい
て、透明絶縁性基板上のすべてのＴＦＴ部分を対象にし
て一度に行うのではなく、複数のＴＦＴ部分を１ブロッ
クとして各ブロック毎に画面を継いで作製しており、そ
の繰り返し露光を行う際の重ね合わせずれによって、図
５及び図６に示すようにＴＦＴ７の内部におけるゲート
電極２とドレイン電極５とが重畳する部分がＸ方向、Ｗ
方向に移動して、ハッチングにて示す寄生容量領域６の
面積がブロック毎に異なり、ＴＦＴ７の寄生容量Ｃｇｄ
の大きさに差が生ずることとなる。When the above-mentioned exposure is performed, the screen is not connected to all the TFT portions on the transparent insulating substrate at once, but a plurality of TFT portions is set as one block, and the screen is connected to each block. 5 and 6, the portion where the gate electrode 2 and the drain electrode 5 overlap inside the TFT 7 in the X direction and W direction as shown in FIGS.
And the area of the parasitic capacitance region 6 indicated by hatching differs for each block, and the parasitic capacitance Cgd of the TFT 7 is changed.
Will be different.
【０００６】ドレイン電圧については、図７に示すよう
にＴＦＴ７内部の寄生容量（Ｃｇｄ）８と液晶層容量
（Ｃｌｃ）９との間、及び寄生容量（Ｃｇｄ）８と蓄積
付加容量（Ｃｇ）１０との間での容量分割が過渡的に行
われる。そのため、図８（ａ）に示すようにＴＦＴ７の
ゲート電極２に印加する電圧をオフにした瞬間に生じる
電荷の再配分に伴って、図８（ｃ）に示すようにドレイ
ン交流電圧の波形が非対称となって、寄生容量Ｃｇｄに
よる引き込み電圧であるオフセットＤＣ電圧成分△Ｖが
生ずる。なお、図８（ｂ）はソース波形を示しており、
図７中の４ａはソース電極４と接続したソースバスライ
ンを、２ａはゲート電極２と接続したゲートバスライン
を、１１は共通電極をそれぞれ示している。上記オフセ
ットＤＣ電圧成分△Ｖは、下式にて表される。As shown in FIG. 7, the drain voltage is between the parasitic capacitance (Cgd) 8 inside the TFT 7 and the liquid crystal layer capacitance (Clc) 9, and between the parasitic capacitance (Cgd) 8 and the storage additional capacitance (Cg) 10. Is transiently performed. For this reason, as shown in FIG. 8A, with the redistribution of charges generated at the moment when the voltage applied to the gate electrode 2 of the TFT 7 is turned off, the waveform of the drain AC voltage changes as shown in FIG. Asymmetry occurs, and an offset DC voltage component ΔV, which is a voltage drawn by the parasitic capacitance Cgd, occurs. FIG. 8B shows the source waveform.
In FIG. 7, reference numeral 4a denotes a source bus line connected to the source electrode 4, 2a denotes a gate bus line connected to the gate electrode 2, and 11 denotes a common electrode. The offset DC voltage component ΔV is represented by the following equation.
【０００７】[0007]
【数１】 (Equation 1)
【０００８】上述したオフセットＤＣ電圧成分△Ｖは、
フリッカの発生の原因となるものであり、このフリッカ
の発生を抑えるためには、一般に対向電極側からＤＣ電
圧を印加し、これにより寄生容量Ｃｇｄに起因するオフ
セットＤＣ電圧を補償するようにしている。The above-described offset DC voltage component ΔV is
This is a cause of flicker. To suppress the occurrence of flicker, a DC voltage is generally applied from the counter electrode side, thereby compensating for the offset DC voltage caused by the parasitic capacitance Cgd. .
【０００９】しかしながら、従来構造のアクティブマト
リクス液晶表示装置においては、寄生容量Ｃｇｄの大き
さの違いによって、繰り返し露光の際のブロック毎に絵
素のオフセットＤＣ電圧が異なることになるため、対向
電極側からの印加するＤＣ電圧は、一部のブロックの絵
素のオフセット電圧しか補償できず、そのためにドレイ
ン電位の低下量がブロック間で異なることになり、ブロ
ック間で直流バイアス成分及び液晶層に印加される実効
値電圧に差が生じ、フリッカの発生を抑えられなかった
り、コントラストに差が生じてブロック毎に表示ムラが
発生するという問題点があった。However, in the active matrix liquid crystal display device having the conventional structure, the offset DC voltage of the picture element differs for each block during repeated exposure due to the difference in the magnitude of the parasitic capacitance Cgd. The DC voltage applied from can compensate only for the offset voltage of the picture element of some blocks, so that the amount of decrease in drain potential differs between blocks, and the DC bias component and the voltage applied to the liquid crystal layer between blocks However, there is a problem in that a difference occurs in the effective voltage to be applied, and the occurrence of flicker cannot be suppressed, or a difference occurs in the contrast, causing display unevenness for each block.
【００１０】本発明は、かかる課題を解決すべくなされ
たものであり、フリッカの発生を防止するとともに、ブ
ロック毎のコントラストの差を抑えることが可能なアク
ティブマトリクス液晶表示装置を提供することを目的と
する。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to provide an active matrix liquid crystal display device capable of preventing occurrence of flicker and suppressing a difference in contrast between blocks. And
【００１１】[0011]
【課題を解決するための手段】本発明は、液晶層を間に
挟んで対向する２枚の基板を備え、前記各基板のうちの
一方には、複数の走査線及び複数の信号線を相互に交差
させて設けると共に、前記各走査線及び前記各信号線の
各交差部位毎に、各絵素電極及び該各絵素電極を駆動す
るための各薄膜トランジスタを設け、前記各基板のうち
の他方には、前記各絵素電極に対向する対向電極を設け
ており、前記各薄膜トランジスタを複数のブロックに分
け、これらのブロック別に、前記各薄膜トランジスタを
パターニングしたアクティブマトリクス液晶表示装置に
おいて、前記各ブロックに対応して前記対向電極を分割
し、前記各ブロック毎に、ブロック内の絵素電極と分割
された対向電極を対向させ、前記分割された対向電極に
所望の電位を外部から与えており、そのことにより上記
目的が達成される。According to the present invention, there is provided a liquid crystal display having a liquid crystal layer interposed therebetween.
It comprises two substrates opposed to each other, and of the substrates,
On one side, multiple scanning lines and multiple signal lines cross each other
And each of the scanning lines and the signal lines.
Each pixel electrode and each pixel electrode are driven for each intersection.
For each of the substrates,
On the other side, a counter electrode facing each of the picture element electrodes is provided.
Each of the thin film transistors is divided into a plurality of blocks.
For each of these blocks,
For patterned active matrix liquid crystal display
And dividing the counter electrode corresponding to each of the blocks.
Each of the blocks is divided into the pixel electrodes in the block and the
The divided counter electrode is opposed to the divided counter electrode.
And giving a desired potential from an external, more above object is achieved that.
【００１２】前記対向電極としては、透明電極で形成す
ると共に、遮光用金属層との間には絶縁膜を介装するよ
うにしてもよい。The opposing electrode may be formed of a transparent electrode and an insulating film may be interposed between the opposing electrode and the light-shielding metal layer.
【００１３】[0013]
【作用】本発明にあっては、繰り返し露光に伴ってＴＦ
Ｔ部分にパターンずれが生じていても、対向電極を分割
して分割対向電極に外部から電位を与えることにより、
オフセットＤＣ電圧の生じるブロックでのフリッカの発
生を防止でき、コントラストに差が生じるのを抑えるこ
とが可能となる。According to the present invention, TF can be used with repeated exposure.
Even if a pattern shift occurs in the T portion, by dividing the counter electrode and applying a potential to the divided counter electrode from the outside,
It is possible to prevent the occurrence of flicker in a block in which an offset DC voltage is generated, and to suppress a difference in contrast from occurring.
【００１４】[0014]
【実施例】本発明の実施例について以下に説明する。Embodiments of the present invention will be described below.
【００１５】図１は本実施例のアクティブマトリクス液
晶表示装置の回路図であり、図２はＴＦＴ部分の平面
図、図３はＴＦＴ部分の断面図、図４は液晶表示装置全
体を模式的に示す斜視図である。このアクティブマトリ
クス液晶表示装置は、対向する一対のアクティブマトリ
クス基板３９と対向基板３０とを有し、両基板３９と３
０の間に液晶層３８が挟持されている。FIG. 1 is a circuit diagram of an active matrix liquid crystal display device of the present embodiment. FIG. 2 is a plan view of a TFT portion, FIG. 3 is a sectional view of the TFT portion, and FIG. FIG. This active matrix liquid crystal display device has a pair of opposing active matrix substrates 39 and a counter substrate 30.
The liquid crystal layer 38 is sandwiched between 0.
【００１６】アクティブマトリクス基板３９は、ベース
となるガラス等の透明絶縁性基板２０の上に走査線とし
てのゲートバスライン４７ａと信号線としてのソースバ
スライン４９ａとが夫々複数本交差して配線され、ゲー
トバスライン４７ａとソースバスライン４９ａとで囲ま
れた各領域にマトリクス状に形成された絵素電極５１
が、両バスライン４７ａと４９ａとの交差部近傍に形成
されたＴＦＴ５０にて駆動される構成となっている。更
に、加えて、絵素電極５１と対向する部分には、図示し
ない絶縁層を介して、蓄積付加容量Ｃｇを形成する蓄積
付加容量電極（図示せず）が形成されている。なお、図
１において、Ｘ1〜Ｘmはゲートバスライン４７ａのそれ
ぞれを、Ｙ1〜Ｙnはソースバスライン４９ａのそれぞれ
を示す。In the active matrix substrate 39, a plurality of gate bus lines 47a as scanning lines and a plurality of source bus lines 49a as signal lines intersect with each other on a transparent insulating substrate 20 made of glass or the like serving as a base. , A pixel electrode 51 formed in a matrix in each region surrounded by the gate bus line 47a and the source bus line 49a.
Are driven by the TFT 50 formed near the intersection of the bus lines 47a and 49a. In addition, a storage additional capacitance electrode (not shown) for forming the storage additional capacitance Cg is formed in a portion facing the pixel electrode 51 via an insulating layer (not shown). In FIG. 1, X 1 to X m indicate each of the gate bus lines 47a, and Y 1 to Y n indicate each of the source bus lines 49a.
【００１７】一方の対向基板３０は、液晶層３８を挟ん
で絵素電極５１との間で液晶層容量Ｃｌｃをもつ分割対
向電極３１が、液晶層３８側に形成されている。分割対
向電極３１はブロック毎に分割されて形成され、各分割
対向電極３１ａは各ブロック毎に共通の配線１７に接続
されていると共に、可変容量１８を介して接地されてい
る。On one counter substrate 30, a divided counter electrode 31 having a liquid crystal layer capacitance Clc between the liquid crystal layer 38 and a picture element electrode 51 is formed on the liquid crystal layer 38 side. The divided opposing electrode 31 is divided for each block, and each divided opposing electrode 31a is connected to a common wiring 17 for each block and is grounded via a variable capacitor 18.
【００１８】次に、上記のような回路構造を有するアク
ティブマトリクス液晶表示装置の作製手順を説明する。Next, a procedure for manufacturing an active matrix liquid crystal display device having the above-described circuit structure will be described.
【００１９】まず、ガラス基板２０上に、タンタルをス
パッタ蒸着して膜厚３０００オングストロームの薄膜を
形成し、しかる後にフォトリソグラフ技術によりパター
ン化し、ゲート電極４７、ゲートバスライン４７ａ、蓄
積付加容量電極（図示せず）及び蓄積容量共通配線２１
を形成する。First, tantalum is sputter-deposited on the glass substrate 20 to form a thin film having a thickness of 3000 angstroms. Thereafter, the thin film is patterned by the photolithography technique, and the gate electrode 47, the gate bus line 47a, the storage additional capacitance electrode ( (Not shown) and storage capacitor common line 21
To form
【００２０】次に、陽極酸化法により、上記タンタル膜
の表面を酸化し、酸化タンタル（Ｔａ2Ｏ5）からなるゲ
ート絶縁膜１４を、上記ゲート電極４７、ゲートバスラ
イン４７ａ、蓄積付加容量電極（図示せず）及び蓄積容
量共通配線２１の上に形成する。Next, the surface of the tantalum film is oxidized by anodic oxidation to form a gate insulating film 14 of tantalum oxide (Ta 2 O 5 ) on the gate electrode 47, the gate bus line 47 a, and the storage additional capacitance electrode. (Not shown) and formed on the storage capacitor common line 21.
【００２１】次に、プラズマＣＶＤ法により、膜厚３０
００オングストロームの窒化シリコン（ＳｉＮｘ）から
なるゲート絶縁層１５、膜厚３００オングストロームの
真性アモルファスシリコン（ａ−Ｓｉ（ｉ））層１６及
び膜厚２０００オングストロームの窒化シリコン（Ｓｉ
Ｎｘ）層を堆積する。Next, a film thickness of 30 is formed by a plasma CVD method.
A gate insulating layer 15 made of 00 Å silicon nitride (SiNx), an intrinsic amorphous silicon (a-Si (i)) layer 16 having a thickness of 300 Å, and a silicon nitride (Si) having a thickness of 2000 Å
Nx) layer is deposited.
【００２２】次に、フォトリソグラフ技術により、上記
ＳｉＮｘ層を島状にパターニングしてチャネル保護層パ
ターン１２を形成する。Next, the channel protective layer pattern 12 is formed by patterning the SiNx layer into an island shape by photolithography.
【００２３】次に、プラズマＣＶＤ法により、膜厚５０
０オングストロームのｎ型アモルファスシリコン（ａ−
Ｓｉ（ｎ+））層を堆積する。Next, a film thickness of 50
0 angstrom n-type amorphous silicon (a-
A Si (n + )) layer is deposited.
【００２４】次に、フォトリソグラフ技術により、上記
ａ−Ｓｉ（ｉ）層及びａ−Ｓｉ（ｎ+）層を島状にパタ
ーニングしてＴＦＴチャネル部パターン２４、２４を形
成する。Next, the a-Si (i) layer and the a-Si (n + ) layer are patterned into an island shape by photolithography to form TFT channel patterns 24, 24.
【００２５】しかる後に、チタン（Ｔｉ）を膜厚３００
０オングストロームでスパッタ蒸着し、フォトリソグラ
フ技術により該Ｔｉ層をパターニングすることにより、
ソース電極４９とドレイン電極２９とを形成する。Thereafter, titanium (Ti) is coated to a thickness of 300
By sputter deposition at 0 Å and patterning the Ti layer by photolithographic technology,
A source electrode 49 and a drain electrode 29 are formed.
【００２６】次に、絵素電極用ＩＴＯ膜を、１０００オ
ングストロームの膜厚でスパッタ蒸着してフォトリソグ
ラフ法によりパターニングし、絵素電極５１及びソース
バスライン４９ａを形成する。Next, an ITO film for a pixel electrode is sputter-deposited to a thickness of 1000 Å and patterned by photolithography to form a pixel electrode 51 and a source bus line 49a.
【００２７】以上の各工程によって、ＴＦＴ５０が形成
される。Through the above steps, the TFT 50 is formed.
【００２８】次に、窒化シリコン（ＳｉＮｘ）を膜厚４
０００オングストロームにプラズマＣＶＤ法で堆積して
保護膜を形成し、その上に配向膜を形成してアクティブ
マトリクス基板３９を作製する。Next, silicon nitride (SiNx) is
An active matrix substrate 39 is formed by depositing a protective film at 000 Å by a plasma CVD method and forming an orientation film thereon.
【００２９】次いで、対向基板３０を作製する。その作
製は、ベースとなるガラス等の透明絶縁性基板上に、Ｉ
ＴＯからなる透明な分割対向電極３１を、ＴＦＴ５０と
同じ数のブロックに分割してパターン形成する。このと
き、各ブロック毎に、該当するブロックに含まれる分割
対向電極３１のすべてに接続して配線１７を形成し、そ
の配線１７の一端を、接地された可変容量１８に接続す
る。Next, a counter substrate 30 is manufactured. The fabrication is performed on a transparent insulating substrate, such as glass, serving as a base.
The transparent divided opposing electrode 31 made of TO is divided into the same number of blocks as the TFTs 50 to form a pattern. At this time, for each block, a wiring 17 is formed by connecting to all of the divided opposing electrodes 31 included in the corresponding block, and one end of the wiring 17 is connected to the grounded variable capacitor 18.
【００３０】その後、対向電極３１とは間に絶縁膜を介
装して、上述した絵素電極５１以外の表示を行わないゲ
ートバスライン４７ａ、ソースバスライン４９ａ及びＴ
ＦＴ５０部分を覆うための遮光用金属層（図示せず）
を、例えば格子状に形成する。この遮光用金属層は、一
般にブラックマスクと称される。このように遮光用金属
層と対向電極３１との間に絶縁膜を設けた場合、後述す
るように分割された各対向電極３１に電位を印加して
も、遮光用金属層は電気的に絶縁されているため、遮光
用金属層と絵素電極５１との間に電位が生じにくくな
り、その間の液晶層３８に悪影響が及ぶのを防止できる
利点がある。Thereafter, an insulating film is interposed between the counter electrode 31 and the gate bus line 47a, the source bus line 49a and the T bus other than the picture element electrode 51, which perform no display.
Shielding metal layer (not shown) for covering FT50 part
Is formed, for example, in a lattice shape. This light-shielding metal layer is generally called a black mask. When an insulating film is provided between the light shielding metal layer and the counter electrode 31 as described above, the light shielding metal layer is electrically insulated even when a potential is applied to each of the divided counter electrodes 31 as described later. Therefore, a potential is hardly generated between the light-shielding metal layer and the picture element electrode 51, and there is an advantage that the liquid crystal layer 38 therebetween can be prevented from being adversely affected.
【００３１】次いで、このように形成された対向電極３
０の上に配向膜（図示せず）を形成した後、この対向基
板３０と、上述のアクティブマトリクス基板３９と貼り
合わせると共に、両基板３０と３９との間に液晶層３８
を注入する。Next, the counter electrode 3 thus formed is formed.
After an alignment film (not shown) is formed on the substrate 0, the counter substrate 30 is bonded to the active matrix substrate 39, and a liquid crystal layer 38 is interposed between the substrates 30 and 39.
Inject.
【００３２】以上のようにして、ブロック状にパターニ
ングされた分割対向電極３１を有するアクティブマトリ
クス液晶表示装置が作製される。As described above, an active matrix liquid crystal display device having the divided opposing electrodes 31 patterned in a block shape is manufactured.
【００３３】したがって、このように作製された本実施
例の液晶表示装置においては、上述の分割対向電極３１
が形成されていると共に、各ブロックに含まれる総ての
分割対向電極３１が配線１７及び可変容量１８を介して
接地されているので、可変容量１８を調整することによ
り各ブロック毎に最適な対向電圧を印加できる。このた
め、寄生容量Ｃｇｄの大きさの違いによって、繰り返し
露光の際のブロック毎に絵素のオフセットＤＣ電圧が異
なっていても、各ブロックの絵素のオフセット電圧を補
償でき、フリッカーを抑制することが可能となり、また
コントラストに差が生じるのを防止できるので、表示を
ムラなく均一にできる。Therefore, in the liquid crystal display device of the present embodiment manufactured as described above, the above-mentioned divided counter electrode 31 is provided.
Is formed, and all the divided opposing electrodes 31 included in each block are grounded via the wiring 17 and the variable capacitor 18. Therefore, by adjusting the variable capacitor 18, an optimum opposing electrode is provided for each block. Voltage can be applied. For this reason, even if the offset DC voltage of the picture element is different for each block at the time of repeated exposure due to the difference in the magnitude of the parasitic capacitance Cgd, the offset voltage of the picture element of each block can be compensated and flicker can be suppressed. And a difference in contrast can be prevented from occurring, so that the display can be made uniform without unevenness.
【００３４】なお、上記実施例では１ブロックに含まれ
る分割対向電極３１の数は、ＴＦＴ５０の数と同一にし
たが、ＴＦＴ５０の数よりも少なくしても支障はない。
即ち、ＴＦＴの１ブロックに分割対向電極の複数ブロッ
クが対応するように設けられていても、前記複数のブロ
ック毎の対向電圧を各可変容量１８にて個別に調整でき
るからである。In the above embodiment, the number of divided counter electrodes 31 included in one block is equal to the number of TFTs 50. However, there is no problem even if the number is smaller than the number of TFTs 50.
That is, even if a plurality of blocks of the divided opposing electrode are provided so as to correspond to one block of the TFT, the opposing voltage of each of the plurality of blocks can be individually adjusted by each variable capacitor 18.
【００３５】[0035]
【発明の効果】本発明による場合は、以上詳述したよう
に対向電極をブロック毎に分割し、各ブロックの分割対
向電極に所望の電圧を印加できる構成としてあるので、
アクティブマトリクス基板側における各ブロック毎のオ
フセットＤＣ電圧が異なっていても、その電圧を補償す
ることができ、これによりフリッカーを抑制することが
可能となり、またコントラストに差が生じるのを防止で
きるので、表示をムラなく均一にできる。According to the present invention, the counter electrode is divided into blocks as described in detail above, and a desired voltage can be applied to the divided counter electrode of each block.
Even if the offset DC voltage of each block on the active matrix substrate side is different, the voltage can be compensated, and thereby it is possible to suppress flicker and prevent a difference in contrast from occurring. The display can be made uniform without unevenness.
【図１】本実施例のアクティブマトリクス液晶表示装置
における等価回路図。FIG. 1 is an equivalent circuit diagram in an active matrix liquid crystal display device of the present embodiment.
【図２】図１のＴＦＴ部分の平面図。FIG. 2 is a plan view of a TFT portion of FIG.
【図３】図１のＴＦＴ部分の断面図。FIG. 3 is a cross-sectional view of a TFT portion of FIG.
【図４】図１のアクティブマトリクス液晶表示装置を模
式的に示す斜視図。FIG. 4 is a perspective view schematically showing the active matrix liquid crystal display device of FIG.
【図５】従来のＴＦＴ部分の断面図。FIG. 5 is a cross-sectional view of a conventional TFT portion.
【図６】従来のＴＦＴ部分の平面図。FIG. 6 is a plan view of a conventional TFT portion.
【図７】従来の技術の問題点を説明するための図。FIG. 7 is a diagram for explaining a problem of a conventional technique.
【図８】（ａ）はゲート波形、（ｂ）はソース波形、
（ｃ）はドレイン波形をそれぞれ示す図。8A is a gate waveform, FIG. 8B is a source waveform,
(C) is a diagram showing a drain waveform.
２０ ガラス基板 １４ ゲート絶縁膜 １５ ゲート絶縁層 ４７ ゲート電極 ４７ａ ゲートバスライン ５０ ＴＦＴ ５１ 絵素電極 ４９ ソース電極 ４９ａ ソースバスライン １２ チャネル保護層パターン ２９ ドレイン電極 ３０ 対向基板 ３１ 分割対向電極 ３８ 液晶層 ３９ アクティブマトリクス基板 Reference Signs List 20 glass substrate 14 gate insulating film 15 gate insulating layer 47 gate electrode 47a gate bus line 50 TFT 51 picture element electrode 49 source electrode 49a source bus line 12 channel protective layer pattern 29 drain electrode 30 counter substrate 31 split counter electrode 38 liquid crystal layer 39 Active matrix substrate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 入江 勝美 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 宮後 誠 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 中沢 清 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭63−5324（ＪＰ，Ａ) 特開 平２−240638（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500──────────────────────────────────────────────────続 き Continuing on the front page (72) Katsumi Irie 22-22, Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside Sharp Corporation (72) Inventor Makoto Miyago 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Sharp Corporation (72) Inventor Kiyoshi Nakazawa 22-22 Nagaikecho, Abeno-ku, Osaka City, Osaka Prefecture Inside Sharp Corporation (56) References JP-A-63-5324 (JP, A) JP-A-2-240638 (JP, A) (58) Field surveyed (Int. Cl. 6 , DB name) G02F 1/136 500
Claims (2)
を備え、前記各基板のうちの一方には、複数の走査線及
び複数の信号線を相互に交差させて設けると共に、前記
各走査線及び前記各信号線の各交差部位毎に、各絵素電
極及び該各絵素電極を駆動するための各薄膜トランジス
タを設け、前記各基板のうちの他方には、前記各絵素電
極に対向する対向電極を設けており、前記各薄膜トラン
ジスタを複数のブロックに分け、これらのブロック別
に、前記各薄膜トランジスタをパターニングしたアクテ
ィブマトリクス液晶表示装置において、 前記各ブロックに対応して前記対向電極を分割し、前記
各ブロック毎に、ブロック内の絵素電極と分割された対
向電極を対向させ、前記分割された対向電極に所望の電
位を外部から与えるアクティブマトリクス液晶表示装
置。 1. Two substrates facing each other with a liquid crystal layer interposed therebetween.
Wherein one of the substrates has a plurality of scanning lines and
And a plurality of signal lines are provided to cross each other,
For each scanning line and each intersection of the signal lines,
Pole and each thin film transistor for driving each pixel electrode
And each of the picture elements is provided on the other of the substrates.
A counter electrode facing the pole is provided.
Divide the register into multiple blocks,
Next, an activator obtained by patterning each of the thin film transistors described above.
In the active matrix liquid crystal display device, the counter electrode is divided corresponding to each of the blocks,
For each block, the picture element electrode in the block and the divided pair
The opposing electrodes are opposed to each other, and a desired voltage is applied to the divided opposed electrodes.
Active matrix liquid crystal display device giving the position from outside
Place.
いると共に、遮光用金属層との間には絶縁膜が介装され
ている請求項１記載のアクティブマトリクス液晶表示装
置。2. The active matrix liquid crystal display device according to claim 1, wherein the counter electrode is formed of a transparent electrode, and an insulating film is interposed between the counter electrode and the light shielding metal layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP332192A JP2798538B2 (en) | 1992-01-10 | 1992-01-10 | Active matrix liquid crystal display |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP332192A JP2798538B2 (en) | 1992-01-10 | 1992-01-10 | Active matrix liquid crystal display |
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|---|---|
| JPH05188392A JPH05188392A (en) | 1993-07-30 |
| JP2798538B2 true JP2798538B2 (en) | 1998-09-17 |
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ID=11554094
Family Applications (1)
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-
1992
- 1992-01-10 JP JP332192A patent/JP2798538B2/en not_active Expired - Lifetime
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| JPH05188392A (en) | 1993-07-30 |
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