JP2798123B2 - ビタビ復号装置 - Google Patents
ビタビ復号装置Info
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Description
【0001】
【発明の属する技術分野】本発明は、ビタビ復号装置に
関し、特に、移動体通信システム等に使用されるビタビ
復号装置に関する。
関し、特に、移動体通信システム等に使用されるビタビ
復号装置に関する。
【0002】
【従来の技術】畳み込み符号を復号する復号方式の一つ
として、ビタビアルゴリズムに基づき最尤復号するビタ
ビ復号方式が良く知られている。ビタビ復号方式という
のは、畳み込み符号に対する最尤復号方式であって、ビ
タビアルゴリズムに基づき、送信側エンコーダで生成さ
れ得る符号系列の中から、受信された符号系列に最も近
い系列を選択することで、受信した符号系列に誤りがあ
る場合でも正しく復号することできるという復号方式で
ある。このビタビ復号方式は、通話路に生じるランダム
誤りに対する訂正能力が高く移動体通信システム等にお
いては、欠くことのできない技術となっている。
として、ビタビアルゴリズムに基づき最尤復号するビタ
ビ復号方式が良く知られている。ビタビ復号方式という
のは、畳み込み符号に対する最尤復号方式であって、ビ
タビアルゴリズムに基づき、送信側エンコーダで生成さ
れ得る符号系列の中から、受信された符号系列に最も近
い系列を選択することで、受信した符号系列に誤りがあ
る場合でも正しく復号することできるという復号方式で
ある。このビタビ復号方式は、通話路に生じるランダム
誤りに対する訂正能力が高く移動体通信システム等にお
いては、欠くことのできない技術となっている。
【0003】ビタビ復号方式では、情報1ビットに対応
する符号化データ(受信系列:系列長は符号化率によ
る)を得る毎に、その時点での各状態の生き残りパスの
メトリック(累積計量)を計算し、更新するという演算
処理を行う。
する符号化データ(受信系列:系列長は符号化率によ
る)を得る毎に、その時点での各状態の生き残りパスの
メトリック(累積計量)を計算し、更新するという演算
処理を行う。
【0004】従来、このようなビタビ復号方式を採用し
た誤り訂正復号装置では、予め各パスがとるブランチメ
トリック(計量)の値を受信系列の値ごとに記憶したテ
ーブルを記憶回路に備え、それぞれの時点での受信系列
の値に応じてテーブルから各ブランチメトリックの値を
引き出すことによって少ない演算量で各状態のメトリッ
クを計算して更新することができるように構成されてい
る。
た誤り訂正復号装置では、予め各パスがとるブランチメ
トリック(計量)の値を受信系列の値ごとに記憶したテ
ーブルを記憶回路に備え、それぞれの時点での受信系列
の値に応じてテーブルから各ブランチメトリックの値を
引き出すことによって少ない演算量で各状態のメトリッ
クを計算して更新することができるように構成されてい
る。
【0005】また、上述のように、各パスがとるブラン
チメトリックの値を受信系列の値ごとに記憶したテーブ
ルを記憶回路に記憶させるためには、記憶回路が大きな
メモリ量を有していなければならないので、演算量を増
加させることなく、メモリ量を大幅に減少させた、誤り
訂正復号装置も提案されている(例えば、特開平4−1
77917号公報)。特開平4−177917号公報に
記載された装置は、図6に示すように、各時点における
各々状態の生き残りパスの累積計量を計算し更新する演
算処理を行う加算・比較・選択回路(ACS回路)61
と、計量(ブランチメトリック)記憶回路62と、累計
計量(メトリック)記憶回路63と、パスメモリ回路6
4と、最尤判定回路65とを備えている。この誤り訂正
復号装置では、ブランチメトリック記憶回路2に、予め
受信系列の値に対してブランチメトリックとしてパスが
取り得る値の候補を示す第一のテーブルと、各状態での
パスが実際に取るブランチメトリックが上記第一のテー
ブルとどのように対応しているか示す第2のテーブルと
を記憶させることにより、少ないメモリ量でありなが
ら、少ない演算量で各状態のメトリックを計算して更新
することができる。
チメトリックの値を受信系列の値ごとに記憶したテーブ
ルを記憶回路に記憶させるためには、記憶回路が大きな
メモリ量を有していなければならないので、演算量を増
加させることなく、メモリ量を大幅に減少させた、誤り
訂正復号装置も提案されている(例えば、特開平4−1
77917号公報)。特開平4−177917号公報に
記載された装置は、図6に示すように、各時点における
各々状態の生き残りパスの累積計量を計算し更新する演
算処理を行う加算・比較・選択回路(ACS回路)61
と、計量(ブランチメトリック)記憶回路62と、累計
計量(メトリック)記憶回路63と、パスメモリ回路6
4と、最尤判定回路65とを備えている。この誤り訂正
復号装置では、ブランチメトリック記憶回路2に、予め
受信系列の値に対してブランチメトリックとしてパスが
取り得る値の候補を示す第一のテーブルと、各状態での
パスが実際に取るブランチメトリックが上記第一のテー
ブルとどのように対応しているか示す第2のテーブルと
を記憶させることにより、少ないメモリ量でありなが
ら、少ない演算量で各状態のメトリックを計算して更新
することができる。
【0006】
【発明が解決しようとする課題】従来の誤り訂正復号装
置では、各パスがとるブランチメトリックの値を受信系
列の値ごとに記憶したテーブルを記憶するための大容量
の記憶装置が必要になるという問題点がある。
置では、各パスがとるブランチメトリックの値を受信系
列の値ごとに記憶したテーブルを記憶するための大容量
の記憶装置が必要になるという問題点がある。
【0007】また、特開平4−177917号公報に記
載されているような誤り訂正復号装置では、記憶回路か
ら1個のブランチメトリックを呼び出す場合に、2つの
テーブルにアクセスしなければならないため、ACS回
路における演算処理時間が長くなり、情報伝送効率をあ
げることができないという問題点がある。しかも、ブラ
ンチメトリックの呼び出しは2個づつ行われるので、倍
の時間を要する。つまり、アクセス回数が多いほど処理
時間が長くなる。
載されているような誤り訂正復号装置では、記憶回路か
ら1個のブランチメトリックを呼び出す場合に、2つの
テーブルにアクセスしなければならないため、ACS回
路における演算処理時間が長くなり、情報伝送効率をあ
げることができないという問題点がある。しかも、ブラ
ンチメトリックの呼び出しは2個づつ行われるので、倍
の時間を要する。つまり、アクセス回数が多いほど処理
時間が長くなる。
【0008】また、この種の誤り訂正復号装置では、2
つのテーブルに対応する呼び出し回路がそれぞれ必要と
なるために、回路の簡略化及び低消費電力化の妨げにな
っているという問題点がある。
つのテーブルに対応する呼び出し回路がそれぞれ必要と
なるために、回路の簡略化及び低消費電力化の妨げにな
っているという問題点がある。
【0009】本発明は、メモリ量を減少させ、回路構成
を簡略化すると共に、ACS回路における演算処理の効
率を向上させたビタビ復号装置を提供することを目的と
する。
を簡略化すると共に、ACS回路における演算処理の効
率を向上させたビタビ復号装置を提供することを目的と
する。
【0010】
【課題を解決するための手段】本発明によれば、畳み込
み符号化された受信系列をビタビアルゴリズムに基づい
て最尤復号するビタビ復号装置において、ブランチメト
リックを算出し、その最尤値が最も小さくなるように正
規化するブランチメトリック計算および正規化手段と、
該ブランチメトリック計算および正規化手段から出力さ
れる正規化されたブランチメトリックを対にして記憶す
るブランチメトリック記憶手段と、ステートメトリック
を記憶するステートメトリック記憶手段と、前記ブラン
チメトリック記憶手段から読み出したブランチメトリッ
ク対と、前記ステートメトリック記憶手段から読み出し
た前記読み出したブランチメトリック対に対応するステ
ートメトリックとをそれぞれ加算し、該加算結果を相互
に比較し、さらに該比較結果に基づいて最も尤度の高い
パスを求める処理を並列かつ一括して行うとともに、新
たなステートメトリックを得て前記ステートメトリック
記憶手段の記憶内容を更新する加算・比較・選択手段
と、該加算・比較・選択手段によって得られた前記パス
の内容を記憶するパスメモリ記憶手段と、該パスメモリ
記憶手段の記憶内容に基づいて復号を行う最尤復号判定
手段とを有することを特徴とするビタビ復号装置が得ら
れる。
み符号化された受信系列をビタビアルゴリズムに基づい
て最尤復号するビタビ復号装置において、ブランチメト
リックを算出し、その最尤値が最も小さくなるように正
規化するブランチメトリック計算および正規化手段と、
該ブランチメトリック計算および正規化手段から出力さ
れる正規化されたブランチメトリックを対にして記憶す
るブランチメトリック記憶手段と、ステートメトリック
を記憶するステートメトリック記憶手段と、前記ブラン
チメトリック記憶手段から読み出したブランチメトリッ
ク対と、前記ステートメトリック記憶手段から読み出し
た前記読み出したブランチメトリック対に対応するステ
ートメトリックとをそれぞれ加算し、該加算結果を相互
に比較し、さらに該比較結果に基づいて最も尤度の高い
パスを求める処理を並列かつ一括して行うとともに、新
たなステートメトリックを得て前記ステートメトリック
記憶手段の記憶内容を更新する加算・比較・選択手段
と、該加算・比較・選択手段によって得られた前記パス
の内容を記憶するパスメモリ記憶手段と、該パスメモリ
記憶手段の記憶内容に基づいて復号を行う最尤復号判定
手段とを有することを特徴とするビタビ復号装置が得ら
れる。
【0011】また、本発明によれば、前記加算・比較・
選択手段が、2ステート分の演算を並列して行うため
に、第1乃至第4の加算手段と、前記第1及び第2の加
算手段と前記第3及び第4の加算手段とにそれぞれ接続
されステートメトリックの大小比較を行うとともにパス
メモリを求める第1及び第2の比較手段と、該第1及び
第2の比較手段の比較結果に基づいてステートメトリッ
クをそれぞれ出力する第1及び第2の選択手段とを有す
ることを特徴とするビタビ復号装置が得られる。
選択手段が、2ステート分の演算を並列して行うため
に、第1乃至第4の加算手段と、前記第1及び第2の加
算手段と前記第3及び第4の加算手段とにそれぞれ接続
されステートメトリックの大小比較を行うとともにパス
メモリを求める第1及び第2の比較手段と、該第1及び
第2の比較手段の比較結果に基づいてステートメトリッ
クをそれぞれ出力する第1及び第2の選択手段とを有す
ることを特徴とするビタビ復号装置が得られる。
【0012】さらにまた、本発明によれば、前記ブラン
チメトリック記憶手段が、前記加算・比較・選択手段が
計算に使用する分のブランチメトリックを予め記憶する
1対の記憶手段と、対になっているブランチメトリック
を前記1対の記憶手段の同じアドレスに予めストアさせ
るため書き込みアドレス発生手段と、前記1対の記憶手
段の同じアドレスに記憶された前記対になっているブラ
ンチメトリックを並列に読み出すための読み出しアドレ
ス発生手段と、前記書き込みアドレス発生手段及び前記
読み出しアドレス発生装置と前記1対の記憶手段との間
に接続され、前記1対の記憶手段の双方のアドレスバス
に書き込みアドレス及び読み出しアドレスのいずれか一
方を供給する切り替えスイッチと、前記1対の記憶手段
から読み出されたブランチメトリックを該当するトレリ
スのブランチメトリックの出力に切り替えるブランチメ
トリック出力先切り替え選択手段とを有することを特徴
とするビタビ復号装置が得られる。
チメトリック記憶手段が、前記加算・比較・選択手段が
計算に使用する分のブランチメトリックを予め記憶する
1対の記憶手段と、対になっているブランチメトリック
を前記1対の記憶手段の同じアドレスに予めストアさせ
るため書き込みアドレス発生手段と、前記1対の記憶手
段の同じアドレスに記憶された前記対になっているブラ
ンチメトリックを並列に読み出すための読み出しアドレ
ス発生手段と、前記書き込みアドレス発生手段及び前記
読み出しアドレス発生装置と前記1対の記憶手段との間
に接続され、前記1対の記憶手段の双方のアドレスバス
に書き込みアドレス及び読み出しアドレスのいずれか一
方を供給する切り替えスイッチと、前記1対の記憶手段
から読み出されたブランチメトリックを該当するトレリ
スのブランチメトリックの出力に切り替えるブランチメ
トリック出力先切り替え選択手段とを有することを特徴
とするビタビ復号装置が得られる。
【0013】
【作用】対になって記憶されたブランチメトリックは、
ACS回路において演算処理を行う場合に同時に読み出
すことができ、その後の演算も同時に行うことができ
る。これによって、演算処理時間を半減することができ
る。
ACS回路において演算処理を行う場合に同時に読み出
すことができ、その後の演算も同時に行うことができ
る。これによって、演算処理時間を半減することができ
る。
【0014】また、読出し回路が1つで良く、しかも回
路の一部をインデックスカウンターと共有するため、回
路構成の簡略化、及び低消費電力を実現できる。
路の一部をインデックスカウンターと共有するため、回
路構成の簡略化、及び低消費電力を実現できる。
【0015】
【発明の実施の形態】以下、図面を参照して本発明のビ
タビ復号装置の実施の形態について説明する。図1に本
発明のビタビ復号装置の一実施の形態を示す。ここで、
図1のビタビ復号装置は、拘束長7、符号率1/3の畳
み込み符号化データに対応するように構成されているも
のとする。
タビ復号装置の実施の形態について説明する。図1に本
発明のビタビ復号装置の一実施の形態を示す。ここで、
図1のビタビ復号装置は、拘束長7、符号率1/3の畳
み込み符号化データに対応するように構成されているも
のとする。
【0016】図1のビタビ復号装置は、受信系列に対す
るブランチメトリックを求め正規化を行うブランチメト
リック計算および正規化回路11、得られたブランチメ
トリックを記憶するブランチメトリック記憶回路12、
ステートメトリック(累積計量)を記憶するステートメ
トリック記憶回路13、ブランチメトリックとステート
メトリックとを加算、比較、選択し、ステートメトリッ
ク記憶回路13の記憶内容を更新するるACS演算回路
14、枝の選択結果を記憶するパスメモリ記憶回路1
5、及びパスメモリを使って復号系列を生成する最尤復
号回路(トレリスサーチ処理回路)16を有している。
るブランチメトリックを求め正規化を行うブランチメト
リック計算および正規化回路11、得られたブランチメ
トリックを記憶するブランチメトリック記憶回路12、
ステートメトリック(累積計量)を記憶するステートメ
トリック記憶回路13、ブランチメトリックとステート
メトリックとを加算、比較、選択し、ステートメトリッ
ク記憶回路13の記憶内容を更新するるACS演算回路
14、枝の選択結果を記憶するパスメモリ記憶回路1
5、及びパスメモリを使って復号系列を生成する最尤復
号回路(トレリスサーチ処理回路)16を有している。
【0017】ブランチメトリック記憶回路12は、図2
に示すように、2つのブランチメトリックメモリ21、
22と、これらブランチメトリックメモリ21、22に
対して書き込みアドレスを発生する書き込みアドレス発
生回路23と、同じくブランチメトリックメモリ21、
22に対して読み出しアドレスを発生する読み出しアド
レス発生回路24と、書き込みアドレス発生回路23お
よび読み出しアドレス発生回路24のいずれか一方を選
択的にブランチメトリックメモリ21、22へ出力する
読み出し書き込み切り替えスイッチ25と、読み出しア
ドレス発生回路24からの切り替え信号に制御されてブ
ランチメトリックメモリ21、22の出力先を切り替え
る出力先切替スイッチ26とを有している。なお、ブラ
ンチメトリックメモリ21、22として、ACS演算回
路14の内部記憶回路を用いることがでできる。また、
ここには、1ステートの復号処理に必要なブランチメト
リックが記憶できればよいので、メモリの容量小さくて
すむ。
に示すように、2つのブランチメトリックメモリ21、
22と、これらブランチメトリックメモリ21、22に
対して書き込みアドレスを発生する書き込みアドレス発
生回路23と、同じくブランチメトリックメモリ21、
22に対して読み出しアドレスを発生する読み出しアド
レス発生回路24と、書き込みアドレス発生回路23お
よび読み出しアドレス発生回路24のいずれか一方を選
択的にブランチメトリックメモリ21、22へ出力する
読み出し書き込み切り替えスイッチ25と、読み出しア
ドレス発生回路24からの切り替え信号に制御されてブ
ランチメトリックメモリ21、22の出力先を切り替え
る出力先切替スイッチ26とを有している。なお、ブラ
ンチメトリックメモリ21、22として、ACS演算回
路14の内部記憶回路を用いることがでできる。また、
ここには、1ステートの復号処理に必要なブランチメト
リックが記憶できればよいので、メモリの容量小さくて
すむ。
【0018】また、ブランチメトリック回路12の書き
込みアドレス発生回路23は、図3に示すように、ブラ
ンチメトリックのパターンインデックスをカウントする
カウンタ回路31と、カウンタ回路31からのカウンタ
値から書き込みアドレスを生成する排他的論理和結合回
路32とを有している。この書き込みアドレス発生回路
23では、ブランチメトリック対を2つの記憶回路2
1、22の同じアドレスに格納させるために、カウンタ
値の下位nビットのそれぞれと、最上位ビットとの排他
的論理和を取ることで、書き込みアドレスとしている。
即ち、カウンタ回路31が0、1、2、3、4、5、
6、7を順次カウントするとすると、排他的論理和結合
回路32からは、0、1、2、3、2、1、0が順次出
力される。
込みアドレス発生回路23は、図3に示すように、ブラ
ンチメトリックのパターンインデックスをカウントする
カウンタ回路31と、カウンタ回路31からのカウンタ
値から書き込みアドレスを生成する排他的論理和結合回
路32とを有している。この書き込みアドレス発生回路
23では、ブランチメトリック対を2つの記憶回路2
1、22の同じアドレスに格納させるために、カウンタ
値の下位nビットのそれぞれと、最上位ビットとの排他
的論理和を取ることで、書き込みアドレスとしている。
即ち、カウンタ回路31が0、1、2、3、4、5、
6、7を順次カウントするとすると、排他的論理和結合
回路32からは、0、1、2、3、2、1、0が順次出
力される。
【0019】さらにまた、ブランチメトリック回路12
の読み出しアドレス発生回路24は、図4に示すよう
に、状態数をカウントするカウンタ回路41と、カウン
タ回路41のカウンタ値から、読み出しアドレスを生成
するための2つの排他的論理和結合回路42、43とを
有している。なお、排他的論理和結合回路42の構成
は、復号しようとする畳み込み符号を生成した畳み込み
符号器(図示せず)の構成に準じている。
の読み出しアドレス発生回路24は、図4に示すよう
に、状態数をカウントするカウンタ回路41と、カウン
タ回路41のカウンタ値から、読み出しアドレスを生成
するための2つの排他的論理和結合回路42、43とを
有している。なお、排他的論理和結合回路42の構成
は、復号しようとする畳み込み符号を生成した畳み込み
符号器(図示せず)の構成に準じている。
【0020】また、ACS演算回路13は、図5に示す
ように、ブランチメトリック記憶回路12からのブラン
チメトリック対に、ステートメトリック記憶回路14か
らのステートメトリック対をそれぞれ加算する加算器5
1、52、53、及び54と、加算器51、52、5
3、及び54からの加算結果を比較する比較回路55、
56と、比較結果に基づいて加算結果の一方を出力する
選択回路57、58とを有している。なお、比較回路5
5、56の比較結果は、パスメモリ記憶回路15の2つ
のパスメモリ記憶領域にそれぞれ記憶される。また、選
択回路57、58で選択された加算結果は、ステートメ
トリック記憶回路13に記憶される。ここで、ステート
メトリック記憶回路13は、読み出し用と書き込み用と
をACS演算回路14におけるステージ毎に交互に切り
替えるので、2バンク構成になっている。
ように、ブランチメトリック記憶回路12からのブラン
チメトリック対に、ステートメトリック記憶回路14か
らのステートメトリック対をそれぞれ加算する加算器5
1、52、53、及び54と、加算器51、52、5
3、及び54からの加算結果を比較する比較回路55、
56と、比較結果に基づいて加算結果の一方を出力する
選択回路57、58とを有している。なお、比較回路5
5、56の比較結果は、パスメモリ記憶回路15の2つ
のパスメモリ記憶領域にそれぞれ記憶される。また、選
択回路57、58で選択された加算結果は、ステートメ
トリック記憶回路13に記憶される。ここで、ステート
メトリック記憶回路13は、読み出し用と書き込み用と
をACS演算回路14におけるステージ毎に交互に切り
替えるので、2バンク構成になっている。
【0021】以下、このビタビ復号装置の動作について
説明する。まず、受信系列が入力されると、ブランチメ
トリック正規化回路11は、受信系列と内部に保持する
符号系列(8パターン)の各パターンとの内積をとりブ
ランチメトリックを計算する。ここでは、受信系列と各
パターンとの相関値が大きいものほど距離が近い。そし
て、距離が最も近いパターンのブランチメトリックが0
となるように、得られたブランチメトリックを正規化す
る。正規化されたブランチメトリックは、現在の復号ス
テップの始めに(ACS演算前に)、その復号ステップ
に必要とされる分だけ、ブランチメトリック記憶回路1
2の、書き込みアドレス発生回路23が指示する番地に
格納される。ここで、ブランチメトリックは、数式1に
従って、対にされ2つのブランチメトリックメモリ2
1、22の同一番地に格納される。
説明する。まず、受信系列が入力されると、ブランチメ
トリック正規化回路11は、受信系列と内部に保持する
符号系列(8パターン)の各パターンとの内積をとりブ
ランチメトリックを計算する。ここでは、受信系列と各
パターンとの相関値が大きいものほど距離が近い。そし
て、距離が最も近いパターンのブランチメトリックが0
となるように、得られたブランチメトリックを正規化す
る。正規化されたブランチメトリックは、現在の復号ス
テップの始めに(ACS演算前に)、その復号ステップ
に必要とされる分だけ、ブランチメトリック記憶回路1
2の、書き込みアドレス発生回路23が指示する番地に
格納される。ここで、ブランチメトリックは、数式1に
従って、対にされ2つのブランチメトリックメモリ2
1、22の同一番地に格納される。
【0022】
【数1】符号化率1/nのとき、i=0,・・・,2
n-1 −1、とすると、 ブランチメトリック対=(i,2n −1−i) 詳述すると、本実施の形態の場合、符号化率1/3なの
で、ブランチメトリックのパターンは8通りある。その
中で、パターン0とパターン7、パターン1とパターン
6、パターン2と5、パターン3と4、はそれぞれAC
S演算時に、ブランチメトリック対として扱われる。書
き込みアドレス回路23は、上述したように、カウンタ
回路31が0、1、2、3、4、5、6、7をカウント
した時に0、1、2、3、3、2、1、0を出力する。
従って、パターン0とパターン7はアドレス0番地に、
パターン1とパターン6はアドレス1番地に、という具
合に、同じアドレスに格納される。
n-1 −1、とすると、 ブランチメトリック対=(i,2n −1−i) 詳述すると、本実施の形態の場合、符号化率1/3なの
で、ブランチメトリックのパターンは8通りある。その
中で、パターン0とパターン7、パターン1とパターン
6、パターン2と5、パターン3と4、はそれぞれAC
S演算時に、ブランチメトリック対として扱われる。書
き込みアドレス回路23は、上述したように、カウンタ
回路31が0、1、2、3、4、5、6、7をカウント
した時に0、1、2、3、3、2、1、0を出力する。
従って、パターン0とパターン7はアドレス0番地に、
パターン1とパターン6はアドレス1番地に、という具
合に、同じアドレスに格納される。
【0023】こうして、ブランチメトリック記憶回路1
2に格納されたブランチメトリック対は、ACS演算時
に、トレリス上の各枝に対応するように読み出しアドレ
ス発生回路24の指示に従って読み出される。対で読み
出されたブランチメトリックは、その先に接続された出
力先切替スイッチ26により、各々該当するトレリスの
ブランチメトリックバスを介してACS演算回路へ出力
される。
2に格納されたブランチメトリック対は、ACS演算時
に、トレリス上の各枝に対応するように読み出しアドレ
ス発生回路24の指示に従って読み出される。対で読み
出されたブランチメトリックは、その先に接続された出
力先切替スイッチ26により、各々該当するトレリスの
ブランチメトリックバスを介してACS演算回路へ出力
される。
【0024】詳述すると、読み出しアドレス発生回路2
4は、ACS処理時のステート状態の情報インデックス
としてのカウンタ41の値から、畳み込み符号器に準じ
た排他的論理和回路42によって、3ビットのパターン
データを出力する。そして、書き込みアドレス発生回路
23と同様に構成した排他的論理和回路43は、この3
ビットのパターンデータから、そのステートでの計算に
使用されるブランチメトリック対を読み出すための読み
出しアドレスを生成する。また、排他的論理和回路42
からの3ビットパターンデータの最上位ビットは、ブラ
ンチメトリック出力先切替信号として出力先切替スイッ
チ26に供給される。こうして読み出されたブランチメ
トリック対は、所定のデータバスを介してACS演算回
路14へ出力される。
4は、ACS処理時のステート状態の情報インデックス
としてのカウンタ41の値から、畳み込み符号器に準じ
た排他的論理和回路42によって、3ビットのパターン
データを出力する。そして、書き込みアドレス発生回路
23と同様に構成した排他的論理和回路43は、この3
ビットのパターンデータから、そのステートでの計算に
使用されるブランチメトリック対を読み出すための読み
出しアドレスを生成する。また、排他的論理和回路42
からの3ビットパターンデータの最上位ビットは、ブラ
ンチメトリック出力先切替信号として出力先切替スイッ
チ26に供給される。こうして読み出されたブランチメ
トリック対は、所定のデータバスを介してACS演算回
路14へ出力される。
【0025】ACS演算回路14は、2ステート分の計
算を並列して行う。詳述すると、ACS演算回路14
は、ブランチメトリック記憶回路12からのブランチメ
トリック対と、前回の復号ステップにおいて、ステート
メトリック記憶回路13に記憶された各状態の生き残り
パスのステートメトリックとを入力データとする。これ
らの入力データは、それぞれ加算回路51、52、5
3、及び54に入力され、加算される。つまり、各状態
ごとに、その状態への2つのパスに対する加算結果を得
る。そして、これらの加算結果をそれぞれ比較回路5
5、56で比較し、比較の結果に基づいて新しい生き残
りパスを選択器57、58でそれぞれ選択する。
算を並列して行う。詳述すると、ACS演算回路14
は、ブランチメトリック記憶回路12からのブランチメ
トリック対と、前回の復号ステップにおいて、ステート
メトリック記憶回路13に記憶された各状態の生き残り
パスのステートメトリックとを入力データとする。これ
らの入力データは、それぞれ加算回路51、52、5
3、及び54に入力され、加算される。つまり、各状態
ごとに、その状態への2つのパスに対する加算結果を得
る。そして、これらの加算結果をそれぞれ比較回路5
5、56で比較し、比較の結果に基づいて新しい生き残
りパスを選択器57、58でそれぞれ選択する。
【0026】ACS演算回路14で選択されたステート
メトリックは、次の復号ステップにおける各状態の生き
残りパスに対するステートメトリックとして、次の復号
ステップに使用するため、中間結果のデータとして、ス
テートメトリック記憶回路13に書き込まれる。即ち、
ステートメトリック記憶回路13は、その記憶内容が更
新される。
メトリックは、次の復号ステップにおける各状態の生き
残りパスに対するステートメトリックとして、次の復号
ステップに使用するため、中間結果のデータとして、ス
テートメトリック記憶回路13に書き込まれる。即ち、
ステートメトリック記憶回路13は、その記憶内容が更
新される。
【0027】同時に、ACS演算回路14で選択された
結果を表す情報(パスメモリ)は、パスメモリ記憶回路
のパスメモリ記憶領域に書き込まれる。
結果を表す情報(パスメモリ)は、パスメモリ記憶回路
のパスメモリ記憶領域に書き込まれる。
【0028】ACS演算回路14は、上記ブランチメト
リックの読み込みから、パスメモリ記憶領域への書き込
みまでを1復号ステップとして全復号ステップが終了す
るまで繰り返す。その後、最尤復号回路16は、パスメ
モリ記憶回路15に記憶された全情報を用いて、トレリ
スサーチ処理を行って復号系列を出力、ビタビ復号を完
了する。
リックの読み込みから、パスメモリ記憶領域への書き込
みまでを1復号ステップとして全復号ステップが終了す
るまで繰り返す。その後、最尤復号回路16は、パスメ
モリ記憶回路15に記憶された全情報を用いて、トレリ
スサーチ処理を行って復号系列を出力、ビタビ復号を完
了する。
【0029】
【発明の効果】本発明によれば、2ステート分のACS
演算を並列に行えるようにしたことで、各ステートの計
算を1ステートづつ行う場合に比べ、処理時間が半分に
なる。また、1復号処理の中で、ステートメトリックを
2度読み込む必要がなく、メモリアクセス時間も短縮で
きる。
演算を並列に行えるようにしたことで、各ステートの計
算を1ステートづつ行う場合に比べ、処理時間が半分に
なる。また、1復号処理の中で、ステートメトリックを
2度読み込む必要がなく、メモリアクセス時間も短縮で
きる。
【0030】また、ACS計算に必要なブランチメトリ
ックのみを記憶させるようにしたことで記憶回路の容量
を小さくできる。また、ブランチメトリックを対にして
書き込み読み出しを行うようにしたことで、読み出しア
ドレス発生回路が1つですみ、しかもインデックスカウ
ンタが利用できるので、回路構成の簡略化、消費電力の
低減を実現できる。
ックのみを記憶させるようにしたことで記憶回路の容量
を小さくできる。また、ブランチメトリックを対にして
書き込み読み出しを行うようにしたことで、読み出しア
ドレス発生回路が1つですみ、しかもインデックスカウ
ンタが利用できるので、回路構成の簡略化、消費電力の
低減を実現できる。
【図1】本発明のビタビ復号装置の一実施の形態を表す
ブロック図である。
ブロック図である。
【図2】図1のブランチメトリックの詳細を示すブロッ
ク図である。
ク図である。
【図3】図2の書き込みアドレス発生回路の詳細を示す
回路図である。
回路図である。
【図4】図2の読み出しアドレス発生回路の詳細を示す
回路図である。
回路図である。
【図5】図1の加算・比較・選択回路の詳細を示すブロ
ック図である。
ック図である。
【図6】従来のビタビ復号器のブロック図である。
11 ブランチメトリック計算および正規化回路 12 ブランチメトリック記憶回路 13 ステートメトリック記憶回路 14 ACS演算回路 15 パスメモリ記憶回路 16 最尤復号回路 21,22 ブランチメトリックメモリ 23 書き込みアドレス発生回路 24 読み出しアドレス発生回路 25 読み出し書き込み切り替えスイッチ 26 出力先切替スイッチ 31 カウンタ回路 32 排他的論理和結合回路 41 カウンタ回路 42,43 排他的論理和結合回路 51,52,53,54 加算器 55,56 比較回路 57,58 選択回路 61 加算・比較・選択回路(ACS回路) 62 計量(ブランチメトリック)記憶回路 63 累計計量(メトリック)記憶回路 64 パスメモリ回路 65 最尤判定回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03M 13/00 - 13/22
Claims (1)
- 【請求項1】 畳み込み符号化された受信系列をビタビ
アルゴリズムに基づいて最尤復号するビタビ復号装置に
おいて、ブランチメトリックを計算し、その最尤値が最
も小さくなるように正規化するブランチメトリック計算
および正規化手段と、該ブランチメトリック計算および
正規化手段から出力される正規化されたブランチメトリ
ックを対にして記憶するブランチメトリック記憶手段
と、ステートメトリックを記憶するステートメトリック
記憶手段と、前記ブランチメトリック記憶手段から読み
出したブランチメトリック対と、前記ステートメトリッ
ク記憶手段から読み出した前記読み出したブランチメト
リック対に対応するステートメトリックとをそれぞれ加
算し、該加算結果を相互に比較し、さらに該比較結果に
基づいて最も尤度の高いパスを求める処理を並列かつ一
括して行うとともに、新たなステートメトリックを得て
前記ステートメトリック記憶手段の記憶内容を更新する
加算・比較・選択手段と、該加算・比較・選択手段によ
って得られた前記パスの内容を記憶するパスメモリ記憶
手段と、該パスメモリ記憶手段の記憶内容に基づいて復
号を行う最尤復号判定手段とを有し、前記ブランチメト
リック記憶手段が、前記加算・比較・選択手段が計算に
使用する分のブランチメトリックを予め記憶する一対の
記憶手段と、対になっているブランチメトリックを前記
一対の記憶手段の同じアドレスに予めストアさせるため
の書き込みアドレス発生手段と、前記一対の記憶手段の
同じアドレスに記憶された前記対になっているブランチ
メトリックを並列に読み出すための読み出しアドレス発
生手段と、前記書き込みアドレス発生手段及び前記読み
出しアドレス発生手段と前記一対の記憶手段との間に接
続され、前記一対の記憶手段双方のアドレスバスに書き
込みアドレス及び読み出しアドレスのいずれか一方を供
給する切り替えスイッチと、前記一対の記憶手段からの
読み出されたブランチメトリックを該当するトレリスの
ブランチメトリックの出力に切り替えるブランチメトリ
ック出力先切り替え選択手段とを有することを特徴とす
るビタビ復号装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7300329A JP2798123B2 (ja) | 1995-11-17 | 1995-11-17 | ビタビ復号装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7300329A JP2798123B2 (ja) | 1995-11-17 | 1995-11-17 | ビタビ復号装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09148943A JPH09148943A (ja) | 1997-06-06 |
JP2798123B2 true JP2798123B2 (ja) | 1998-09-17 |
Family
ID=17883469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7300329A Expired - Fee Related JP2798123B2 (ja) | 1995-11-17 | 1995-11-17 | ビタビ復号装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2798123B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6792570B2 (en) | 2000-05-12 | 2004-09-14 | Nec Corporation | Viterbi decoder with high speed processing function |
US7133472B2 (en) | 2000-05-12 | 2006-11-07 | Nec Corporation | High-speed turbo decoder |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10107651A (ja) | 1996-09-27 | 1998-04-24 | Nec Corp | ビタビ復号装置 |
JP3338374B2 (ja) * | 1997-06-30 | 2002-10-28 | 松下電器産業株式会社 | 演算処理方法および装置 |
EP1142183B1 (en) * | 1998-12-18 | 2003-06-11 | Telefonaktiebolaget L M Ericsson (Publ) | Method and system for fast maximum a posteriori decoding |
US6343368B1 (en) | 1998-12-18 | 2002-01-29 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and system for fast maximum a posteriori decoding |
EP1058392A1 (en) * | 1999-05-31 | 2000-12-06 | Motorola, Inc. | Method for implementing a plurality of add-compare-select butterfly operations in parallel, in a data processing system |
CN1290278C (zh) | 2001-07-18 | 2006-12-13 | 松下电器产业株式会社 | 数据传输装置和数据传输方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63215227A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | ビタビ復号回路 |
JPH0420530A (ja) * | 1990-05-14 | 1992-01-24 | Teijin Ltd | ポリアリールエーテルスルホンおよびその製造方法 |
-
1995
- 1995-11-17 JP JP7300329A patent/JP2798123B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
信学技報、IT86−47、P.47−50 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6792570B2 (en) | 2000-05-12 | 2004-09-14 | Nec Corporation | Viterbi decoder with high speed processing function |
US7133472B2 (en) | 2000-05-12 | 2006-11-07 | Nec Corporation | High-speed turbo decoder |
Also Published As
Publication number | Publication date |
---|---|
JPH09148943A (ja) | 1997-06-06 |
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