JP2798049B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数の層に形成さ
れた配線を該層が挟む層間絶縁膜を貫通し前記層間の前
記配線を種々の間隔を置いて互に接続する複数のプラグ
を具備する半導体装置に関する。The present invention relates to a plurality of plugs which penetrate an interconnection formed in a plurality of layers, penetrate an interlayer insulating film sandwiching the layers, and connect the interconnections between the layers at various intervals. The present invention relates to a semiconductor device provided.
【０００２】[0002]
【従来の技術】図５は第１層配線と第２層配線を抽出し
て平面上に示す図である。従来、半導体装置において第
１層配線と第２層配線との接続は、図５に示すように、
第１層と第２層との間の層間絶縁膜（図示せず）を貫通
し第１層配線４と第２層配線５と接続するために層間絶
縁膜を貫通するスルーホールを埋めるプラグ３を設ける
ことでなされていた。そして、接続をより確実なものに
するために、このプラグ３と接続する配線部分にプラグ
３を囲むようにより広い面積の接続部６をそれぞれの配
線に設けていた。2. Description of the Related Art FIG. 5 is a diagram showing a first layer wiring and a second layer wiring extracted on a plane. Conventionally, in a semiconductor device, connection between a first layer wiring and a second layer wiring is as shown in FIG.
A plug 3 that fills a through hole penetrating the interlayer insulating film to penetrate an interlayer insulating film (not shown) between the first layer and the second layer and connect to the first layer wiring 4 and the second layer wiring 5. It was done by providing. In order to make the connection more secure, a connection portion 6 having a larger area is provided in each wiring so as to surround the plug 3 in a wiring portion connected to the plug 3.
【０００３】この配線の接続部６の面積を広くする目的
としては、ホトレジスト工程における目はずれやプラグ
を埋め込むビアホールおよび配線におけるずれなどを避
けるためである。もし、この配線とビアホールとにずれ
が生じると、Ａｌ配線におけるステップカバレッジ不良
や配線形成におけるエッチングによるビアホール底への
ダメージで生ずる導通不良などの品質上の問題を起すこ
とになる。The purpose of increasing the area of the connection portion 6 of the wiring is to avoid slippage in a photoresist process, a via hole for embedding a plug, and a shift in a wiring. If a deviation occurs between the wiring and the via hole, quality problems such as poor step coverage in the Al wiring and conduction failure caused by damage to the bottom of the via hole due to etching in forming the wiring will occur.
【０００４】図６は半導体基板の一部を抽出してその断
面を示す図、図７は図６を平面的に示す図である。しか
しながら、プラグと接続する配線部分を大きくすること
は集積度の向上を阻むものとして問題があった。そこ
で、上述したエッチングによるビアホール底へのダメー
ジを避けるのにタングステンの埋め込みによるプラグの
形成を採用するに至った。FIG. 6 is a diagram showing a cross section of a part of a semiconductor substrate extracted, and FIG. 7 is a diagram showing FIG. 6 in plan. However, enlarging the wiring portion connected to the plug has a problem as an obstacle to improvement in the degree of integration. Therefore, in order to avoid damage to the bottom of the via hole due to the above-mentioned etching, formation of a plug by burying tungsten has been adopted.
【０００５】この半導体装置の構造は、図６に示すよう
に、第１層配線４と第２層配線５との接続するために、
層間絶縁膜９のビアホールをチタニウム合金８を介して
タングステン７を埋め込みプラグを形成したことであ
る。このように、プラグをタングステンで形成すれば、
配線のエッチングの際にタングステンのプラグがバリア
として働きダメージによる導通不良が無くなる。従っ
て、図７に示すように、プラグ３と接続する第１層配線
４および第２層配線５の部分を広げる必要が無くなっ
た。[0005] As shown in FIG. 6, the structure of the semiconductor device is such that a first layer wiring 4 and a second layer wiring 5 are connected.
That is, the via holes in the interlayer insulating film 9 are filled with tungsten 7 via the titanium alloy 8 to form plugs. Thus, if the plug is made of tungsten,
At the time of etching the wiring, the tungsten plug acts as a barrier, thereby eliminating conduction failure due to damage. Therefore, as shown in FIG. 7, it is not necessary to expand the portions of the first layer wiring 4 and the second layer wiring 5 connected to the plug 3.
【０００６】このように、タングステンプラグを接続に
利用して配線の間隔を狭くし高集積化を図った半導体装
置の例としてＩＥＤＭ，１９８７，ｐ２０９〜ｐ２１２
に開示されている。As described above, IEDM, 1987, pp. 209-212, is an example of a semiconductor device in which a tungsten plug is used for connection to reduce the distance between wirings and achieve high integration.
Is disclosed.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら周知のよ
うに、タングステンプラグと接触しているアルミニュー
ム（以下Ａｌと記す）配線部分との間に直流電流が流れ
ることによりＡｌ原子が流出するという所謂エレクトロ
マイグレーション（以下ＥＭと記す）現象が起きる。そ
して、Ａｌ原子が流出した配線部分にはやがてはボイド
が発生し断線に至るという問題がある。However, as is well known, a so-called electro-electrometer in which a direct current flows between a tungsten plug and an aluminum (hereinafter referred to as Al) wiring portion in contact with the tungsten plug causes Al atoms to flow out. A migration (hereinafter referred to as EM) phenomenon occurs. Then, there is a problem that a void is eventually generated in the wiring portion where the Al atoms flow out, leading to disconnection.
【０００８】また、１９９４年、春季応用物理学会予稿
集ｐ６２８の２８Ｐ一ＺＨ一１０に、タングステンプラ
グの間隔が変るとＥＭ寿命が変化することが開示されて
いる。そして、間隔の短かいタングステンプラグに比べ
間隔の長いタングステンプラグのＥＭ寿命が短いことも
記載されている。Also, in 1994, 28P-ZH-110 in the Proceedings of the Spring Society of Applied Physics, p628, discloses that the EM life changes when the distance between tungsten plugs changes. It is also described that the EM life of a tungsten plug having a long interval is shorter than that of a tungsten plug having a short interval.
【０００９】この理由は、ＥＭによりタングステンプラ
グからＡｌ配線に電子が流出するところでＡｌ原子が移
動し、Ａｌ配線からタングステンプラグに流入するとこ
ろでＡｌ原子が蓄積する。ここで、タングステンプラグ
の間隔が短いときは、Ａｌの蓄積による応力勾配がスパ
ンが短い故急となりその応力によってＡｌ原子が押し戻
されＡｌ原子の移動を阻害する。一方、タングステンプ
ラグの間隔が長い場合は、スパンが長くなることにより
応力勾配が緩やかになりＡｌ原子を押し戻す力が無くＡ
ｌ原子の移動を阻止することができない。従って、間隔
の広い場合は、短い場合に比べＡｌ原子の消失は起り易
くそれだけＥＭ寿命が短かくなる。The reason is that Al atoms move where electrons flow out of the tungsten plug to the Al wiring by EM, and Al atoms accumulate where they flow into the tungsten plug from the Al wiring. Here, when the interval between the tungsten plugs is short, the stress gradient due to the accumulation of Al becomes short because the span is short, and the Al atoms are pushed back by the stress, thereby inhibiting the movement of the Al atoms. On the other hand, when the interval between the tungsten plugs is long, the stress becomes gentle due to the long span, and there is no force to push back Al atoms, and A
The transfer of l atoms cannot be prevented. Therefore, in the case where the interval is wide, the disappearance of Al atoms easily occurs as compared with the case where the interval is short, and the EM life is shortened accordingly.
【００１０】従来、多層配線をもつ半導体装置では、上
下の層の配線の接続には上述したタングステンプラグで
行なわれていた。そして、このプラグは半導体チップの
配線層上に複数個散在しているものの、これらプラグの
位置は、配線抵抗を小さくすることと半導体素子形成領
域を避けなればならいというレイアウト上の制限があっ
た。従って、これらプラグの位置間隔は一定でなく、短
い間隔や長い間隔に配置されたプラグが入り混ってい
た。従って、上述した問題を考えると、このような半導
体装置のＥＭ寿命は、間隔の広いプラグにおけるＡｌ配
線のＥＭ寿命で決まってしまい短い寿命となる問題があ
る。Conventionally, in a semiconductor device having a multi-layer wiring, the wiring of the upper and lower layers is connected by the above-described tungsten plug. Although a plurality of these plugs are scattered on the wiring layer of the semiconductor chip, layout of these plugs is limited in that wiring resistance must be reduced and a semiconductor element formation region must be avoided. . Therefore, the position intervals of these plugs are not constant, and plugs arranged at short intervals or long intervals are mixed. Therefore, in consideration of the above-described problem, there is a problem that the EM life of such a semiconductor device is determined by the EM life of the Al wiring in a plug having a large space, and is short.
【００１１】従って、本発明の目的は、配線におけるＥ
Ｍ寿命の長い半導体装置を提供することである。Accordingly, an object of the present invention is to provide an E
An object is to provide a semiconductor device having a long M life.
【００１２】[0012]
【課題を解決するための手段】本発明の特徴は、少なく
とも二層の配線層に形成されたアルミニウムの配線を該
配線層に挟まれ介在する層間絶縁膜を貫通し前記配線を
互に接続するとともに前記配線層上に種々の間隔を置い
て配設される複数のタングステンのプラグを具備する半
導体装置において、前記間隔が所定の間隔より広く該配
線を接続する前記プラグの前記配線との重なり接続する
部分の他に前記配線が前記プラグよりはみ出す余剰部分
を有し、前記間隔が前記所定の間隔より狭い前記プラグ
と接続する該配線が該プラグからはみ出さない半導体装
置である。また、前記余剰部分が前記配線の伸びる方向
にあることが望ましい。A feature of the present invention is that aluminum wiring formed on at least two wiring layers is interposed between the wiring layers and penetrates an interlayer insulating film interposed therebetween to connect the wirings to each other. And a plurality of tungsten plugs disposed at various intervals on the wiring layer, wherein the gap is wider than a predetermined interval and the plugs connecting the wiring overlap with the wiring. The plug has an extra portion in which the wiring protrudes from the plug in addition to the portion of the plug , and the interval is smaller than the predetermined interval.
The semiconductor device does not protrude from the plug . Further, it is preferable that the surplus portion is in a direction in which the wiring extends.
【００１３】[0013]
【発明の実施の形態】次に、本発明について図面を参照
して説明する。Next, the present invention will be described with reference to the drawings.
【００１４】図１は本発明の一実施の形態の半導体装置
における配線経路を抽出して示す図である。この半導体
装置は、上下の配線層にある配線経路において、図１に
示すように、隣接するプラグ３の間隔が所定の間隔Ｌ1
より長い間隔Ｌ2 のプラグ３ａと第１層配線４ａおよび
第２層配線５ｂと重なり接続する部分よりはみ出る余裕
部分１を第１層配線４ａと第２層配線５ｂとに設けるこ
とである。FIG. 1 is a diagram showing extracted wiring paths in a semiconductor device according to an embodiment of the present invention. In this semiconductor device, as shown in FIG. 1, the distance between adjacent plugs 3 is a predetermined distance L1 in the wiring paths in the upper and lower wiring layers.
The first layer wiring 4a and the second layer wiring 5b are provided with a marginal portion 1 protruding from a portion where the plug 3a with a longer interval L2 overlaps and is connected with the first layer wiring 4a and the second layer wiring 5b.
【００１５】このようにプラグ３ａと接続する配線部分
にマージンとして余裕部分１を設ければ、電子流に対し
てＡｌ原子が流出しても、この余裕部分１がＡｌ原子の
供給源となりＡｌ原子が流出しても補充されボイドが発
生する時期を送らせる。If the margin 1 is provided as a margin in the wiring portion connected to the plug 3a, even if Al atoms flow out with respect to the electron flow, the margin 1 becomes a supply source of Al atoms. Even if spills occur, it is replenished and sends the time when voids occur.
【００１６】ちなみに、第１層配線４ａ，４ｂおよび第
２層配線５ａ，５ｂの線幅を０．６ミクロンメータ、プ
ラグ３，３ａの直径を０．６ミクロンメータで、間隔Ｌ
1 を５ミクロンメータ、間隔Ｌ2 を５０ミクロンメータ
とし、余裕部分１を配線の長手方向と線幅方向にそれぞ
れ０．２ミクロンメータ程度広げ形成しＣＭＯＳ構造の
半導体装置を製作した。また、配線の接続部分に余裕部
分１のないサンプルを同様に製作した。Incidentally, the line width of the first-layer wirings 4a and 4b and the second-layer wirings 5a and 5b is 0.6 μm, the diameter of the plugs 3 and 3a is 0.6 μm, and the interval L
1 was set to 5 μm, the interval L2 was set to 50 μm, and the margin 1 was formed to extend about 0.2 μm in both the longitudinal direction and the line width direction of the wiring to manufacture a semiconductor device having a CMOS structure. Further, a sample having no margin 1 in the connection portion of the wiring was similarly manufactured.
【００１７】図２は接続部の配線部に余裕部分有り無し
の半導体装置の加速試験結果を示すグラフである。この
二種類の半導体装置のサンプルのＥＭ寿命を推定するた
めに、直流電流を配線経路に流し加速試験を行なったと
ころ、余裕部分１の有る半導体装置の断線不良累積率が
余裕部分の無いものに対し１／２以下であった。このこ
とはＥＭ寿命を２倍以上伸ばすことができると言える。FIG. 2 is a graph showing the results of an acceleration test of a semiconductor device with or without a margin in the wiring portion of the connection portion. In order to estimate the EM life of the samples of these two types of semiconductor devices, a direct current was passed through the wiring path and an acceleration test was performed. On the other hand, it was less than 1/2. This means that the EM life can be extended more than twice.
【００１８】図３は図１の半導体装置における配線経路
の変形例を説明するための配線経路の半分を抽出して示
す図である。この半導体装置における間隔Ｌ2 広いプラ
グ３ａに対応する第１層配線４ａと第２層配線５ｂの接
続部の余裕部分２を配線の伸びる方向に大くはみ出すよ
うに形成したことである。前述の実施の形態のように接
続部の周囲にはみ出すように形成するのではなく、集積
度を考慮しレイアウト上許るす限り配線方向に伸ばした
ことである。FIG. 3 is a diagram extracting and showing half of a wiring path for explaining a modification of the wiring path in the semiconductor device of FIG. In this semiconductor device, a marginal portion 2 of the connection portion between the first layer wiring 4a and the second layer wiring 5b corresponding to the plug 3a having a large distance L2 is formed so as to protrude largely in the direction in which the wiring extends. Instead of being formed so as to protrude around the connection portion as in the above-described embodiment, it is extended in the wiring direction as far as the layout permits, in consideration of the degree of integration.
【００１９】例えば、この半導体装置の配線経路を上述
した所元寸法で製作したとすると、余裕部分２の長さは
０．６ミクロンとすると、余裕部分２の無いときに比べ
１．５倍程度ＥＭ寿命を伸ばすことができる。For example, assuming that the wiring path of this semiconductor device is manufactured with the above-mentioned dimensions, if the length of the margin 2 is 0.6 μm, it is about 1.5 times as long as there is no margin 2. The EM life can be extended.
【００２０】図４は図３の配線経路を応用した他の配線
経路を示す図である。前述の余裕部分を配線方向に伸ば
す適用例としては、図４に示すように、回路機能ブロッ
ク１０から導出される第２層配線５ｃと交差する第１層
配線４ｃにおけるプラグ３ａの場合がある。この場合
は、レイアウト上の制限がないので配線方向に余裕部分
２をより長く伸ばすことができるので有利である。FIG. 4 is a diagram showing another wiring route to which the wiring route of FIG. 3 is applied. As an application example of extending the margin in the wiring direction, as shown in FIG. 4, there is a case of a plug 3a in a first layer wiring 4c crossing a second layer wiring 5c derived from the circuit function block 10. In this case, since there is no restriction on the layout, the margin 2 can be extended longer in the wiring direction, which is advantageous.
【００２１】このように、プラグと接続する配線部分に
余剰面積部を設ければ、余剰部分がＡｌ原子の供給源と
なり、それだげＥＭ寿命が長くなる。特に半導体チップ
のサイズが小さい場合は、半導体チップの電極パッドに
近いプラグに対応する配線部分のみ余裕部分を設ければ
良く、配線の高密度化を妨げるものではない。As described above, if the surplus area is provided in the wiring portion connected to the plug, the surplus portion becomes a supply source of Al atoms, and the EM life is prolonged. In particular, when the size of the semiconductor chip is small, it is only necessary to provide a marginal portion only for the wiring portion corresponding to the plug close to the electrode pad of the semiconductor chip, and this does not hinder high density wiring.
【００２２】[0022]
【発明の効果】以上説明したように本発明は、長い間隔
で配線と接続するプラグと配線との界面より大きい面積
の余裕部分を配線部分に設けることによって、ＥＭ現象
によって流出するＡｌ原子の補充する供給源となるの
で、半導体装置の全てのプラグ接続のＥＭ寿命の欣一が
図れより長いＥＭ寿命が得られるという効果がある。ま
た、余裕部分を配線の伸びる方向に設けることにより、
配線の高密度化を阻害するものではない。As described above, according to the present invention, by providing a margin in the wiring portion larger than the interface between the wiring and the plug connected to the wiring at long intervals, the replenishment of Al atoms flowing out due to the EM phenomenon is achieved. Therefore, there is an effect that the EM life of all the plug connections of the semiconductor device can be improved and a longer EM life can be obtained. Also, by providing a margin in the direction in which the wiring extends,
It does not hinder the increase in wiring density.
【図１】本発明の一実施の形態の半導体装置における配
線経路を抽出して示す図である。FIG. 1 is a diagram illustrating extracted wiring paths in a semiconductor device according to an embodiment of the present invention;
【図２】接続部の配線部に余裕部分有り無しの半導体装
置の加速試験結果を示すグラフである。FIG. 2 is a graph showing an acceleration test result of a semiconductor device with or without a margin in a wiring portion of a connection portion.
【図３】図１の半導体装置における配線経路の変形例を
説明するための配線経路の半分を抽出して示す図であ
る。FIG. 3 is a diagram extracting and showing half of a wiring path for describing a modification of the wiring path in the semiconductor device of FIG. 1;
【図４】図３の配線経路を応用した他の配線経路を示す
図である。FIG. 4 is a diagram showing another wiring route to which the wiring route of FIG. 3 is applied.
【図５】第１層配線と第２層配線を抽出して平面上に示
す図である。FIG. 5 is a diagram illustrating a first layer wiring and a second layer wiring extracted on a plane.
【図６】半導体基板の一部を抽出してその断面を示す図
である。FIG. 6 is a diagram illustrating a cross section of a part of a semiconductor substrate extracted.
【図７】図６を平面的に示す図である。FIG. 7 is a plan view of FIG. 6;
１，２ 余裕部分 ３，３ａ プラグ ４，４ａ，４ｂ，４ｃ 第１層配線 ５，５ａ，５ｂ，５ｃ 第２層配線 ６ 接続部 ７ タングステン ８ チタニューム合金 ９ 層間絶縁膜 １０ 回路機能ブロック 1, 2 Marginal portion 3, 3a Plug 4, 4a, 4b, 4c First layer wiring 5, 5a, 5b, 5c Second layer wiring 6 Connection 7 Tungsten 8 Titanium alloy 9 Interlayer insulating film 10 Circuit function block
Claims (2)
ルミニウムの配線を該配線層に挟まれ介在する層間絶縁
膜を貫通し前記配線を互に接続するとともに前記配線層
上に種々の間隔を置いて配設される複数のタングステン
のプラグを具備する半導体装置において、前記間隔が所
定の間隔より広く該配線を接続する前記プラグの前記配
線との重なり接続する部分の他に前記配線が前記プラグ
よりはみ出す余剰部分を有し、前記間隔が前記所定の間
隔より狭い前記プラグと接続する該配線が該プラグから
はみ出さないことを特徴とする半導体装置。1. A A formed in the wiring layers of at least two layers
A plurality of tungsten wires are provided at various intervals on the wiring layer while interconnecting the wires by penetrating an interlayer insulating film interposed between the wiring layers and connecting the aluminum wires.
In the semiconductor device having the plug, the interval is wider than a predetermined interval, and in addition to a portion of the plug for connecting the interconnect that overlaps with the interconnect, the interconnect has an excess portion protruding from the plug , The interval is between the specified times
The wiring connecting to the plug narrower than the gap is
A semiconductor device characterized by not protruding .
あることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the surplus portion extends in a direction in which the wiring extends.
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP7484796A JP2798049B2 (en) | 1996-03-28 | 1996-03-28 | Semiconductor device |
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| JPH09266249A JPH09266249A (en) | 1997-10-07 |
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| JP7484796A Expired - Fee Related JP2798049B2 (en) | 1996-03-28 | 1996-03-28 | Semiconductor device |
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