JP2796049B2 - Thin film transistor and method of manufacturing the same - Google Patents
Thin film transistor and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、一般に薄膜トランジ
スタに関するものであり、より特定的には、ＬＳＩや液
晶ディスプレイに用いられる薄膜トランジスタに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a thin film transistor, and more particularly, to a thin film transistor used for an LSI or a liquid crystal display.
【０００２】[0002]
【従来の技術】図２２は、たとえば特開昭６０−１３６
２５９号公報に開示された、従来の薄膜トランジスタ
（以下、ＴＦＴと略称する）の断面図である。基板１の
上に絶縁膜２が設けられている。絶縁膜２の上にゲート
電極３が設けられている。ゲート電極３を覆うように、
絶縁膜２の上にゲート絶縁膜４が設けられている。ゲー
ト絶縁膜４を介在させて、ゲート電極３を覆うように、
基板１の上にチャネルポリシリコン層５が設けられてい
る。チャネルポリシリコン層５は、ソース領域５ａと、
チャネル領域となる活性層５ｂと、ドレイン領域５ｃに
区分されている。ゲート電極３、ソース領域５ａ、チャ
ネル領域（５ｂ）およびドレイン領域５ｃで、ＴＦＴが
形成される。チャネルポリシリコン層５を覆うように、
基板１の上にシリコン酸化膜６が設けられている。シリ
コン酸化膜６の上に、プラズマ化学気相成長法（以下プ
ラズマＣＶＤ法という）により形成された、膜厚０．５
μｍ〜１．０μｍのプラズマシリコン窒化膜７が設けら
れている。プラズマシリコン窒化膜７は、ＴＦＴの保護
膜として用いられている。プラズマシリコン窒化膜７
は、ジクロルシランおよびアンモニアを用いて形成され
る。2. Description of the Related Art FIG.
259 is a cross-sectional view of a conventional thin film transistor (hereinafter abbreviated as TFT) disclosed in JP-A-259-259. An insulating film 2 is provided on a substrate 1. A gate electrode 3 is provided on the insulating film 2. So as to cover the gate electrode 3
A gate insulating film 4 is provided on the insulating film 2. With the gate insulating film 4 interposed therebetween so as to cover the gate electrode 3,
A channel polysilicon layer 5 is provided on a substrate 1. The channel polysilicon layer 5 includes a source region 5a,
It is divided into an active layer 5b serving as a channel region and a drain region 5c. A TFT is formed by the gate electrode 3, the source region 5a, the channel region (5b), and the drain region 5c. So as to cover the channel polysilicon layer 5
A silicon oxide film 6 is provided on a substrate 1. A film thickness of 0.5 formed on the silicon oxide film 6 by plasma chemical vapor deposition (hereinafter referred to as plasma CVD).
A plasma silicon nitride film 7 of μm to 1.0 μm is provided. The plasma silicon nitride film 7 is used as a protective film of the TFT. Plasma silicon nitride film 7
Is formed using dichlorosilane and ammonia.
【０００３】次に、プラズマシリコン窒化膜の役割につ
いて説明する。プラズマシリコン窒化膜７は、上述のと
おり、本来は、ＴＦＴの保護膜として形成されるもので
ある。しかし、プラズマＣＶＤ法で形成されることか
ら、その膜中に水素を多く含む。その結果、膜形成後の
アニール処理によって、上述した水素がシリコン酸化膜
６を通過して、ＴＦＴの活性層５ｂに入り込む。これに
より、活性層５ｂを形成するポリシリコン中のダングリ
ングボンド（未結合手）が、図２４に示すように、水素
原子によって封止され、その結果、ダングリングボンド
が減少する（水素化という）。その結果、図２３に示す
ように、ＴＦＴのオフ電流（Ｖd ＜０，Ｖg ＝０の条
件）が低減し、一方、オン電流（Ｖg ＝Ｖd ＜０の条
件）が増大し、ＴＦＴとして好ましい特性が得られる。Next, the role of the plasma silicon nitride film will be described. As described above, the plasma silicon nitride film 7 is originally formed as a TFT protective film. However, since the film is formed by the plasma CVD method, the film contains much hydrogen. As a result, the above-described hydrogen passes through the silicon oxide film 6 and enters the active layer 5b of the TFT by the annealing process after the film formation. As a result, dangling bonds (unbonded bonds) in the polysilicon forming the active layer 5b are sealed by hydrogen atoms as shown in FIG. 24, and as a result, the number of dangling bonds is reduced (referred to as hydrogenation). ). As a result, as shown in FIG. 23, the off-state current (condition of V d <0, V g = 0) of the TFT decreases, while the on-state current (condition of V g = V d <0) increases, Preferred characteristics as a TFT are obtained.
【０００４】次に、信頼性を評価するため、バイアス高
温ストレス試験（ゲート電極に温度とバイアスをかけ
て、デバイスに対する負荷を調べる試験。以下、ＢＴス
トレスと略称する。）を加えて、ドレイン電流−ゲート
電圧特性がどの程度変化するかを調べた。結果を、図２
５に示す。図２５を参照して、ＢＴストレスによって、
Ｖth（しきい値電圧）が負方向に変動し、オン電流が減
少する。このＶth変動を、プラズマシリコン窒化膜６か
ら進入してきた水素による水素化がなされたＴＦＴと、
なされなかったＴＦＴとを比較して得た結果を図２６に
示す。図２６から明らかなように、水素化を行なったＴ
ＦＴの方が、Ｖth変動が大きいことが明らかとなった。
このことから、Ｖth変動は、図２７を参照して、ＴＦＴ
の活性層５ｂ中のＳｉ−Ｈ結合が、式（１）に示すよう
に解離して、界面準位を生成し、さらに、生じた水素が
ゲート酸化膜４の酸素原子と式（２）に示すように反応
し、界面に正の固定電荷を生ずることに起因すると考え
られる。Next, in order to evaluate the reliability, a bias high-temperature stress test (a test for applying a temperature and a bias to the gate electrode to examine a load on the device; hereinafter, abbreviated as BT stress) is applied to the drain current. -To what extent the gate voltage characteristics change. The results are shown in FIG.
It is shown in FIG. Referring to FIG. 25, by BT stress,
V th (threshold voltage) fluctuates in the negative direction, and the on-current decreases. This V th change is caused by the hydrogenation of the TFT that has entered from the plasma silicon nitride film 6 with the TFT.
FIG. 26 shows the result obtained by comparing with a TFT that was not made. As is clear from FIG. 26, the hydrogenated T
It became clear that FT has a larger Vth variation.
For this reason, the V th variation is, as shown in FIG.
The Si—H bond in the active layer 5b dissociates as shown in the formula (1) to generate an interface state, and the generated hydrogen is combined with the oxygen atom of the gate oxide film 4 and the formula (2) It is thought to be caused by the reaction as shown, generating a positive fixed charge at the interface.
【０００５】[0005]
【発明が解決しようとする課題】従来のＴＦＴは以上説
明したとおり、プラズマシリコン窒化膜７を設けること
により、チャネルである活性層中のポリシリコンが水素
化されることによって、オフ電流が減少し、一方オン電
流が増大するという良好な特性を有する。しかし、ＢＴ
ストレスによる特性変化が大きくなり、長期信頼性の面
で劣るという問題点があった。As described above, in the conventional TFT, by providing the plasma silicon nitride film 7, the polysilicon in the active layer, which is a channel, is hydrogenated, so that the off current is reduced. On the other hand, it has a good characteristic that the ON current increases. But BT
There is a problem that the characteristic change due to stress becomes large and the long-term reliability is inferior.
【０００６】この発明は、上記のような問題点を解決す
るためになされたもので、薄膜トランジスタの特性を損
わず、しかも長期信頼性の高い薄膜トランジスタを提供
することを目的とする。The present invention has been made to solve the above problems, and has as its object to provide a thin film transistor having high long-term reliability without impairing the characteristics of the thin film transistor.
【０００７】この発明の他の目的は、そのような薄膜ト
ランジスタの製造方法を提供することにある。Another object of the present invention is to provide a method for manufacturing such a thin film transistor.
【０００８】[0008]
【０００９】この発明の第１の局面に従う薄膜トランジ
スタは、基板を備える。上記基板の上にゲート電極が設
けられている。上記ゲート電極を覆うように上記基板の
上にゲート絶縁膜が設けられている。上記ゲート絶縁膜
を介在させて、上記ゲート電極を覆うように上記基板の
上に、チャネルとなる活性層および該活性層を両側から
挟むソース領域とドレイン領域が形成された半導体層が
設けられている。上記活性層中に含まれるフッ素の濃度
は、上記ゲート電極中に含まれるフッ素の濃度よりも低
い。[0009] A thin film transistor according to a first aspect of the present invention includes a substrate. A gate electrode is provided on the substrate. A gate insulating film is provided on the substrate so as to cover the gate electrode. A semiconductor layer having an active layer serving as a channel and source and drain regions sandwiching the active layer from both sides is provided on the substrate with the gate insulating film interposed therebetween so as to cover the gate electrode. I have. The concentration of fluorine contained in the active layer is lower than the concentration of fluorine contained in the gate electrode.
【００１０】この発明の第２の局面に従う薄膜トランジ
スタは、基板を備える。上記基板の上にゲート電極が設
けられている。上記ゲート電極を覆うように、上記基板
の上にゲート絶縁膜が設けられている。上記ゲート絶縁
膜を間に介在させて、上記ゲート電極を覆うように上記
基板の上に、チャネルとなる活性層および該活性層を両
側から挟むソース領域とドレイン領域が形成された半導
体層が設けられている。上記活性層の、上記ドレイン領
域の近傍部分は、上記活性層の中央部分よりもフッ素濃
度が高い。[0010] A thin film transistor according to a second aspect of the present invention includes a substrate. A gate electrode is provided on the substrate. A gate insulating film is provided on the substrate so as to cover the gate electrode. An active layer serving as a channel and a semiconductor layer having a source region and a drain region sandwiching the active layer from both sides are provided on the substrate with the gate insulating film interposed therebetween so as to cover the gate electrode. Have been. A portion of the active layer near the drain region has a higher fluorine concentration than a central portion of the active layer.
【００１１】[0011]
【００１２】この発明の第３の局面に従う薄膜トランジ
スタの製造方法においては、まず、基板の上にゲート電
極を形成する。上記ゲート電極を覆うように上記基板の
上にゲート絶縁膜を形成する。上記ゲート絶縁膜の上に
チャネルとなる活性層を形成する。上記ゲート電極中に
フッ素を注入する。フッ素が注入された上記ゲート電極
を熱処理し、上記フッ素を上記活性層へ拡散させる。In the method of manufacturing a thin film transistor according to a third aspect of the present invention, first, a gate electrode is formed on a substrate. Forming a gate insulating film on the substrate so as to cover the gate electrode; An active layer serving as a channel is formed on the gate insulating film. Fluorine is implanted into the gate electrode. The gate electrode into which fluorine has been implanted is heat-treated to diffuse the fluorine into the active layer.
【００１３】[0013]
【００１４】この発明の第１の局面に従う薄膜トランジ
スタによれば、活性層中に含まれるフッ素の濃度が、ゲ
ート電極中に含まれるフッ素の濃度よりも低い。このよ
うな構造は、フッ素をゲート電極中に注入し、その後、
この注入されたフッ素を活性層中に熱拡散させるという
方法によって形成される。したがって、活性層中にフッ
素を直接注入する方法で得られたものでないため、活性
層にダメージが生じない。According to the thin film transistor according to the first aspect of the present invention, the concentration of fluorine contained in the active layer is lower than the concentration of fluorine contained in the gate electrode. Such a structure injects fluorine into the gate electrode and then
It is formed by a method of thermally diffusing the implanted fluorine into the active layer. Therefore, since the active layer is not obtained by directly injecting fluorine into the active layer, no damage occurs to the active layer.
【００１５】また、活性層中のシリコンのダングリング
ボンドが上記フッ素によって封止されるため、その後、
活性層に向かって水素が拡散してきても、Ｓｉ−Ｈ結合
は生成しない。Further, since the dangling bond of silicon in the active layer is sealed by the fluorine,
Even if hydrogen diffuses toward the active layer, no Si—H bond is generated.
【００１６】この発明の第２の局面に従う薄膜トランジ
スタによれば、活性層の、ドレイン領域の近傍部分にフ
ッ素が注入されているので、活性層のドレイン端におけ
る、シリコンのダングリングボンドが封止されており、
ひいては、オフ電流が低減している。According to the thin film transistor according to the second aspect of the present invention, since fluorine is implanted into the active layer near the drain region, the dangling bond of silicon at the drain end of the active layer is sealed. And
Consequently, the off-state current is reduced.
【００１７】[0017]
【００１８】この発明の第３の局面に従う薄膜トランジ
スタの製造方法によれば、ゲート電極中にフッ素を注入
し、その後、フッ素が注入された上記ゲート電極を熱処
理し、それによって、フッ素を活性層へ拡散させてい
る。活性層中にフッ素を直接注入しないため、活性層に
ダメージを与えずに、フッ素を含む活性層が得られる。According to the method of manufacturing a thin film transistor according to the third aspect of the present invention, fluorine is implanted into the gate electrode, and thereafter, the gate electrode into which fluorine has been implanted is subjected to a heat treatment, whereby fluorine is introduced into the active layer. Spreading. Since fluorine is not directly injected into the active layer, an active layer containing fluorine can be obtained without damaging the active layer.
【００１９】[0019]
【実施例】以下、この発明の実施例を図について説明す
る。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
【００２０】実施例１ 図１は、この発明の一実施例に係るＴＦＴの断面図であ
る。図２は、その平面図である。なお、図１は、図２に
おけるＩ−Ｉ線に沿う断面図である。 Embodiment 1 FIG. 1 is a sectional view of a TFT according to an embodiment of the present invention. FIG. 2 is a plan view thereof. FIG. 1 is a sectional view taken along the line II in FIG.
【００２１】図１を参照して、基板１の上に、絶縁膜２
が設けられている。絶縁膜２の上に、ゲート電極３が設
けられている。ゲート電極３は、ポリシリコンで形成さ
れる。ゲート電極３を覆うように、基板１の上にゲート
絶縁膜４が設けられている。ゲート絶縁膜４を介在させ
て、ゲート電極３を覆うように、基板１の上に、半導体
層であるチャネルポリシリコン層５が設けられている。
チャネルポリシリコン層５には、チャネルとなる活性層
５ｂと、該活性層５ｂを両側から挟むソース領域５ａと
ドレイン領域５ｃが形成されている。チャネルポリシリ
コン層５を覆うように、基板１の上にＬＰＣＶＤ法によ
り形成された第１のシリコン窒化膜９が設けられてい
る。第１のシリコン窒化膜９を覆うように、第１のシリ
コン酸化膜６が基板１の上に設けられている。第１のシ
リコン酸化膜６の上に、プラズマＣＶＤ法により形成さ
れた第２のシリコン窒化膜７が設けられている。第２の
シリコン窒化膜７は、パッシベーション膜である。本実
施例に係る装置では、第１のシリコン窒化膜９と半導体
層５との間に、第２のシリコン酸化膜８が設けられてい
る。Referring to FIG. 1, an insulating film 2 is formed on a substrate 1.
Is provided. A gate electrode 3 is provided on the insulating film 2. Gate electrode 3 is formed of polysilicon. A gate insulating film 4 is provided on substrate 1 so as to cover gate electrode 3. A channel polysilicon layer 5 as a semiconductor layer is provided on substrate 1 so as to cover gate electrode 3 with gate insulating film 4 interposed.
In the channel polysilicon layer 5, an active layer 5b serving as a channel, and a source region 5a and a drain region 5c sandwiching the active layer 5b from both sides are formed. A first silicon nitride film 9 formed by LPCVD on substrate 1 is provided so as to cover channel polysilicon layer 5. First silicon oxide film 6 is provided on substrate 1 so as to cover first silicon nitride film 9. On the first silicon oxide film 6, a second silicon nitride film 7 formed by a plasma CVD method is provided. The second silicon nitride film 7 is a passivation film. In the device according to the present embodiment, a second silicon oxide film 8 is provided between the first silicon nitride film 9 and the semiconductor layer 5.
【００２２】次に、第１のシリコン窒化膜９について詳
細に説明する。第１のシリコン窒化膜９は、７００〜８
００℃で、ＬＰＣＶＤ法により形成される。ＬＰＣＶＤ
法により形成されたシリコン窒化膜は、プラズマＣＶＤ
法により形成されたシリコン窒化膜とは異なり、水素原
子をほとんど含まず、さらに水素原子を通過させにくい
というプラズマで形成された第２のシリコン窒化膜７と
は対照的な性質を有している。このような特性を有する
第１のシリコン窒化膜９を、第２のシリコン窒化膜７と
活性層５ｂとの間に設けることにより、第２のシリコン
窒化膜７から出て活性層５ｂへ拡散する水素原子の量を
制御することができる。なお、水素原子の供給源である
第２のシリコン窒化膜７の膜厚を変化させることによっ
ても、活性層５ｂへの水素原子の侵入量をある程度調整
することは可能である。しかし、第２のシリコン窒化膜
７は、本来ＴＦＴを保護する保護膜としての機能を有し
ているものであり、その膜厚の減少には、限度がある。
したがって、ＴＦＴの特性と信頼性とのバランスをとる
ためには、第２のシリコン窒化膜７の膜厚を変化させる
ことはできない。Next, the first silicon nitride film 9 will be described in detail. The first silicon nitride film 9 has a thickness of 700 to 8
It is formed at 00 ° C. by the LPCVD method. LPCVD
The silicon nitride film formed by the plasma CVD method
Unlike the silicon nitride film formed by the method, the silicon nitride film hardly contains hydrogen atoms, and has characteristics in contrast to the second silicon nitride film 7 formed by plasma, which hardly allows the passage of hydrogen atoms. . By providing the first silicon nitride film 9 having such characteristics between the second silicon nitride film 7 and the active layer 5b, the first silicon nitride film 9 is diffused out of the second silicon nitride film 7 and into the active layer 5b. The amount of hydrogen atoms can be controlled. Note that the amount of hydrogen atoms penetrating into the active layer 5b can also be adjusted to some extent by changing the thickness of the second silicon nitride film 7, which is a source of hydrogen atoms. However, the second silicon nitride film 7 originally has a function as a protective film for protecting the TFT, and there is a limit to a reduction in the film thickness.
Therefore, the thickness of the second silicon nitride film 7 cannot be changed in order to balance the characteristics and reliability of the TFT.
【００２３】次に、第１のシリコン窒化膜９の膜厚につ
いて説明する。図３に示すように、第１のシリコン窒化
膜９の膜厚が薄いと、従来のように、第１のシリコン窒
化膜７から出てくる水素による水素化の効果が大きく、
オフ電流は十分小さくなるが、一方、Ｖth変動は増大し
て、長期信頼性が低下する。反対に、第１のシリコン窒
化膜９の膜厚が厚いと、Ｖth変動は減少するが、反面、
オフ電流が増大してＴＦＴ特性が悪化する。さて、この
ＴＦＴが４メガビットスタティックランダムアクセスメ
モリ（４Ｍ−ＳＲＡＭ）の負荷素子として使用される場
合を想定すると、スタンバイ電流は０．４μＡ程度以下
に抑える必要がある。スタンバイ電流を０．４μＡ以下
にするということは、ＴＦＴのオフ電流を１００ｆＡ以
下にすることに相当する。また、４Ｍ−ＳＲＡＭの使用
電圧が４〜５Ｖであることから、必要な長期信頼性を確
保するためには、ＢＴストレスによるＶth変動を０．５
Ｖ以下に抑える必要がある。また、メモリの容量がさら
に増大した場合を考えると、バッテリ容量の制約等の条
件から、スタンバイ時の消費電流を増大させることがで
きないので、オフ電流は、上記値よりさらに小さく抑え
る必要がある。また、使用電圧も低減させていく傾向に
あるので、Ｖth変動も増加させることはできない。Next, the thickness of the first silicon nitride film 9 will be described. As shown in FIG. 3, when the thickness of the first silicon nitride film 9 is small, the effect of hydrogenation by hydrogen coming out of the first silicon nitride film 7 is large, as in the related art.
The off-state current becomes sufficiently small, while the Vth fluctuation increases, and the long-term reliability decreases. Conversely, if the thickness of the first silicon nitride film 9 is large, the V th fluctuation decreases, but on the other hand,
The off-state current increases and the TFT characteristics deteriorate. Now, assuming that this TFT is used as a load element of a 4-megabit static random access memory (4M-SRAM), the standby current needs to be suppressed to about 0.4 μA or less. Making the standby current 0.4 μA or less corresponds to making the TFT off current 100 fA or less. In addition, since the working voltage of the 4M-SRAM is 4 to 5 V, in order to secure necessary long-term reliability, Vth fluctuation due to BT stress is reduced by 0.5%.
V or less. Also, considering the case where the memory capacity is further increased, the current consumption during standby cannot be increased due to conditions such as restrictions on battery capacity and the like, so that the off-state current needs to be further suppressed below the above value. Also, since the working voltage tends to decrease, the Vth fluctuation cannot be increased.
【００２４】したがって、両者の制限条件、すなわち、
オフ電流を１００ｆＡ以下にし、かつＶth変動を０．５
Ｖ以下にするという条件、を満足する第１のシリコン窒
化膜９の膜厚としては、図３から、５０〜１５０Åの範
囲であることが明らかである。Therefore, both limiting conditions, that is,
Off current is set to 100 fA or less, and Vth fluctuation is set to 0.5
It is apparent from FIG. 3 that the thickness of the first silicon nitride film 9 that satisfies the condition of not more than V is in the range of 50 to 150 °.
【００２５】上述のように、第１のシリコン窒化膜は電
気特性と信頼性との両者を満足させる機能を有するが、
次のような弊害も生じる。すなわち、第１のシリコン窒
化膜９は熱膨張係数が、熱酸化法で形成したシリコン酸
化膜やシリコン薄膜よりも大きく、形成後の膜内応力が
極めて大きい。したがって、この第１のシリコン窒化膜
９がチャネルポリシリコン層５に直接接触すると、チャ
ネルポリシリコン５層中のポリシリコンに応力を加え
て、結晶性に歪を与え、ひいてはＴＦＴのオフ電流を増
大させてしまう。また、シリコンとシリコン窒化膜との
界面は、シリコンとシリコン酸化膜との界面に比較し
て、ダングリングボンドが多く、これもオフ電流を増加
させる要因となる。As described above, the first silicon nitride film has a function of satisfying both the electrical characteristics and the reliability.
The following adverse effects also occur. That is, the first silicon nitride film 9 has a larger coefficient of thermal expansion than a silicon oxide film or a silicon thin film formed by a thermal oxidation method, and has an extremely large internal stress after formation. Therefore, when the first silicon nitride film 9 comes into direct contact with the channel polysilicon layer 5, stress is applied to the polysilicon in the channel polysilicon layer 5 to cause a distortion in the crystallinity, thereby increasing the off current of the TFT. Let me do it. Further, the interface between silicon and the silicon nitride film has more dangling bonds than the interface between silicon and the silicon oxide film, which also causes an increase in off-state current.
【００２６】そこで、図１に示す実施例においては、第
１のシリコン窒化膜９とチャネルポリシリコン層５との
間に第２のシリコン酸化膜８を挿入することで、上記問
題点を解決している。すなわち、この第２のシリコン酸
化膜８によって、第１のシリコン窒化膜９から加えられ
る応力が緩和されると同時に、チャネルポリシリコン層
５の表面をシリコン酸化膜で覆うことによって、界面の
特性の向上が図られている。In the embodiment shown in FIG. 1, the above problem is solved by inserting a second silicon oxide film 8 between the first silicon nitride film 9 and the channel polysilicon layer 5. ing. That is, the stress applied from the first silicon nitride film 9 is relieved by the second silicon oxide film 8 and at the same time, the surface of the channel polysilicon layer 5 is covered with the silicon oxide film, whereby the characteristics of the interface are reduced. Improvements are being made.
【００２７】次に、第２のシリコン酸化膜８の膜厚につ
いて、図４を用いて、さらに詳細に説明する。第１のシ
リコン窒化膜９から加えられる応力を緩和するという目
的では、第２のシリコン酸化膜８の膜厚は、厚いほど良
い。しかし、一般に、シリコン酸化膜は、その膜内に、
ダングリングボンドを持った多くのシリコン原子や酸素
原子を含んでいるため、水素原子が拡散してくると、そ
れらが水素トラップとして働き、水素原子を捕獲し、固
定してしまう。したがって、シリコン酸化膜は、シリコ
ン窒化膜ほどではないが、水素の拡散係数が小さい。そ
れゆえに、第２のシリコン酸化膜８の膜厚が大幅に増え
ると、第２のシリコン窒化膜７中の水素がＴＦＴへ拡散
するのを阻止して、ひいては水素化の効果が低減し、そ
の結果、オフ電流が増大する。第２のシリコン酸化膜８
の膜厚とオフ電流との関係は、図４に示すように、下に
凸で、極小値を持つ曲線となる。ＴＦＴのオフ電流を１
００ｆＡ以下にすると、図４から明らかなように、第２
のシリコン酸化膜８の膜厚は１０〜１５０Åの範囲に設
定すればよいことになる。Next, the thickness of the second silicon oxide film 8 will be described in more detail with reference to FIG. For the purpose of relaxing the stress applied from the first silicon nitride film 9, the thickness of the second silicon oxide film 8 is preferably as thick as possible. However, in general, a silicon oxide film has
Since it contains many silicon atoms and oxygen atoms having dangling bonds, when hydrogen atoms diffuse, they act as hydrogen traps, capture and fix the hydrogen atoms. Therefore, the silicon oxide film has a smaller hydrogen diffusion coefficient, though not as much as the silicon nitride film. Therefore, when the thickness of the second silicon oxide film 8 is greatly increased, the hydrogen in the second silicon nitride film 7 is prevented from diffusing into the TFT, and the effect of hydrogenation is reduced. As a result, the off current increases. Second silicon oxide film 8
The relationship between the film thickness and the off-state current is a curve that is convex downward and has a minimum value, as shown in FIG. TFT off current is 1
When it is set to 00fA or less, as is apparent from FIG.
The thickness of the silicon oxide film 8 may be set in the range of 10 to 150 °.
【００２８】なお、第２のシリコン酸化膜８を形成する
方法としては、ＣＶＤ法と熱酸化法との２種類がある。
ＣＶＤ法は、２０〜９００℃で、常圧または真空状態
で、Ｎ2 とＳｉＨ4 とを化学反応させて、ＳｉＯ2 膜を
堆積させる方法である。熱酸化法は、７００〜１１００
℃で、酸化性ガス（Ｏ2 ，Ｈ2 Ｏ等）を用いて、半導体
層５の表面を酸化し、半導体層５の表面に熱酸化膜を形
成する方法である。There are two methods for forming the second silicon oxide film 8, a CVD method and a thermal oxidation method.
The CVD method is a method in which N 2 and SiH 4 are chemically reacted at 20 to 900 ° C. under normal pressure or vacuum to deposit an SiO 2 film. The thermal oxidation method is 700-1100
In this method, the surface of the semiconductor layer 5 is oxidized using an oxidizing gas (O 2 , H 2 O, etc.) at a temperature of ° C. to form a thermal oxide film on the surface of the semiconductor layer 5.
【００２９】上述の２種類の方法のうち、次に述べる理
由によって、熱酸化法による方法が優れている。すなわ
ち、ポリシリコンに熱酸化を施すことにより、ポリシリ
コンの結晶性が向上し、ひいてはオフ電流が低減する。
これは、実験で確認されており、熱酸化の際に、シリコ
ンと熱酸化膜との界面から放出される格子間シリコン原
子が、ポリシリコン中に入り、ポリシリコン中の欠陥を
減少させるためである。Of the above two methods, the method based on the thermal oxidation method is superior for the following reasons. That is, by subjecting the polysilicon to thermal oxidation, the crystallinity of the polysilicon is improved, and the off current is reduced.
This has been confirmed in experiments, because during thermal oxidation, interstitial silicon atoms released from the interface between silicon and the thermal oxide film enter polysilicon and reduce defects in the polysilicon. is there.
【００３０】また、半導体層の表面中のポリシリコンが
熱酸化によって消費され、その分、半導体層の膜厚が薄
くなり、ひいては、オフ電流の発生箇所であるドレイン
端のＰＮ接合の空乏層容積が小さくなり、その結果、オ
フ電流が減少する。Also, the polysilicon in the surface of the semiconductor layer is consumed by thermal oxidation, and the thickness of the semiconductor layer is reduced accordingly, and the volume of the depletion layer of the PN junction at the drain end where the off current occurs is generated. Becomes smaller, and as a result, the off-state current decreases.
【００３１】さらに、ＣＶＤ法では、２種類のガスを用
いるのに対し、熱酸化法では１種類のガスを用いて、常
圧で行なわれるため、反応速度を決めるパラメータが少
ない。その結果、熱酸化法は、膜厚制御性や再現性の点
で、ＣＶＤ法より優れている。Further, while two kinds of gases are used in the CVD method, one kind of gas is used in the thermal oxidation method at normal pressure, so that there are few parameters for determining the reaction rate. As a result, the thermal oxidation method is superior to the CVD method in terms of film thickness controllability and reproducibility.
【００３２】次に、図１に示す薄膜トランジスタの製造
方法について説明する。図５〜図８は、図１に示す薄膜
トランジスタの製造方法の順序の各工程における半導体
装置の部分断面図である。なお、ここでは、説明を明確
にするために、図２におけるＩＶ−ＩＶ線に沿って切っ
た断面図で説明する。Next, a method of manufacturing the thin film transistor shown in FIG. 1 will be described. 5 to 8 are partial cross-sectional views of the semiconductor device in respective steps in the sequence of the method for manufacturing the thin film transistor shown in FIG. Note that, here, for clarity of description, a description will be given of a cross-sectional view taken along line IV-IV in FIG.
【００３３】図５を参照して、基板１の上に絶縁膜２を
形成する。絶縁膜２の上に、ゲート電極３をポリシリコ
ンで形成する。ゲート電極３の上にゲート絶縁膜４を形
成する。ゲート絶縁膜４は、シリコン酸化膜で形成され
る。ゲート絶縁膜４の上に、４００〜７００℃で行なう
ＣＶＤ法により、０．００５〜１μｍ膜厚のポリシリコ
ン膜５１を堆積する。このポリシリコン膜５１を、写真
製版技術とエッチング技術により加工し、トランジスタ
のチャネルポリシリコン層５を形成する。Referring to FIG. 5, an insulating film 2 is formed on substrate 1. On the insulating film 2, a gate electrode 3 is formed of polysilicon. A gate insulating film is formed on the gate electrode. Gate insulating film 4 is formed of a silicon oxide film. A polysilicon film 51 having a thickness of 0.005 to 1 μm is deposited on gate insulating film 4 by a CVD method performed at 400 to 700 ° C. The polysilicon film 51 is processed by photolithography and etching to form the channel polysilicon layer 5 of the transistor.
【００３４】図７を参照して、７００〜１１００℃の熱
酸化法により、チャネルポリシリコン層５の表面に１０
〜１５０Åの膜厚を有する第２のシリコン酸化膜８を形
成する。Referring to FIG. 7, the surface of channel polysilicon layer 5 is formed by thermal oxidation at 700 to 1100 ° C.
A second silicon oxide film 8 having a thickness of about 150 ° is formed.
【００３５】図８を参照して、第２のシリコン酸化膜８
の上に、７００〜８００℃のＬＰＣＶＤ法により、膜厚
５０〜１５０Åの第１のシリコン窒化膜９を堆積する。
第１のシリコン窒化膜９の上に、室温〜５００℃の温度
で、常圧ＣＶＤ法により、０．１〜２μｍの膜厚を有す
る第１のシリコン酸化膜６を堆積する。その後、第１の
シリコン酸化膜６の上に、プラズマＣＶＤ法により、第
２のシリコン窒化膜７を堆積する。その後、アニール処
理を行なうと、薄膜トランジスタが完成する。Referring to FIG. 8, second silicon oxide film 8
A first silicon nitride film 9 having a film thickness of 50 to 150 ° is deposited thereon by LPCVD at 700 to 800 ° C.
A first silicon oxide film 6 having a thickness of 0.1 to 2 μm is deposited on the first silicon nitride film 9 at a temperature of room temperature to 500 ° C. by a normal pressure CVD method. After that, a second silicon nitride film 7 is deposited on the first silicon oxide film 6 by a plasma CVD method. Thereafter, when an annealing process is performed, a thin film transistor is completed.
【００３６】実施例２ 実施例１では、第１のシリコン窒化膜９に加えて、第２
のシリコン酸化膜８を形成する場合を例示した。しか
し、図９を参照して、チャネルポリシリコン層５の上
に、第１の層間シリコン窒化膜９を形成してもよい。こ
のような構成にしても、第２のシリコン窒化膜７から出
た水素原子の、チャネルポリシリコン層５の中に侵入す
る量を調節することができる。 Embodiment 2 In the embodiment 1, in addition to the first silicon nitride film 9, the second
The case of forming the silicon oxide film 8 of FIG. However, referring to FIG. 9, a first interlayer silicon nitride film 9 may be formed on channel polysilicon layer 5. Even with such a configuration, the amount of hydrogen atoms coming out of second silicon nitride film 7 to enter channel polysilicon layer 5 can be adjusted.
【００３７】実施例３ 図１０と図１１は、実施例３に係る薄膜トランジスタの
製造方法を示した断面図である。図１０を参照して、基
板１の上に絶縁膜２を形成する。絶縁膜２の上にゲート
電極３を形成する。ゲート電極３の表面を覆うように、
ゲート酸化膜４を形成する。ゲート酸化膜４を介在させ
て、ゲート電極３を被覆するように、基板１の上にチャ
ネルポリシリコン層５を形成する。チャネルポリシリコ
ン層５には、チャネルとなる活性層５ｂと、該活性層５
ｂを両側から挟むソース領域５ａとドレイン領域５ｃと
が形成される。 Third Embodiment FIGS. 10 and 11 are sectional views showing a method for manufacturing a thin film transistor according to a third embodiment. Referring to FIG. 10, insulating film 2 is formed on substrate 1. The gate electrode 3 is formed on the insulating film 2. So as to cover the surface of the gate electrode 3
A gate oxide film 4 is formed. A channel polysilicon layer 5 is formed on substrate 1 so as to cover gate electrode 3 with gate oxide film 4 interposed. The channel polysilicon layer 5 includes an active layer 5b serving as a channel and the active layer 5b.
Source region 5a and drain region 5c sandwiching b from both sides are formed.
【００３８】チャネルポリシリコン層５を被覆するよう
に、基板の上に第２のシリコン酸化膜８を形成する。そ
の後、フッ素１０の注入を行なう。フッ素１０の注入
は、ゲート電極３の内部に注入位置がくるように行なわ
れる。たとえば、ゲート電極３の膜厚が１５００Å、ゲ
ート酸化膜４の膜厚が３００Å、チャネルポリシリコン
層５の膜厚が４００Å、第２のシリコン酸化膜８の膜厚
が２００Åの場合、フッ素を、９０ＫｅＶの加速エネル
ギで注入すると、フッ素のほとんどを、ゲート電極３中
に導入することができる。注入量は、１×１０14〜１×
１０16ｃｍ-2程度である。注入量が１×１０14ｃｍ-2以
下だと、特性の向上が小さく、１×１０16ｃｍ-2以上だ
と、チャネルポリシリコン層５にまでダメージが及んで
しまう。A second silicon oxide film 8 is formed on the substrate so as to cover channel polysilicon layer 5. Thereafter, implantation of fluorine 10 is performed. The implantation of the fluorine 10 is performed such that the implantation position is located inside the gate electrode 3. For example, when the thickness of the gate electrode 3 is 1500Å, the thickness of the gate oxide film 4 is 300Å, the thickness of the channel polysilicon layer 5 is 400Å, and the thickness of the second silicon oxide film 8 is 200Å, fluorine is added. By implanting at an acceleration energy of 90 KeV, most of the fluorine can be introduced into the gate electrode 3. The injection amount is 1 × 10 14 -1 ×
It is about 10 16 cm -2 . When the implantation amount is 1 × 10 14 cm −2 or less, the improvement in characteristics is small, and when the implantation amount is 1 × 10 16 cm −2 or more, the channel polysilicon layer 5 is damaged.
【００３９】フッ素を注入した直後のフッ素のプロファ
イルを図１２に示す。曲線（１）がフッ素注入直後の、
フッ素の濃度のプロファイルである。なお、フッ素のプ
ロファイルは、図１０におけるＸＩＩ−ＸＩＩ線に沿う
断面図で表わしている。FIG. 12 shows the profile of fluorine immediately after the implantation of fluorine. Curve (1) is immediately after fluorine injection,
It is a profile of the concentration of fluorine. Note that the profile of fluorine is represented by a cross-sectional view along the line XII-XII in FIG.
【００４０】図１１を参照して、第２のシリコン酸化膜
８の上に、平坦化膜としての第１のシリコン酸化膜（Ｂ
ＰＳＧ膜）６を、４０００Åほど堆積する。その後、８
５０℃の熱処理を３０分間行なって、第１のシリコン酸
化膜６の表面を平坦化する。このときに、ゲート電極３
中に注入されたフッ素が拡散して、チャネルポリシリコ
ン層５にまで到達して、チャネルポリシリコン層中のシ
リコンのダングリングボンドを封止する（結果として、
Ｓｉ−Ｆ結合が生じる）。図１２中の曲線（２）は、熱
処理後のフッ素のプロファイルを示している。活性層５
ｂ中に含まれるフッ素の量は、ゲートポリシリコン層３
中に含まれるフッ素の量よりも少ないけれども、活性層
５ｂ中には、確かにフッ素が存在する。Referring to FIG. 11, on a second silicon oxide film 8, a first silicon oxide film (B
(PSG film) 6 is deposited to about 4000 °. Then 8
A heat treatment at 50 ° C. is performed for 30 minutes to flatten the surface of first silicon oxide film 6. At this time, the gate electrode 3
The fluorine implanted therein diffuses and reaches the channel polysilicon layer 5 to seal dangling bonds of silicon in the channel polysilicon layer (as a result,
A Si-F bond is generated). Curve (2) in FIG. 12 shows the profile of fluorine after the heat treatment. Active layer 5
b, the amount of fluorine contained in the gate polysilicon layer 3
Although smaller than the amount of fluorine contained therein, fluorine is certainly present in the active layer 5b.
【００４１】その後、図１１を参照して、プラズマＣＶ
Ｄ法を用いて、第１のシリコン酸化膜６の上に、第２の
シリコン窒化膜７を堆積する。第２のシリコン窒化膜７
は、ＴＦＴを外部からの水分や汚染から保護するパッシ
ベーション膜として機能する。また、第２のシリコン窒
化膜７は、形成時に、その中に含まれる水素を放出す
る。この水素は、チャネルポリシリコン層５まで達し
て、チャネルポリシリコン層５中のシリコンのダングリ
ングボンドを封止しようとするが、既に、フッ素によっ
てダングリングボンドの多くが封止されているため、水
素で封止されるダングリングボンドは少ない。したがっ
て、Ｓｉ−Ｈ結合の生成量が少なく、ひいては、ＢＴス
トレスによるＶthのシフトが低減される。Thereafter, referring to FIG.
Using method D, a second silicon nitride film 7 is deposited on the first silicon oxide film 6. Second silicon nitride film 7
Functions as a passivation film that protects the TFT from external moisture and contamination. Further, the second silicon nitride film 7 releases hydrogen contained therein when it is formed. This hydrogen reaches the channel polysilicon layer 5 and attempts to seal dangling bonds of silicon in the channel polysilicon layer 5. However, since many of the dangling bonds are already sealed by fluorine, There are few dangling bonds sealed with hydrogen. Therefore, the generation amount of the Si—H bond is small, and the shift of V th due to the BT stress is reduced.
【００４２】またチャネルポリシリコン層５中のダング
リングボンドの総数が、上述したようにフッ素と水素に
よる封止によって減少しているので、ＴＦＴの電気特性
は向上する。チャネルポリシリコン層５中にフッ素を導
入することによって、信頼性と初期の電気特性の双方の
向上を図ることができる。Since the total number of dangling bonds in the channel polysilicon layer 5 is reduced by the sealing with fluorine and hydrogen as described above, the electrical characteristics of the TFT are improved. By introducing fluorine into the channel polysilicon layer 5, both reliability and initial electrical characteristics can be improved.
【００４３】なお図１２中の曲線（２）を参照して、チ
ャネルポリシリコン層５ｂ中に含まれるフッ素の濃度
は、ゲート電極３中に含まれるフッ素の濃度より少ない
が、フッ素の注入量を多くすれば、チャネルポリシリコ
ン層５中のフッ素濃度を上げることができる。Referring to curve (2) in FIG. 12, although the concentration of fluorine contained in channel polysilicon layer 5b is lower than the concentration of fluorine contained in gate electrode 3, the amount of fluorine implanted is reduced. If the number is increased, the fluorine concentration in the channel polysilicon layer 5 can be increased.
【００４４】なお、上記実施例では、第２のシリコン酸
化膜８の形成後にフッ素を注入する場合を例示したが、
ゲート電極３の形成直後、ゲート絶縁膜４の形成後、ま
たはチャネルポリシリコン層５の形成後に、フッ素を注
入してもよい。本実施例において重要な点は、ゲート電
極３の中へフッ素を注入し、その後、ゲート電極中に注
入されたフッ素をチャネルポリシリコン層５中へ拡散さ
せる点である。In the above embodiment, the case where fluorine is implanted after the formation of the second silicon oxide film 8 is exemplified.
Immediately after the formation of the gate electrode 3, after the formation of the gate insulating film 4, or after the formation of the channel polysilicon layer 5, fluorine may be implanted. An important point in this embodiment is that fluorine is implanted into the gate electrode 3 and then the fluorine implanted in the gate electrode is diffused into the channel polysilicon layer 5.
【００４５】Kitajimaらはチャネルポリシリコン層の近
傍にフッ素を注入する方法を開示するが（Extended Abs
tracts of 1991 I. C. S. S. D. M., p.174 ）、この方
法によるとチャネルポリシリコン層が破壊される。本実
施例は、これを改良したものである。Disclose a method of implanting fluorine near the channel polysilicon layer (Extended Abs).
tracts of 1991 ICSSDM, p.174), which destroys the channel polysilicon layer. The present embodiment is an improvement of this.
【００４６】実施例４ 図１３〜図１５は、実施例４に係る薄膜トランジスタの
製造方法を示す半導体装置の断面図である。 Fourth Embodiment FIGS. 13 to 15 are sectional views of a semiconductor device showing a method for manufacturing a thin film transistor according to a fourth embodiment.
【００４７】図１３（図２におけるＩＶ−ＩＶ線に沿う
断面図）および図１４（図２におけるＩ−Ｉ線に沿う断
面図）を参照して、基板１の上に、絶縁膜２、ゲート電
極３、ゲート酸化膜４、チャネルポリシリコン層５、第
２のシリコン酸化膜８を形成する。その後、第２のシリ
コン酸化膜８を覆うように基板１の上に、７００℃〜８
００℃で、ＬＰＣＶＤ法で、第１のシリコン窒化膜９
を、膜厚１００Åになるように形成する。上方から、フ
ッ素を、２０ＫｅＶのエネルギ、濃度１×１０15ｃｍ-2
で注入することによって、チャネルポリシリコン層５の
中にフッ素を注入する。Referring to FIG. 13 (cross-sectional view along line IV-IV in FIG. 2) and FIG. 14 (cross-sectional view along line II in FIG. 2), insulating film 2 and gate An electrode 3, a gate oxide film 4, a channel polysilicon layer 5, and a second silicon oxide film 8 are formed. After that, 700 ° C. to 8 ° C. on the substrate 1 so as to cover the second silicon oxide film 8.
The first silicon nitride film 9 is formed at 00 ° C. by the LPCVD method.
Is formed to a thickness of 100 °. From above, fluorine was supplied at an energy of 20 KeV and a concentration of 1 × 10 15 cm −2.
Implants fluorine into the channel polysilicon layer 5.
【００４８】図１５を参照して、第１のシリコン窒化膜
９の上に、第１のシリコン酸化膜６（ボロンとリンを含
んだシリコン酸化膜）を形成し、その後、８５０℃の熱
処理（リフロー）を加え、それによって第１のシリコン
酸化膜６の表面を平坦化する。この平坦化の熱処理によ
って、チャネルポリシリコン層５中に注入されたフッ素
１０は、チャネルポリシリコン層５中のシリコンのダン
グリングボンドを封止し、ＴＦＴの電気特性を向上させ
る。また同時に、この熱処理によって、フッ素は拡散す
る。Referring to FIG. 15, a first silicon oxide film 6 (a silicon oxide film containing boron and phosphorus) is formed on first silicon nitride film 9, followed by a heat treatment at 850 ° C. (Reflow), thereby planarizing the surface of the first silicon oxide film 6. Due to the heat treatment for planarization, the fluorine 10 implanted in the channel polysilicon layer 5 seals dangling bonds of silicon in the channel polysilicon layer 5 and improves the electrical characteristics of the TFT. At the same time, fluorine is diffused by this heat treatment.
【００４９】図１６に、フッ素の拡散の様子を示す。図
１６中、曲線１１は、フッ素注入直後のフッ素の分布図
を、曲線１２は、リフロー後のフッ素の分布図第１のシ
リコン窒化膜９がある場合）も、曲線１３はリフロー後
のフッ素の分布図（第１のシリコン窒化膜９がない場
合）を表わしている。図１６に示すフッ素の分布図は、
図１５におけるＡ−Ａ線に沿う断面における、フッ素の
プロファイルを表わしている。FIG. 16 shows the diffusion of fluorine. In FIG. 16, a curve 11 is a distribution diagram of fluorine immediately after fluorine implantation, a curve 12 is a distribution diagram of fluorine after reflow, and a curve 13 is a distribution diagram of fluorine after reflow. 3 shows a distribution diagram (when there is no first silicon nitride film 9). The distribution map of fluorine shown in FIG.
16 illustrates a profile of fluorine in a cross section taken along line AA in FIG. 15.
【００５０】図１６の曲線１１を参照して、フッ素の注
入直後は、イオン注入のメカニズムにしたがって、フッ
素は、山型になるように分布する。曲線１２と１３を参
照して、熱処理を加えると、フッ素はポリシリコン（５
ｂ，３）よりは、むしろシリコン酸化膜（４，８）に多
く集中する。曲線１３を参照して、層間シリコン窒化膜
９がない場合には、第１のシリコン酸化膜６中へフッ素
が逃げていくため、全体的に、フッ素の濃度が減少す
る。フッ素の濃度を増加させるためには、多くのフッ素
を注入しなければならず、その結果、注入によるダメー
ジが大きくなるという問題点が生じる。しかしながら、
フッ素を透過させないような、緻密な第１のシリコン窒
化膜９をＴＦＴの上部に挿入すると、曲線１２に示すよ
うに、フッ素の上方への拡散が阻止され、フッ素のチャ
ネルポリシリコン層５中の残留量が増加する。その結
果、第１のシリコン酸化膜６中に逃げていくフッ素の量
だけ、注入するフッ素の量を減少させることができ、ひ
いては、フッ素注入時の注入によるチャネルポリシリコ
ン層５へのダメージ（ポリシリコンの結晶性の破壊）を
極力低減させることが可能となる。Referring to curve 11 in FIG. 16, immediately after fluorine implantation, fluorine is distributed in a mountain shape according to the ion implantation mechanism. Referring to curves 12 and 13, when heat treatment is applied, the fluorine becomes polysilicon (5
The concentration is more concentrated on the silicon oxide film (4, 8) than on b, 3). Referring to curve 13, when interlayer silicon nitride film 9 is not present, fluorine escapes into first silicon oxide film 6, so that the concentration of fluorine is reduced as a whole. In order to increase the concentration of fluorine, a large amount of fluorine must be implanted, resulting in a problem that damage due to the implantation is increased. However,
When a dense first silicon nitride film 9 that does not transmit fluorine is inserted into the upper part of the TFT, as shown by a curve 12, diffusion of fluorine upward is prevented, and fluorine in the channel polysilicon layer 5 is removed. The residual amount increases. As a result, the amount of fluorine to be implanted can be reduced by the amount of fluorine escaping into the first silicon oxide film 6, and as a result, damage to the channel polysilicon layer 5 due to the implantation at the time of fluorine implantation (poly) (Destruction of silicon crystallinity) can be reduced as much as possible.
【００５１】実施例５ 図１７は、実施例５に係る薄膜トランジスタの断面図で
ある。この実施例においては、ＴＦＴのゲート電極３の
下に、膜厚１００Åの第３のシリコン酸化膜１５と、膜
厚５００Åの第３のシリコン窒化膜１４が、挿入されて
いることを特徴とする。 Fifth Embodiment FIG. 17 is a sectional view of a thin film transistor according to a fifth embodiment. This embodiment is characterized in that a third silicon oxide film 15 having a thickness of 100 Å and a third silicon nitride film 14 having a thickness of 500 挿入 are inserted below the gate electrode 3 of the TFT. .
【００５２】実施例１のところで詳述したように、第１
のシリコン窒化膜９によって、注入されたフッ素が上方
に逃げなくなる。しかしながら、実施例１では、下方向
に向かって逃げるフッ素が無駄になる。ゲート電極３の
下方に第３のシリコン窒化膜１５を挿入することによ
り、フッ素の下方への拡散が抑制され、チャネルポリシ
リコン層（５ｂ）中に注入されたフッ素の利用効率をさ
らに向上させることができる。As described in detail in the first embodiment, the first
The silicon nitride film 9 prevents the implanted fluorine from escaping upward. However, in the first embodiment, fluorine that escapes downward is wasted. By inserting the third silicon nitride film 15 below the gate electrode 3, diffusion of fluorine downward is suppressed, and the utilization efficiency of fluorine implanted in the channel polysilicon layer (5b) is further improved. Can be.
【００５３】なお、上記実施例では、ゲート電極３と第
３の層間シリコン窒化膜１４との間に第３のシリコン酸
化膜１５を設けた場合を例示した。第３のシリコン酸化
膜１５を設けた理由は次のとおりである。すなわち、ゲ
ート電極をポリシリコンで形成する場合、下地がシリコ
ン窒化膜であると、ポリシリコンとシリコン窒化膜のド
ライエッチングの選択比が小さい。そのため、第３のシ
リコン酸化膜１５が存在しないならば、ゲート電極の加
工時に、下の第３のシリコン窒化膜１４までエッチング
されて、第３のシリコン窒化膜１４がなくなってしま
う。第３のシリコン酸化膜１５は、このような問題点が
生じることを防ぐ。したがって、ゲート電極を、エッチ
ングの選択比が大きい材料で形成した場合には、第３の
シリコン酸化膜１５は不要である。In the above embodiment, the case where the third silicon oxide film 15 is provided between the gate electrode 3 and the third interlayer silicon nitride film 14 has been exemplified. The reason for providing the third silicon oxide film 15 is as follows. That is, when the gate electrode is formed of polysilicon, if the underlying layer is a silicon nitride film, the selectivity of dry etching between polysilicon and the silicon nitride film is small. For this reason, if the third silicon oxide film 15 does not exist, the third silicon nitride film 14 below is etched during the processing of the gate electrode, and the third silicon nitride film 14 disappears. The third silicon oxide film 15 prevents such a problem from occurring. Therefore, when the gate electrode is formed of a material having a high etching selectivity, the third silicon oxide film 15 is unnecessary.
【００５４】実施例６ 本実施例は、次のような問題点を解決するためになされ
たものである。すなわち、ＴＦＴへのフッ素の導入は、
前述したように、ＴＦＴのオン電流（Ｖg ＝−３Ｖ）や
オフ電流（Ｖg ＝０Ｖ）を向上させると同時に、Ｉ−Ｖ
特性における、Ｖthも正方向に移動させる。これは、フ
ッ素が、ゲート酸化膜中に負の固定電荷を形成するため
と考えられている（ P.J.Wrights ，IEEE Transactions
on Electron Devices. Vol. 36. No.5. 1989）。 Embodiment 6 This embodiment has been made to solve the following problems. That is, the introduction of fluorine into the TFT is
As described above, the on-current (V g = −3 V) and the off-current (V g = 0 V) of the TFT are improved, and at the same time, the I-V
V th in the characteristics is also moved in the positive direction. This is believed to be due to the fact that fluorine forms a negative fixed charge in the gate oxide (PJWrights, IEEE Transactions
on Electron Devices. Vol. 36. No. 5. 1989).
【００５５】オフ電流を下げるためにフッ素を大量に導
入しすぎると、図１８に示すように、Ｖthが正の方向に
大きく移動する。その結果、ゲート電圧が０Ｖで、Ｖth
はサブスレッショルド領域に入ってしまう。このような
場合、ゲート電圧が正においてリーク電流は小さくなっ
ているにもかかわらず、ゲート電圧が０Ｖにおいてドレ
イン電流は増加してしまう。そこで、この問題点を避け
るために、オフ電流のみを下げたい場合には、本実施例
６が有効である。本実施例においては、ＢＴストレス等
の信頼性には、影響を与えない。If a large amount of fluorine is introduced to reduce the off-state current, V th moves largely in the positive direction as shown in FIG. As a result, when the gate voltage is 0 V and V th
Enters the subthreshold region. In such a case, the drain current increases when the gate voltage is 0 V, although the leak current decreases when the gate voltage is positive. Therefore, in order to avoid this problem, when it is desired to reduce only the off current, the sixth embodiment is effective. In this embodiment, the reliability such as BT stress is not affected.
【００５６】本実施例では、Ｖthの変動となる、チャネ
ル部へのフッ素注入を行なわずに、オフ電流の発生箇所
であるドレイン端部へフッ素を注入することを特徴とす
る。ドレイン端部へのフッ素の注入は、図１９を参照し
て、チャネル領域（５ｂ）上にレジスト１６を設けて、
レジスト１６をマスクにして、フッ素を注入することに
よって実現できる。フッ素の注入条件は、チャネルポリ
シリコン層５にダメージを与えないように、６０〜１０
０ＫｅＶのエネルギで行なう。レジスト１６の膜厚は、
フッ素を透過させない程度の膜厚が必要であるが、１μ
ｍもあれば十分である。フッ素の注入量は、１×１０14
〜１×１０16ｃｍ-2が好ましい。The present embodiment is characterized in that fluorine is implanted into the drain end where off current is generated, without performing fluorine implantation into the channel portion, which causes V th fluctuation. Referring to FIG. 19, the implantation of fluorine into the drain end is performed by providing a resist 16 on the channel region (5b).
This can be realized by injecting fluorine using the resist 16 as a mask. The fluorine implantation condition is set to 60 to 10 so that the channel polysilicon layer 5 is not damaged.
This is performed at an energy of 0 KeV. The thickness of the resist 16 is
A film thickness that does not allow fluorine to pass through is required,
m is enough. The injection amount of fluorine is 1 × 10 14
１1 × 10 16 cm −2 is preferred.
【００５７】フッ素は、後の絶縁膜の堆積工程あるいは
平坦化等の熱処理工程によって、チャネルポリシリコン
層５のドレイン端部５０へ拡散し、シリコンのダングリ
ングボンドを封止して、それによってオフ電流を低減さ
せる。Fluorine diffuses into the drain end portion 50 of the channel polysilicon layer 5 in a later heat treatment step such as a deposition step of an insulating film or a planarization to seal a dangling bond of silicon, thereby turning off the silicon. Reduce the current.
【００５８】実施例７ ＴＦＴへのフッ素の注入については、次のような問題点
もある。図２０を参照して、ボロンを注入したＰ型ポリ
シリコンのシート抵抗が、フッ素の導入により増加する
という問題である。これは導入されたフッ素が、ポリシ
リコン中のボロンと結合し、ボロンを不活性化してしま
うことによると考えられる。ＰチャネルＴＦＴの場合、
ソース／ドレインは、その中にボロンが導入されている
ため、Ｐ型ポリシリコンとなっている。したがって、こ
れがそのまま延長されて配線として使われる場合は、そ
の配線抵抗が大きくなり、ひいては電気信号の伝達遅延
を起こしたり、電圧降下を引起こす。このような問題点
を解決するために、実施例７に係る製造方法が有効であ
る。 Embodiment 7 There are the following problems with the injection of fluorine into a TFT. Referring to FIG. 20, there is a problem that the sheet resistance of P-type polysilicon into which boron is implanted is increased by the introduction of fluorine. This is presumably because the introduced fluorine bonds with boron in the polysilicon and inactivates the boron. In the case of a P-channel TFT,
The source / drain is P-type polysilicon because boron is introduced therein. Therefore, when this is extended as it is and used as a wiring, the wiring resistance becomes large, which results in a delay in transmission of an electric signal and a voltage drop. In order to solve such a problem, the manufacturing method according to the seventh embodiment is effective.
【００５９】図２１を参照して、ソース／ドレインおよ
びその延長部分に、フッ素を透過しない厚さのレジスト
１６を設け、その後、レジスト１６をマスクにして、活
性層５ｂ中にフッ素を注入する。このような方法を採用
すれば、ＴＦＴにはフッ素が導入され、前述したように
電気特性が向上するとともに、ＢＴストレス等の信頼性
も向上する。また、Ｐ型ポリシリコンであるソース／ド
レインおよびその延長部分にはフッ素が導入されないた
め、そのシート抵抗が増加しない。フッ素の注入条件や
レジストの膜厚は、実施例６と同様である。Referring to FIG. 21, a resist 16 having a thickness that does not allow fluorine to pass therethrough is provided on the source / drain and an extension thereof, and then fluorine is implanted into active layer 5b using resist 16 as a mask. By adopting such a method, fluorine is introduced into the TFT, and as described above, the electrical characteristics are improved, and the reliability such as BT stress is also improved. Also, since fluorine is not introduced into the source / drain of P-type polysilicon and its extension, the sheet resistance does not increase. The conditions for fluorine implantation and the thickness of the resist are the same as those in the sixth embodiment.
【００６０】[0060]
【００６１】この発明の第１の局面に従う薄膜トランジ
スタによれば、活性層中に含まれるフッ素の濃度が、ゲ
ート電極中に含まれるフッ素の濃度よりも低くされてい
る。このような構造は、フッ素をゲート電極中に注入
し、その後、この注入されたフッ素を活性層中に熱拡散
させるという方法によって形成される。したがって、活
性層中にフッ素を直接注入する方法で得られたものでな
いため、活性層にダメージが生じていない。また、活性
層中のシリコンのダングリングボンドが上記フッ素によ
って封止されるため、その後、活性層に向かって水素が
拡散してきても、Ｓｉ−Ｈ結合は生成しない。その結
果、ＢＴストレスによるＶthシフトが抑制された薄膜ト
ランジスタが得られる。この発明の第２の局面に従う薄
膜トランジスタによれば、活性層の、ドレイン領域の近
傍部分にフッ素が注入されているので、活性層のドレイ
ン端におけるシリコンのダングリングボンドが封止され
ている。その結果、オフ電流が低減した薄膜トランジス
タが得られる。According to the thin film transistor according to the first aspect of the present invention, the concentration of fluorine contained in the active layer is lower than the concentration of fluorine contained in the gate electrode. Such a structure is formed by a method of injecting fluorine into the gate electrode and then thermally diffusing the injected fluorine into the active layer. Therefore, the active layer is not obtained because it is not obtained by a method of directly injecting fluorine into the active layer. Further, since the dangling bond of silicon in the active layer is sealed by the fluorine, even if hydrogen subsequently diffuses toward the active layer, no Si—H bond is generated. As a result, a thin film transistor in which the V th shift due to the BT stress is suppressed can be obtained. According to the thin film transistor according to the second aspect of the present invention, since the fluorine is implanted into the active layer in the vicinity of the drain region, the dangling bond of silicon at the drain end of the active layer is sealed. As a result, a thin film transistor with reduced off-state current can be obtained.
【００６２】[0062]
【００６３】この発明の第３の局面に従う薄膜トランジ
スタの製造方法によれば、ゲート電極中にフッ素を注入
し、その後、フッ素が注入された上記ゲート電極を熱処
理し、それによって、フッ素を活性層へ拡散させてい
る。活性層中にフッ素を直接注入しないため、活性層に
ダメージを与えずに、フッ素を含む活性層が得られる。
その結果、薄膜トランジスタの特性を損わず、しかも長
期信頼性の高い薄膜トランジスタが得られるという効果
を奏する。According to the method of manufacturing a thin film transistor according to the third aspect of the present invention, fluorine is implanted into the gate electrode, and then the gate electrode into which fluorine has been implanted is subjected to a heat treatment, whereby fluorine is transferred to the active layer. Spreading. Since fluorine is not directly injected into the active layer, an active layer containing fluorine can be obtained without damaging the active layer.
As a result, there is an effect that a thin film transistor with high long-term reliability can be obtained without impairing the characteristics of the thin film transistor.
【図１】本発明の一実施例に係る薄膜トランジスタの断
面図である。FIG. 1 is a cross-sectional view of a thin film transistor according to one embodiment of the present invention.
【図２】図１に示す薄膜トランジスタの平面図である。FIG. 2 is a plan view of the thin film transistor shown in FIG.
【図３】第１のシリコン窒化膜の膜厚と、オフ電流また
はＢＴストレスによるＶth変動との関係図である。FIG. 3 is a graph showing the relationship between the thickness of a first silicon nitride film and Vth fluctuation due to off-state current or BT stress.
【図４】第２のシリコン酸化膜の膜厚とオフ電流との関
係図である。FIG. 4 is a relationship diagram between the thickness of a second silicon oxide film and off-state current.
【図５】本発明の一実施例に係る薄膜トランジスタの製
造方法の順序の第１の工程における半導体装置の断面図
である。FIG. 5 is a cross-sectional view of the semiconductor device in a first step in the sequence of the method of manufacturing the thin film transistor according to one embodiment of the present invention.
【図６】本発明の一実施例に係る薄膜トランジスタの製
造方法の順序の第２の工程における半導体装置の断面図
である。FIG. 6 is a cross-sectional view of the semiconductor device in a second step in the sequence of the method for manufacturing the thin film transistor according to one embodiment of the present invention.
【図７】本発明の一実施例に係る薄膜トランジスタの製
造方法の順序の第３の工程における半導体装置の断面図
である。FIG. 7 is a cross-sectional view of the semiconductor device in a third step in the sequence of the method for manufacturing the thin film transistor according to one embodiment of the present invention.
【図８】本発明の一実施例に係る薄膜トランジスタの製
造方法の順序の第４の工程における半導体装置の断面図
である。FIG. 8 is a sectional view of the semiconductor device in a fourth step in the sequence of the method for manufacturing the thin film transistor according to one embodiment of the present invention.
【図９】本発明の第２の実施例に係る薄膜トランジスタ
の断面図である。FIG. 9 is a sectional view of a thin film transistor according to a second embodiment of the present invention.
【図１０】本発明の第３の実施例に係る薄膜トランジス
タの製造方法の順序の第１の工程における半導体装置の
断面図である。FIG. 10 is a cross-sectional view of a semiconductor device in a first step in a sequence of a method of manufacturing a thin film transistor according to a third embodiment of the present invention.
【図１１】本発明の第３の実施例に係る薄膜トランジス
タの製造方法の順序の第２の工程における半導体装置の
断面図である。FIG. 11 is a cross-sectional view of the semiconductor device in a second step in the sequence of the method for manufacturing the thin film transistor according to the third embodiment of the present invention.
【図１２】薄膜トランジスタ中における、フッ素の分布
を示す図である。FIG. 12 is a diagram showing distribution of fluorine in a thin film transistor.
【図１３】本発明の第４の実施例に係る薄膜トランジス
タの製造方法の順序の第１の工程における半導体装置の
断面図（図２におけるＩＶ−ＩＶ線に沿う断面図）であ
る。FIG. 13 is a cross-sectional view (a cross-sectional view taken along line IV-IV in FIG. 2) of the semiconductor device in a first step of the sequence of the method for manufacturing the thin film transistor according to the fourth embodiment of the present invention.
【図１４】本発明の第４の実施例に係る薄膜トランジス
タの製造方法の順序の第１の工程における半導体装置の
断面図（図２におけるＩ−Ｉ線に沿う断面図）である。FIG. 14 is a cross-sectional view (a cross-sectional view taken along line II in FIG. 2) of the semiconductor device in a first step of the sequence of the method for manufacturing the thin-film transistor according to the fourth embodiment of the present invention.
【図１５】本発明の第４の実施例に係る薄膜トランジス
タの製造方法の順序の第２の工程における半導体装置の
断面図（図２におけるＩ−Ｉ線に沿う断面図）である。FIG. 15 is a cross-sectional view (a cross-sectional view taken along line II in FIG. 2) of the semiconductor device in a second step of the sequence of the method for manufacturing the thin-film transistor according to the fourth embodiment of the present invention.
【図１６】本発明の第４の実施例に係る薄膜トランジス
タ中のフッ素の分布を示す図である。FIG. 16 is a diagram showing a distribution of fluorine in a thin film transistor according to a fourth embodiment of the present invention.
【図１７】本発明の第５の実施例に係る薄膜トランジス
タの断面図である。FIG. 17 is a sectional view of a thin film transistor according to a fifth embodiment of the present invention.
【図１８】ゲート電圧とドレイン電流との関係図であ
る。FIG. 18 is a relationship diagram between a gate voltage and a drain current.
【図１９】本発明の第６の実施例に係る薄膜トランジス
タの製造方法の断面図である。FIG. 19 is a sectional view of the method for manufacturing the thin film transistor according to the sixth embodiment of the present invention.
【図２０】フッ素注入量とＰ型ポリシリコンのシート抵
抗との関係図である。FIG. 20 is a diagram showing the relationship between the amount of fluorine implanted and the sheet resistance of P-type polysilicon.
【図２１】本発明の第６の実施例に係る薄膜トランジス
タの製造方法を示す断面図である。FIG. 21 is a sectional view illustrating a method of manufacturing a thin film transistor according to a sixth embodiment of the present invention.
【図２２】従来の薄膜トランジスタの断面図である。FIG. 22 is a sectional view of a conventional thin film transistor.
【図２３】ゲート電圧とドレイン電流との関係図であ
る。FIG. 23 is a relationship diagram between a gate voltage and a drain current.
【図２４】ダングリングボンドが水素で封止される反応
式を示す図である。FIG. 24 is a diagram showing a reaction equation in which a dangling bond is sealed with hydrogen.
【図２５】ゲート電圧とドレイン電流との関係図であ
る。FIG. 25 is a relationship diagram between a gate voltage and a drain current.
【図２６】ストレスが与えられる時間とＶth変動との関
係図である。FIG. 26 is a diagram showing the relationship between the time during which a stress is applied and Vth fluctuation.
【図２７】シリコン酸化膜と活性層との界面に界面準位
と固定電荷が現われる様子を示す断面図である。FIG. 27 is a cross-sectional view showing the appearance of interface states and fixed charges at the interface between the silicon oxide film and the active layer.
１ 基板 ３ ゲート電極 ４ ゲート絶縁膜 ５ａ ソース領域 ５ｂ 活性層 ５ｃ ドレイン領域 ６ 第１のシリコン酸化膜 ７ 第２のシリコン窒化膜 ９ 第１のシリコン窒化膜 DESCRIPTION OF SYMBOLS 1 Substrate 3 Gate electrode 4 Gate insulating film 5a Source region 5b Active layer 5c Drain region 6 First silicon oxide film 7 Second silicon nitride film 9 First silicon nitride film
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 茂伸 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平２−130932（ＪＰ，Ａ) 特開 平３−23639（ＪＰ，Ａ) 特開 平５−6898（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Shigenobu Maeda 4-1-1 Mizuhara, Itami-shi, Hyogo Mitsubishi Electric Corporation LSI Research Institute (56) References JP-A-2-130932 (JP, A JP-A-3-23639 (JP, A) JP-A-5-6898 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 29/786 H01L 21/336
Claims (7)
ゲート絶縁膜と、 前記ゲート絶縁膜を介在させて、前記ゲート電極を覆う
ように前記基板の上に設けられ、チャネルとなる活性層
および該活性層を両側から挟むソース領域とドレイン領
域が形成された半導体層とを備え、 前記活性層中に含まれるフッ素の濃度は、前記ゲート電
極中に含まれるフッ素の濃度よりも低いことを特徴とす
る薄膜トランジスタ。A substrate, a gate electrode provided on the substrate, a gate insulating film provided on the substrate to cover the gate electrode, and the gate insulating film interposed therebetween. An active layer serving as a channel, and a semiconductor layer having a source region and a drain region sandwiching the active layer from both sides; and a fluorine layer contained in the active layer. Wherein the concentration of is lower than the concentration of fluorine contained in the gate electrode.
に設けられた第１のシリコン窒化膜をさらに備えること
を特徴とする請求項１に記載の薄膜トランジスタ。2. The thin film transistor according to claim 1, further comprising a first silicon nitride film provided on the substrate so as to cover the semiconductor layer.
電極の下方に設けられた第３のシリコン窒化膜をさらに
備えることを特徴とする請求項１に記載の薄膜トランジ
スタ。3. The thin film transistor according to claim 1, further comprising a third silicon nitride film provided on the substrate and below the gate electrode.
ゲート絶縁膜と、 前記ゲート絶縁膜を間に介在させて、前記ゲート電極を
覆うように前記基板の上に設けられ、チャネルとなる活
性層および該活性層を両側から挟むソース領域とドレイ
ン領域が形成された半導体層とを備え、 前記活性層の前記ドレイン領域の近傍部分は、前記活性
層の中央部分よりもフッ素濃度が高いことを特徴とする
薄膜トランジスタ。4. A substrate, a gate electrode provided on the substrate, a gate insulating film provided on the substrate so as to cover the gate electrode, and a gate insulating film interposed therebetween. A semiconductor layer provided on the substrate so as to cover the gate electrode, and having a source layer and a drain region formed on both sides of the active layer serving as a channel and the active layer from both sides, the drain of the active layer A thin film transistor wherein a portion near the region has a higher fluorine concentration than a central portion of the active layer.
ゲート絶縁膜と、 前記ゲート絶縁膜を間に介在させて、前記ゲート電極を
覆うように前記基板の上に設けられ、チャネルとなる活
性層および該活性層を両側から挟むソース領域とドレイ
ン領域が形成された半導体層とを備え、 前記活性層は、前記ソース領域およびドレイン領域より
もフッ素濃度が高いことを特徴とする薄膜トランジス
タ。5. A substrate, a gate electrode provided on the substrate, a gate insulating film provided on the substrate to cover the gate electrode, and a gate insulating film interposed therebetween. A semiconductor layer provided on the substrate so as to cover the gate electrode and having a source region and a drain region sandwiching the active layer serving as a channel and the active layer from both sides, the active layer includes: A thin film transistor having a higher fluorine concentration than a source region and a drain region.
と、 前記ゲート電極を覆うように前記基板の上にゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜の上にチャネルとなる活性層を形成す
る工程と、 前記ゲート電極中にフッ素を注入する工程と、 前記フッ素が注入された前記ゲート電極を熱処理し、前
記フッ素を前記活性層へ拡散させる工程とを備えたこと
を特徴とする薄膜トランジスタの製造方法。6. A step of forming a gate electrode on a substrate, a step of forming a gate insulating film on the substrate so as to cover the gate electrode, and an active layer serving as a channel on the gate insulating film. A step of injecting fluorine into the gate electrode; and a step of heat-treating the gate electrode into which the fluorine has been injected to diffuse the fluorine into the active layer. A method for manufacturing a thin film transistor.
を注入する工程に先立ち、前記半導体層の上に減圧化学
気相成長法によりシリコン窒化膜を形成する工程をさら
に備えることを特徴とする請求項６に記載の薄膜トラン
ジスタの製造方法。7. The method according to claim 1, further comprising, after forming the semiconductor layer, forming a silicon nitride film on the semiconductor layer by low pressure chemical vapor deposition prior to the step of implanting fluorine. A method for manufacturing the thin film transistor according to claim 6.
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| US09/004,169 US5885858A (en) | 1993-02-22 | 1998-01-02 | Method of manufacturing thin-film transistor |
| US09/228,234 US6103556A (en) | 1993-02-22 | 1999-01-11 | Thin-film transistor and method of manufacturing the same |
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1993
- 1993-11-26 JP JP29659293A patent/JP2796049B2/en not_active Expired - Fee Related
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