JP2794442B2

JP2794442B2 - 電源装置

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Publication number: JP2794442B2
Application number: JP4658389A
Authority: JP
Inventors: 正石川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-03-01
Filing date: 1989-03-01
Publication date: 1998-09-03
Anticipated expiration: 2013-09-03
Also published as: JPH02231958A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電子写真式の複写機あるいはプリンタ等に
使用される電源装置に関するものである。

〔従来の技術〕

従来この種の電源装置は電圧共振型のスイッチングレ
ギュレータと呼ばれており、複写機の帯電器やCRTの水
平偏向電圧などの高圧を発生する装置として広く用いら
れている。この種の電源装置の多くは、コンバータトラ
ンスの一次巻線に対する電力の印加をトランジスタ等の
スイッチング素子により断続し、該コンバータトランス
の二次側に巻線比に応じた電圧を発生するように構成さ
れている。

〔発明が解決しようとする課題〕

しかしながら、従来の電源装置にあっては、スイッチ
ング素子のスイッチングパルスのうちコンバータトラン
スの一次巻線に対する電力の印加を遮断する時間、即ち
オフ時間は、使用されるコンバータトランスの共振周波
数に応じて決定されているため、コンバータトランスの
共振周波数にバラツキがある場合や、コンバータトラン
スの二次側の誘導負荷の負荷変動により共振周波数が変
化した場合に適切な制御を行うことが不可能となる問題
点があった。

そこで、コンバータトランスに発生するフライバック
電圧を検出し、その検出信号に従ってスイッチング素子
を駆動することにより、コンバータトランスの共振周波
数が変動した場合でもその共振周波数に同期した最適な
制御を行うことが提案されているが、この場合でも所謂
ソフトスタート機能が考慮されていないので、出力にオ
ーバーシュートが生じたり、スイッチング素子に過大な
負荷がかかって適切な制御を行うことができないという
問題点があった。

本発明は、このような問題点に着目してなされたもの
で、簡単な回路構成でソフトスタート機能を付与させ、
コンバータトランスの共振周波数が変化した場合でも常
に最適な制御を行うことが可能な電源装置を提供するこ
とを目的としている。

〔課題を解決するための手段〕

この発明の電源装置は、次のように構成したものであ
る。

（ａ）コンバータトランスと、このコンバータトランス
の出力電圧を検出して基準値と比較するコンパレータ
と、その比較結果に応じてアップ又はダウンカウント動
作する第１カウンタと、前記コンバータトランスの所定
巻線の出力が所定レベルに達した時に同期パルスを発生
する同期検出回路と、その同期パルスあるいは自身のカ
ウントオーバー信号で前記第１カウンタの値をロードす
る第２カウンタと、この第２カウンタの出力値を所定値
と比較してコンバータトランスのスイッチング素子の制
御信号を出力する第１のコンパレータと、前記第１カウ
ンタの出力値をある設定値と比較して前記第１カウンタ
の動作を制御する信号を出力する第２のコンパレータと
を備え、この第２のコンパレータで比較する設定値を前
記同期パルスの発生周期及び第２カウンタの駆動クロッ
ク周期より充分低い周期で変化させるようにした。

（ｂ）上記（ａ）の電源装置において、第２カウンタの
出力値が所定値より小さい時、同時検出回路の出力によ
って第１カウンタの出力を第２カウンタに入力する動作
を禁止するようにした。

（ｃ）上記（ａ）または（ｂ）の電源装置において、第
１カウンタの出力値が所定値に達するまで、第１のコン
パレータの出力を一定のレベルに固定するようにした。

（ｄ）上記（ａ）〜（ｃ）の何れかの電源装置におい
て、第２のコンパレータに入力する設定値は、所定のカ
ウント値に達するとカウント動作が終了するカウンタの
出力値とした。

（ｅ）上記（ａ）〜（ｃ）何れかの電源装置において、
CPU及びRAM,ROM,タイマ等のディジタル回路を、コンパ
レータ,D/Aコンバータ等のアナログ回路と共に同一チッ
プ上に形成した。

（ｆ）上記（ｅ）の電源装置において、第２のコンパレ
ータに入力する設定値は、予め記憶手段に格納した値と
した。

〔作用〕

この発明の電源装置においては、上記（ａ）の構成に
より、コンバータトランスの共振周波数が変化した場合
でも適切な制御が行われ、またソフトスタート機能が付
与されているので、オーバーシュートが生じたり、スイ
ッチング素子に過大な負荷がかかることはない。

〔実施例〕

第１図は本発明の一実施例による電源装置の回路構成
図である。同図において、T₁はコンバータトランスであ
り、このコンバータトランスT₁の一次巻線N₁の一端は電
源電圧Vccの電源端子に接続され、他端はスイッチング
素子であるトランジスタTr₁のコレクタに接続されてい
る。このトランジスタTr₁のエミッタは接地されてお
り、さらにコレクタと接地端子（エミッタ）間にはコン
デンサC₁とダイオードD₁が並列接続されている。ここ
で、コンデンサC₁は一次巻線N₁と共振して効果的な電圧
変換を行うためのもので、ダイオードD₁はトランジスタ
Tr₁の保護のために設けられている。そして、トランジ
スタTr₁がスイッチング動作することにより、コンバー
タトランスT₁の二次巻線N₂に巻線比に応じた所望の電圧
が発生するようになっている。また、コンバータトラン
スT₁には所定の検出用巻線N₃が設けられており、この検
出用巻線N₃の一端は接地され、他端は同期検出回路１の
入力側に接続されている。この同期検出回路１は、検出
用巻線N₃の出力電圧（フライバック電圧）が所定レベル
に達した時に同期パルスを発生し、その同期パルスはゲ
ート２を介してダウンカウンタ（第２カウンタ）３にプ
リロード端子から入力される。そして、ダウンカウンタ
３は入力された同期パルスあるいは自身のカウントオー
バー信号でアップダウンカウンタ（第１カウンタ）４の
値をロードするようになっている。すなわち、ダウンカ
ウンタ３はプリロード端子に同期パルスが入ると強制的
にアンダーフローを生成するようになっており、このア
ンダーフロー出力はロード制御回路５を介してダウンカ
ウンタ３のロード端子から入力される。また、アップダ
ウンカウンタ４は、コンバータトランスT₁の出力巻線N₄
の出力電圧を検出して基準値と比較するアナログコンパ
レータ６の出力に応じてカウント動作するもので、コン
パレータ６の比較結果はアップダウン（U/D）制御回路
７を介して入力される。

上記カウンタ３はコンバータトランスT₁の共振周波数
より十分大きな周波数を発生する発振回路の出力により
駆動されるようになっており、このカウンタ３のロード
信号入力時に入力されるデータを設定するデータ入力端
子は、上記発信回路の発信周波数より十分小さな周波数
で駆動される上記アップダウンカウタン４の出力側と接
続されている。そして、アップダウンカウンタ４は、コ
ンバータトランスT₁の出力巻線N₄の出力をダイオードD₂
及びコンデンサC₃で整流，平滑された出力を検出する前
述のアナログコンパータ６の出力と、アップダウン制御
回路７の出力に基づいてアップまたはダウンのカウント
動作を行う。その際、アップダウン制御回路７は、ロー
ド制御回路５及び後述のディジタルコンパレータ８の出
力からアップ／ダウン信号及びクロック（CLK）を生成
する。

また、カウンタ３の出力側は二つのディジタルコンパ
レータ（第１のコンパレータ）9,10に接続されており、
一方のコンパレータ９はカウンタ３の値を所定の基準値
Ｘと比較し、その結果パルス信号を発生する。そして、
ドライバ11はそのパルス信号によりトランジスタTr₁の
導通タイミングを制御してコンバータトランスT₁の一次
巻線N₁をスイッチング駆動させる。また、他方のコンパ
レータ10は、カウンタ３の出力値を設定値Ｙと比較し、
その結果によりゲート２をオン／オフさせる。そして、
ゲート２はオンになると同期検出回路１の出力をカウン
タ３のプリロード端子に入力する。

また、前述のディジタルコンパレータ（第２のコンパ
レータ）８は、ソフトスタート機能を持たせるために設
けてあり、アップダウンカウンタ４の出力値とカウンタ
12から入力された設定値Ｚとを比較し、その結果をアッ
プダウン制御回路７に入力している。

すなわち、コンパレータ9,10の出力によりトランジス
タTr₁の導通タイミングを制御し、コンパレータ８の出
力によりアップダウンカウンタ４の動作を制御して、コ
ンバータトランスT₁の駆動を常に最適に制御している。

次に上記の電源装置の動作について第２図のタイミン
グ図により説明する。第２図中、FBVで示される波形は
コンバータトランスT₁に発生するフライバック電圧を示
している。まずｃで示されるカウンタ３の値が設定値Ｘ
より大きい時、コンパレータ９での比較結果トランジス
タTr₁はドライバ11の駆動信号ｅによりオンとなる。こ
れにより、コンバータトランスT₁の一次巻線N₁にはVcc
の電圧が印加される。次に、カウンタ３がカウントダウ
ンしてゆき、アンダーフローして上記設定値Ｘより小さ
くなると、コンパレータ９の出力を反転し、トランジス
タTr₁はオフとなる。これにより、コンバータトランスT
₁とコンデンサC₁は電圧共振してコンバータトランスT₁
の各巻線には第２図のようなフライバック電圧が発生す
る。このフライバック電圧を同期検出回路１により検知
し、その立ち下がり時に検出信号である同期パルスａを
発生し、カウンタ３にプリロード信号ａ′をゲート２を
介して入力する。そして、このプリロード信号ａ′によ
りカウンタ３は強制的にアンダーフローを生成する。な
お、何らかの原因によりプリロード信号が生成されなく
とも、カウンタ３はＡで示すように０以下にダウンカウ
ントしようとした時にアンダーフローを発生する。この
アンダーフローが生成されると、ロード制御回路５を介
してカウンタ３にロード信号が入力され、アップダウン
カウンタ４の出力値がカウンタ３にロードされる。そし
て、再びトランジスタTr₁はオン状態になり、以上を１
サイクルとして上述の動作が繰り返され、コンバータト
ランスT₁の二次側に交流が発生し、この交流が整流，平
滑されて負荷に供給される。

一方、コンパレータ10はカウンタ３の出力値を設定値
Ｙと比較してゲート２を開閉している。これは、ノイズ
等により同期パルスａが所望のタイミング以外で生成さ
れたとしても、第２図のＢで示す必要最低限のオフ期間
を確保するためである。この動作により、フライバック
電圧が0Vにならない前にトランジスタTr₁がオンになる
のを防ぎ、トランジスタTr₁の破壊を防止する。なお、
図中Ｃで示すのが所望のタイミング以外の同期パルスで
ある。また、アップダウン制御回路７は、コンパレータ
８の出力とロード制御回路５の出力からアップ／ダウン
の制御信号とクロックを生成してからアップダウンカウ
ンタ４へ出力している。これは、一般にロード信号に同
期した適当なタイミングでアップ／ダウンを行わない
と、その変化途中の不定なデータがカウンタ３へロード
される可能性があるためである。図ではロード信号の立
ち上がりでアップ／ダウンの切り換えを行い、立ち下が
りでアップダウンカウンタ４を駆動している。そして、
カウンタ４の値が大きくなるとトランスT₁のオン時間が
長くなり、出力電圧は上昇し、また小さいと出力電圧は
降下する。このため、順次アップダウンカウンタ４のカ
ウント値はカウントアップされてゆき、出力電圧Voutか
所定の値、すなわちコンパレータの基準値Ｗになると、
コンパレータ６の出力はアップ／ダウンを繰り返すよう
になる。

また、コンパレータ８は、アップダウンカウンタ４の
上限を設定値Ｚと比較して規制している。これは、極端
にパルス周期が大きくなると、トランスT₁が飽和して大
電流がトランジスタTr₁に流れるので、このトランジス
タTr₁が破壊するのを防止するためである。そして、コ
ンパレータ８がアクティブ（active）になると、アップ
ダウン制御回路の出力ｄを強制的にダウンモードにす
る。

ところで、上記のようなPWM回路においては、電源ON
時には制御系全体の応答特性により急速に立ち上がり、
例えば第３図（ａ）に示すように出力にオーバーシュー
トが発生する可能性があり、またトランジスタTr₁に過
大な電流が流れて破壊する危険性がある。

そこで、本実施例では出力電圧値が或る時定数をもっ
て徐々に立ち上がるソフトスタート機能を付与してい
る。

すなわち、前述のようにコンパレータ８はPWM回路の
最大周期を規制する手段として設けられており、アップ
ダウンカウンタ４の出力値がコンパレータ８の設定値Ｚ
より小さい時、コンパレータ８の出力は非アクティブ
（non−active）で、アップダウン制御回路７はコンパ
レータ６の出力をそのままアップダウンカウンタ４へ出
力する。しかし、アップダウンカウンタ４の出力値が増
加してゆき、コンパレータ８の設定値Ｚになると、コン
パレータ８の出力はアクティブになる。この時、コンパ
レータ６の出力がなおカウントアップ状態にあると、ア
ップダウン制御回路７はコンパレータ６の出力にかかわ
らずカウントダウン信号を発生し、アップダウンカウン
タ４をカウントダウンさせる。これにより、コンパレー
タ８の出力は非アクティブとなり、この時もしコンパレ
ータ６の出力がカウントダウン状態にあれば、アップダ
ウン制御回路７はカウントダウン信号を生成し、順次ア
ップダウンカウンタ４をカウントダウンさせる。また、
コンパレータ６の出力がカウントアップ状態のままであ
れば、アップダウン制御回路７はカウントアップ信号を
生成し、アップダウンカウンタ４とカウントアップさせ
る。これにより、再びコンパレータ８の出力はアクティ
ブになり、アップダウン制御回路７を強制的にカウント
ダウンモードにする。すなわち、アップダウンカウンタ
４の出力値がコンパレータ８の設定値Ｚに達し、なおか
つ、コンパレータ６の出力がカウントアップ状態にある
限り、コンパレータ８の設定値ＺとＺ−１の間をアップ
ダウンカウンタ４の出力値は振動することになる。

以上のことから、コンパレータ８に入力する設定値Ｚ
を適当に定めることにより、トランスT₁が伝達するエネ
ルギーの上限を制限すること、すなわち、二次側の電圧
値を制限することができる。従って、コンパレータ８に
設定する値を小から大へ順次切り換えることにより、出
力電圧Voutを該設定値に応じて徐々に変化させることが
可能となる。第１図ではコンパレータ８の設定値入力用
にカウンタ12を配し、該カウンタ12の出力値で前述のよ
うにコンパレータ８の設定値を切り換えるようにしてお
り、カウンタ12は所定のカウント値に達するとカウント
動作が終了するようになっている。

以下、その動作について詳細に述べる。

なお、ここではアップダウンカウンタ４を８ビット
（bit）、コンパレータ８及びカウンタ12は５ビットと
し、また、コンパレータ８に入力されるアップダウンカ
ウンタ４の出力は、アップダウンカウンタ４の出力の上
位５ビットとする。電源ON時、アップダウンカウンタ４
及びカウンタ12はリセットされるが、この時、通常のコ
ンバータ６の出力はカウントアップ状態になっており、
例えばカウンタ12がリセット時０を出力しているとする
と、コンパレータ８の出力はアクティブで、アップダウ
ンカウンタ４はカウントアップしない。次に、カウンタ
12のクロックが入り、カウントアップして１になると
（アップダウンカウンタ４の出力換算で00001000B）、
コンパレータ８の出力は非アクティブになり、カウンタ
12で設定される値（１）までアップダウンカウンタ４は
カウントアップする。この結果、コンパレータ８の出力
は再びアクティブになり、アップダウン制御回路７の出
力をダウンモードにしてアップダウンカウンタ４をカウ
ントダウンさせ、前述のように設定値ＺとＺ−１の間を
カウンタ４の出力は振動し続ける。続いてカウンタ12に
クロックが入り、カウントアップして２となると（アッ
プダウンカウンタ４の出力換算で00010000B）、コンパ
レータ８の出力は非アクティブになり、カウンタ12で設
定される値（２）までアップダウンカウンタ４はカウン
トアップし、上記と同様の動作を行う。なお、本実施例
では、カウンタ12のクロック端子には他の回路のクロッ
ク系統と独立したクロックが入力されるように接続され
ているとする。このような構成とすることにより、その
発振周波数と独立に設定でき、ソフトスタートの時定数
を所望の値に自由に設定することができる。

このようにして、カウンタ12は順次カウントアップし
てゆき、PWM回路制御系の設定すべき最大周期に相当す
るカウント値に達すると、カウンタ12はカウントアップ
動作を停止し、その値を保持する。

第４図は上述の具体的な動作を示すタイミング図であ
る。図中、点線ｂがアップダウンカウンタ４の出力値、
ｃがダウンカウンタ３の出力値、ｉがカウンタ12の出力
値、ｊがカウンタ12に入力されるクロックであり、また
はダウンカウンタ３のアンダーフローから生成されるロ
ード信号を示している。このロード信号ｈがＨ（high）
レベルになると、ダウンカウンタ３はアップダウンカウ
ンタ４の出力値ｂとロードし、ダウンカウントのモード
となる。第４図では、前述の説明での同期パルスａによ
らず、ダウンカウンタ３のアンダーフローからロード信
号ｈが生成される場合の動作を示している。そして、同
期パルスａによりロード信号ｈが作られた時も、同様に
ロード信号ｈがＨレベルになるとダウンカウンタ３はア
ップダウンカウンタ４の出力値ｂをロードし、その後ダ
ウンカウント動作に入る。区間TA₁は、カウンタ12の出
力値がｉの時であり、従ってアップダウンカウンタ４の
出力値ｂがi₁になると（t₁）、アップダウン制御回路７
がダウンモードになり、出力値ｂは−１減し、次のロー
ド信号ｈがＨレベルになるとダウンカウンタ３にロード
される（t₂）。その後、再びアップダウン制御回路７は
アップモードになり、ｂの値はカウントアップされ、次
のロード信号ｈがＨレベルになるとダウンカウンタ３に
i₁の値がロードされる（t₃）。

以後、上述の動作を繰り返すが、その後、カウンタ12
にクロックｉが入り、カウンタ12の出力がi₂になると、
アップダウンカウンタ４はカウントアップモードにな
り、出力ｂがi₂に達する（t₀）まで順次カウントアップ
する。この間が区間TB₁である。そして、出力値ｂがi₂
になって再び振動状態となると、クロックｊが入り、カ
ウンタ12の出力i₃になるまで振動を繰り返す。この間が
区間TA₂である。また、カウンタ12の出力値ｉがi₃にな
ると、再びカウントアップモードになる。この間が区間
TB₂である。

以上のようにして、アップダウンカウンタ４の出力値
ｂはカウンタ12の出力値ｉによりカウントアップの最大
値が制限される。第３図（ｂ）に出力電圧の応答波形例
を示す。図の矢印で示すように、アップダウンカウンタ
４のカウントアップ値が制限されるため、出力波形に段
部ができるが、徐々に立ち上がるのでオーバーシュート
が発生しないことがわかる。従って、コンバータトラン
スT₁の共振周波数が変化した場合でも、常に最適な制御
を行うことができる。

なお、上記実施例では、前述のようにカウンタ12のク
ロックｊは他の回路のクロックCLKと別系統の独立した
クロックとしているが、発振子は一般に高価であるの
で、クロックCLKから分周したクロックを生成し、これ
をクロックｊとしてカウンタ12に供給するようにしても
良い。この場合、分周するためのカウンタは必要である
が、モノリシックICに本実施例の回路を集積させれば、
発振子からクロックｊを得る場合より低価格で実現でき
る。

また、ロード信号あるいはその分周信号でクロックｊ
を供給するようにしても良い。この場合、更に分周段は
少なくて済む。但し、クロックCLKから分周した場合は
常に同じ時定数でソフトスタートさせることができるの
に対し、この場合は外部負荷の状態により同期パルスａ
の発生間隔が異なるため、ロード信号ｈ自体が確定的で
なくなり、時定数が多少変動することがある。

第５図は本発明の他の実施例を示す構成図である。こ
の実施例は、装置全体を制御するマイクロプロセッサや
CPU及びRAM,ROM,タイマ等のディジタル回路を、D/Aコン
バータ，コンパレータ等のアナログ回路と共に第１図の
電源制御PWM回路と同一チップ上に形成するようにした
ものである。この場合、第１図のカウンタ12の代わりに
マイクロプロセッサ13から書き込むことのできる記憶手
段としてレジスタ14を配置し、これに格納した値を設定
値Ｚの信号として前述のPWM回路に入力する。そして、
マイクロプロセッサ13は、初期値をレジスタ14に書き込
んだ後、適当な時間間隔毎にレジスタ14の値を小→大へ
書き直すことでソフトスタート機能を実現させる。その
際、ソフトウエアでソフトスタートの時定数を変えるこ
とができるので、自由度は大きい。

〔発明の効果〕

以上のように、本発明によれば、カウンタやレジスタ
など簡単な回路構成でソフトスタート機能を付与させて
いるので、コンバータトランスの共振周波数が変化した
場合でもその共振周波数に同期した最適な制御を行うこ
とができると共に、出力にオーバーシュートが生じた
り、スイッチング素子に過大な負荷がかかることがな
く、常に最適な制御を行うことができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例による電源装置の回路構成
図、第２図は本発明の一実施例の動作を示すタイミング
図、第３図（ａ），（ｂ）は出力電圧の応答例を示す波
形図、第４図は第１図の回路の動作の具体的なタイミン
グを示すタイミング図、第５図は本発明の他の実施例を
示す構成図である。１……同期検出回路２……ゲート３……ダウンカウンタ（第２カウンタ）４……アップダウンカウンタ（第１カウンタ）５……ロード制御回路６……アナログコンパレータ７……アップダウン制御回路８……ディジタルコンパレータ（第２のコンパレータ） 9,10……ディジタルコンパレータ（第１のコンパレー
タ） 11……ドライバ 12……カウンタ 13……マイクロプロセッサ 14……レジスタ（記憶手段） T₁……コンバータトランス Tr₁……トランジスタ（スイッチング素子） N₁……一次巻線 N₂……二次巻線 N₃……検出用巻線 N₄……出力巻線

Claims

(57)【特許請求の範囲】

【請求項１】コンバータトランスと、このコンバータト
ランスの出力電圧を検出して基準値と比較するコンパレ
ータと、その比較結果に応じてアップ又はダウンカウン
ト動作する第１カウンタと、前記コンバータトランスの
所定巻線の出力が所定レベルに達した時に同期パルスを
発生する同期検出回路と、その同期パルスあるいは自身
のカウントオーバー信号で前記第１カウンタの値をロー
ドする第２カウンタと、この第２カウンタの出力値を所
定値と比較してコンバータトランスのスイッチング素子
の制御信号を出力する第１のコンパレータと、前記第１
カウンタの出力値をある設定値と比較して前記第１カウ
ンタの動作を制御する信号を出力する第２のコンパレー
タとを備え、この第２のコンパレータで比較する設定値
を前記同期パルスの発生周期及び第２カウンタの駆動ク
ロック周期より充分低い周期で変化させるようにしたこ
とを特徴とする電源装置。
【請求項２】前記第２カウンタの出力値が所定値より小
さい時、同期検出回路の出力によって前記第１カウンタ
の出力を前記第２カウンタに入力する動作を禁止するこ
とを特徴とする請求項１記載の電源装置。
【請求項３】前記第１カウンタの出力値が所定値に達す
るまで、前記第１のコンパレータの出力を一定のレベル
に固定することを特徴とする請求項１または２記載の電
源装置。
【請求項４】前記第２のコンパレータに入力する設定値
は、所定のカウント値に達するとカウント動作が終了す
るカウンタの出力値であることを特徴とする請求項１な
いし３何れか記載の電源装置。
【請求項５】CPU及びRAM,ROM,タイマ等のディジタル回
路を、コンパレータ,D/Aコンバータ等のアナログ回路と
共に同一チップ上に形成したことを特徴とする請求項１
ないし３何れか記載の電源装置。
【請求項６】第２のコンパレータに入力する設定値は、
予め記憶手段に格納した値であることを特徴とする請求
項５記載の電源装置。