JP2794025B2 - Data transfer method - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ転送技術さらには非同期式のデータ転
送方式に適用して特に有効な技術に関し、例えばシング
ルボードコンピュータにおけるバス上でのブロックデー
タ転送方式に利用して有効な技術に関する。The present invention relates to a data transfer technique, and more particularly to a technique which is particularly effective when applied to an asynchronous data transfer method, for example, block data transfer on a bus in a single-board computer. It relates to the technology that is effective in utilizing the method.
［従来の技術］ 非同期式バスを使用したシングルボードコンピュータ
におけるデータ転送はマスタデバイスとスレーブデバイ
ス間で先ずストローブ信号を送り、そのアクリノリッジ
信号を受けてデータ転送を終了するのいうハンドシェイ
ク方式が一般的である。しかも従来のハンドシェイク方
式のデータ転送では、ストローブ信号の立下りエッヂを
検出してデータをラッチしてストローブ信号をアサート
し、これを受けてバスマスタ側が一旦ストローブ信号を
ハイレベルに戻し、再びロウレベルにアサートして次の
データを転送するといういわゆる４エッヂハンドシェイ
ク方式が当初採用されていた。しかしながら、この方式
ではブロックデータ転送を高速で行なうことができな
い。そこで、第５図に示すように、ストローブ信号の立
下りにも立下りと同様にサイクルの開始の意味を持たせ
るようにした２エッヂハンドシェイク方式が提案された
（IEEE MICRO 1984,August「An Advanced Communicatio
n Protocol for the Proposed IEEE896 Futurebus」p42
〜p56参照）。2. Description of the Related Art In a single-board computer using an asynchronous bus, data transfer is generally performed by a handshake method in which a strobe signal is first sent between a master device and a slave device, and the data transfer is terminated in response to an acknowledgment signal. It is. Moreover, in the conventional data transfer of the handshake method, the falling edge of the strobe signal is detected, the data is latched, the strobe signal is asserted, and in response to this, the bus master temporarily returns the strobe signal to the high level and returns to the low level again. The so-called 4-edge handshake method of asserting and transferring the next data was initially adopted. However, this method cannot perform block data transfer at high speed. Therefore, as shown in FIG. 5, a two-edge handshake method has been proposed in which the falling edge of the strobe signal has the meaning of the start of the cycle in the same way as the falling edge (IEEE MICRO 1984, August "An" Advanced Communicatio
n Protocol for the Proposed IEEE896 Futurebus '' p42
To p56).
［発明が解決しようとする課題］ 上記２エッヂハンドシェイク方式は、マスタ側のスト
ローブ信号（DS）のアサートによるサイクル開始と、ス
レーブのアクリノリッジ（DK）のアサートによるデータ
転送完了という、２つの異なる目的を持った信号の応答
をシーケンシャルに実行しているので、これら２本の制
御信号がバスを経由するための遅延時間が１回のデータ
転送あたり２回生じる。そのため１回のデータ転送あた
り４回の制御信号遅延を生じる４エッヂハンドシェイク
方式に比べ高速化されるものの、マスタデバイスやスレ
ーブデバイスの性能がさらに向上し、応答速度が速くな
った場合には、この方式でも制御信号のバス上の遅延時
間がネックとなって、データ転送の高速化が充分に図れ
なくなるという問題点があることを見出した。[Problems to be Solved by the Invention] The two-edge handshake method has two different purposes, namely, a cycle start by asserting a strobe signal (DS) on the master side and a data transfer completion by asserting an acknowledge (DK) of a slave. Are sequentially executed, so that a delay time for these two control signals to pass through the bus occurs twice for each data transfer. Therefore, although the speed is increased as compared with the 4-edge handshake method in which a control signal is delayed four times per data transfer, if the performance of the master device and the slave device is further improved and the response speed is increased, Also in this method, it has been found that there is a problem that the delay time of the control signal on the bus becomes a bottleneck and the speed of data transfer cannot be sufficiently increased.
本発明の目的は、ストローブ信号とアクリノリッジ信
号という２つの信号のハンドシェイクによりデータを転
送する非同期式のバスにおけるブロックデータ転送の高
速化を図ることにある。An object of the present invention is to increase the speed of block data transfer in an asynchronous bus that transfers data by handshaking of two signals, a strobe signal and an acknowledge signal.
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。[Means for Solving the Problems] The outline of a typical invention among the inventions disclosed in the present application is as follows.
すなわち、非同期方式のバスを使用したコンピュータ
システムにおいて、データ転送開始時にはスレーブ側の
応答を待たずに続けてストローブ信号をアサートさせ、
以後一つ前のサイクルにおけるアクリノリッジ信号を受
けてマスタ側でストローブ信号をアサートさせデータ転
送させるようにするものである。That is, in a computer system using an asynchronous bus, at the start of data transfer, the strobe signal is asserted continuously without waiting for a response from the slave,
Thereafter, in response to the acknowledgment signal in the immediately preceding cycle, the master asserts a strobe signal to transfer data.
［作用］ 上記した手段によれば、ストローブ信号に対するアク
リノリッジ信号の応答待ちと、アクリノリッジ信号に対
するストローブ信号の応答待ちが時間的に重複して進行
するため、従来のハンドシェイク方式では１サイクル当
り２回生じていた応答待ちに伴う制御信号遅延を見かけ
上１回に減少させることができ、これによってバス上で
のブロックデータ転送を高速化させることができる。[Operation] According to the above-described means, the waiting for the response of the acknowledgment signal to the strobe signal and the waiting for the response of the strobe signal to the acknowledgment signal overlap in time, so that in the conventional handshake method, twice per cycle. The control signal delay caused by the waiting for the response can be apparently reduced to one time, whereby the block data transfer on the bus can be speeded up.
［実施例］ 第６図は本発明に係るデータ転送方式が適用されるコ
ンピュータシステムの一例を示す。Embodiment FIG. 6 shows an example of a computer system to which a data transfer method according to the present invention is applied.
このシステムはCPUボード10とメモリボード20とI/Oボ
ード30およびシステムコントローラボード40とからな
り、各ボード間がバックプレーンと称する非同期式の汎
用バス50によって接続されている。This system includes a CPU board 10, a memory board 20, an I / O board 30, and a system controller board 40, and each board is connected by an asynchronous general-purpose bus 50 called a backplane.
上記CPUボード10はデータ処理デバイス11と、割込み
の要求や受付け、バスサイクルの監視等の機能を有する
機能モジュール12と、バスインタフェース回路13とによ
り構成されている。また、メモリボード20は、ICメモリ
等からなるデータ記憶デバイス21と、バスサイクルを検
出しマスタとの間でデータのやりとりを行なう機能モジ
ュール22と、バスインタフェース回路23とにより構成さ
れている。I/Oボード30は、データ入出力デバイス31
と、割込み要求やバスサイクルの検出を行なう機能モジ
ュール32と、バスインタフェース回路33とからなる。The CPU board 10 includes a data processing device 11, a function module 12 having a function of requesting and accepting an interrupt, monitoring a bus cycle, and the like, and a bus interface circuit 13. The memory board 20 includes a data storage device 21 such as an IC memory, a functional module 22 that detects a bus cycle and exchanges data with a master, and a bus interface circuit 23. The I / O board 30 is a data input / output device 31
And a functional module 32 for detecting an interrupt request or a bus cycle, and a bus interface circuit 33.
さらに、システムコントローラボード40はバス50上の
タイミング信号を供給するクロックドライバや、バス使
用権の調整を行なうアービタ、バスサイクルを監視し強
制的にサイクルを終了させる機能を有するバスタイマ等
の機能モジュール41とインタフェース回路42により構成
されている。また、バス50はデータ転送用のバスと、割
込み要求信号を送る優先割込みバスと、データ転送バス
の利用を調整するアービトレーションバスと、タイミン
グ信号やパワーアップ／パワーダウン等を調整する制御
信号を供給するユーティリティバスなどからなる。Further, the system controller board 40 includes functional modules 41 such as a clock driver for supplying a timing signal on the bus 50, an arbiter for adjusting a bus use right, and a bus timer for monitoring a bus cycle and forcibly terminating the cycle. And an interface circuit 42. The bus 50 supplies a bus for data transfer, a priority interrupt bus for sending an interrupt request signal, an arbitration bus for adjusting use of the data transfer bus, and a control signal for adjusting timing signals and power up / power down. It consists of a utility bus.
第１図および第２図には、本発明に係る各ボード間の
ブロックデータ転送のタイミングの一例が示されてい
る。このうち、第１図はリードサイクル、第２図はライ
トサイクルのタイミングを示す。FIGS. 1 and 2 show an example of the timing of block data transfer between the boards according to the present invention. 1 shows the timing of the read cycle, and FIG. 2 shows the timing of the write cycle.
この実施例ではバスマスタとなるデバイスが先ずデー
タストローブ信号DSをハイレベルからロウレベルにアサ
ートしてバスサイクルの開始をスレーブ側デバイスに知
らせる。それから、スレーブ側デバイスからの応答を待
たずにデータストローブ信号DSをロウレベルからハイレ
ベルにネゲートする。一方、スレーブ側デバイスは、上
記データストローブ信号のハイレベルからロウレベルの
変化を検出してリードデータをセットアップもしくはラ
イトデータをラッチしてからアクノリッジ信号DKをハイ
レベルからロウレベルへアサートする。すると、マスタ
側デバイスはこのアクノリッジ信号DKの変化を検出し
て、データストローブ信号DSをハイレベルからロウレベ
ルへアサートして３番目のバスサイクルの開始を知らせ
る。In this embodiment, a device serving as a bus master first asserts a data strobe signal DS from a high level to a low level to notify a slave device of the start of a bus cycle. Then, the data strobe signal DS is negated from low level to high level without waiting for a response from the slave device. On the other hand, the slave device detects a change in the data strobe signal from the high level to the low level, sets up the read data or latches the write data, and then asserts the acknowledge signal DK from the high level to the low level. Then, the master-side device detects the change of the acknowledge signal DK, asserts the data strobe signal DS from the high level to the low level, and notifies the start of the third bus cycle.
以後、マスタ側のデバイスは、スレーブ側デバイスか
らのアクノリッジ信号DKの立上りエッヂ（ネゲート）を
検出してストローブ信号DSをロウレベルからハイレベル
へネゲートし、またアクノリッジ信号DKの立下りエッヂ
（アサート）を検出するとストローブ信号DSをハイレベ
ルからロウレベルへアサートすることを繰り返してブロ
ックデータ転送を実行する。Thereafter, the master-side device detects the rising edge (negation) of the acknowledge signal DK from the slave-side device, negates the strobe signal DS from low level to high level, and asserts the falling edge (assertion) of the acknowledge signal DK. When detected, the block data transfer is executed by repeatedly asserting the strobe signal DS from the high level to the low level.
最初のデータストローブ信号DSのロウレベルへのアサ
ートから次のデータストローブ信号DSのハイレベルへの
ネゲートまでの時間t1は、データを受けるデバイスにお
けるデータ入力バッファがデータをラッチするための時
間（現在のデータのホールドタイム＋次のデータのセッ
トアップタイム）より大きければよい。Time t 1 from the assertion of the low level of the first data strobe signal DS to negated to the high level of the next data strobe signal DS, for data input buffer in the device receiving the data latches the data time (current (The data hold time + the setup time of the next data).
なお、ブロックデータ転送の開始に際しては、マスタ
側デバイスがブロックデータの先頭アドレスをバス上に
出力し、スレーブ側デバイスはこの先頭アドレスをラッ
チして以後データストローブ信号DSが変化する度に自動
的にこのアドレスをインクリメントすることによりディ
スティネーションアドレスを得るようになっている。At the start of block data transfer, the master device outputs the start address of the block data on the bus, and the slave device latches this start address and automatically changes each time the data strobe signal DS changes thereafter. The destination address is obtained by incrementing this address.
上記タイミングに従うと、ブロックデータ転送の途中
ではデータストローブ信号DSとアクノリッジ信号DKとの
応答が完全なシーケンシャルでなく、バスサイクル一つ
おきにハンドシェイクされる。そのため、データストロ
ーブ信号DSに対するアクリノリッジ信号DKの応答待ち
と、アクノリッジ信号DKに対するデータストローブ信号
DSの応答待ちが時間的に重複して行われるので、従来の
ハンドシェイク方式では１サイクル当り２回生じていた
応答待ちに伴う制御信号の遅延を見かけ上１回に減少さ
せることができ、これによってブロックデータ転送を高
速で実行することができる。According to the above timing, the response between the data strobe signal DS and the acknowledge signal DK is not completely sequential during the block data transfer, and handshake is performed every other bus cycle. Therefore, it waits for the response of the acknowledgment signal DK to the data strobe signal DS, and waits for the data strobe signal to respond to the acknowledge signal DK.
Since the response waiting of the DS is performed in time, the delay of the control signal caused by the response waiting which occurred twice per cycle in the conventional handshake method can be reduced to one apparently. Thus, block data transfer can be performed at high speed.
しかもこのようなブロックデータ転送方式を採用した
としても、何ら不都合を生じることはない。すなわち、
ブロックデータ転送中にバスエラーが発生した場合、ス
トローブ信号とアクノリッジ信号の対応関係が明確にな
っているので、どのバスサイクルでのバスエラーか容易
に知ることができるからである。Moreover, even if such a block data transfer method is adopted, no inconvenience occurs. That is,
This is because, when a bus error occurs during block data transfer, the correspondence between the strobe signal and the acknowledge signal is clear, so that it is possible to easily know in which bus cycle the bus error occurs.
また、上記ブロックデータ転送方式を採用した場合、
２番目のバスサイクルをスレーブ側からのアクノリッジ
信号の受信を待たずに勝手にマスタ側デバイスが開始す
るので、スレーブ側デバイスのバッファの動作速度がバ
スの信号遅延時間よりも遅いとデータ抜けが生じるおそ
れがあるが、低速のスレーブ側に複数のバッファを設け
て、カウンタ等で制御して順番に使用していくようにす
れば、データ抜けのおそれはない。When the above block data transfer method is adopted,
Since the master device starts the second bus cycle without waiting for the reception of the acknowledge signal from the slave, data loss occurs if the operation speed of the buffer of the slave device is slower than the signal delay time of the bus. However, if a plurality of buffers are provided on the low-speed slave side and controlled by a counter or the like and used sequentially, there is no danger of data loss.
第３図は、高速のマスタデバイスと低速のスレーブデ
バイス間でブロックデータ転送によるライト動作を行な
う場合のタイミングの一例を示す。FIG. 3 shows an example of timing when a write operation by block data transfer is performed between a high-speed master device and a low-speed slave device.
図中、１番目と２番目のライトデータは、マスタデバ
イスの動作速度によって決定される最小時間で出力され
るので、スレーブデバイスに２サイクル分のデータバッ
ファを設けておくことによりデータ抜けを起こすことな
く、高速のブロックデータ転送を行なうことができる。In the figure, the first and second write data are output in the minimum time determined by the operation speed of the master device. Therefore, if a data buffer for two cycles is provided in the slave device, data loss may occur. And high-speed block data transfer can be performed.
さらに、第４図は低速のマスタデバイスと高速のスレ
ーブデバイス間でブロックデータ転送によるリード動作
を行なう場合のタイミングの一例を示す。FIG. 4 shows an example of timing when a read operation by block data transfer is performed between a low-speed master device and a high-speed slave device.
この場合には、マスタ側デバイスに２サイクル分のデ
ータバッファを設けておくことで、アクノリッジ信号を
待たずに２番目のデータストローブ信号のアサートを行
なってもデータ抜けを生じることなく、高速のブロック
データ転送を実行させることができる。In this case, by providing a data buffer for two cycles in the master side device, even if the second data strobe signal is asserted without waiting for an acknowledge signal, no data loss occurs, and a high-speed block is obtained. Data transfer can be performed.
なお、上記実施例では、２番目のデータストローブ信
号DSのアサートを、スレーブ側からのアクノリッジ信号
DKを待たずにマスタ側で勝手に行なうようにしたが、２
番目のデータストローブ信号DSのアサートはアクノリッ
ジ信号DKを受けてから行ない、３番目のデータストロー
ブ信号DSのアサートを、スレーブ側からのアクリノッジ
信号DKを待たずにマスタ側で勝手に行なうようにしても
よい。In the above embodiment, the assertion of the second data strobe signal DS is performed by using the acknowledge signal from the slave side.
Master did not wait for DK,
The assertion of the third data strobe signal DS is performed after receiving the acknowledge signal DK, and the assertion of the third data strobe signal DS may be performed on the master side without waiting for the acknowledge signal DK from the slave side. Good.
なお、上記実施例のブロックデータ転送方式を採用す
ると、転送データ数が奇数個であった場合、データスト
ローブ信号DSとアクノリッジ信号DKとがロウレベルにア
サートされたままの状態で転送が終了することになる。
そこで、一例として、データ転送の回数を偶数個と規定
し、最終データ転送終了後の制御信号DS,DKの状態を一
定（ハイレベル）にすることにより、ブロックデータ転
送完了のための処理を簡素化する。When the block data transfer method of the above embodiment is adopted, when the number of transfer data is an odd number, the transfer ends in a state where the data strobe signal DS and the acknowledge signal DK remain asserted to the low level. Become.
Therefore, as an example, the number of data transfers is specified as an even number, and the state of the control signals DS and DK after the end of the final data transfer is kept constant (high level), thereby simplifying the process for completing the block data transfer. Become
あるいは、データ転送の回数を規定せず、最終データ
転送終了後に制御信号DS,DKを元に戻すブロックデータ
転送完了のための調整サイクルを設けることでブロック
データ転送における柔軟性を図るようにしてもよい。Alternatively, the number of data transfers is not specified, and the control signals DS and DK are restored after the end of the final data transfer. Good.
以上説明したように上記実施例は、非同期方式のバス
を使用したコンピュータシステムにおいて、データ転送
開始時にはスレーブ側の応答を待たずに続けてストロー
ブ信号をアサートさせ、以後一つ前のサイクルにおける
アクリノリッジ信号を受けてマスタ側でストローブ信号
をアサートさせるようにしたので、ストローブ信号に対
するアクリノリッジ信号の応答待ちと、アクリノリッジ
信号に対するストローブ信号の応答待ちが時間的に重複
して進行するため、従来のハンドシェイク方式では１サ
イクル当り２回生じていた応答待ちに伴う制御信号遅延
を見かけ上１回に減少させることができ、これによって
ブロックデータ転送を高速化させることができるという
効果がある。As described above, in the above-described embodiment, in a computer system using an asynchronous bus, at the start of data transfer, the strobe signal is continuously asserted without waiting for a response from the slave side, and the acknowledgment signal in the immediately preceding cycle is thereafter In response to this, the master side asserts the strobe signal, so waiting for the response of the acknowledgment signal to the strobe signal and waiting for the response of the strobe signal to the acknowledgment signal overlap in time. In this case, the control signal delay caused by the response wait, which has occurred twice per cycle, can be apparently reduced to one, which has the effect of speeding up the block data transfer.
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例の
データ転送において、スレーブデバイスがアクノリッジ
信号をアサートするときに、そのときバス上にあるデー
タがパリティエラーのようなエラーを含むものか否かを
示すステータス信号をスレーブ側デバイスで生成してバ
ス上に出してマスタ側デバイスに伝えることによりエラ
ー回復能力を高めるようにすることもできる。また、バ
スマスターとなり得るデバイスが１個の場合には、前述
したアービタは必要ない。前記実施例において、システ
ムコントローラボード40は、特に設けられていてもいな
くても良いものである。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and various changes can be made without departing from the gist of the invention. Nor. For example, in the data transfer of the embodiment, when the slave device asserts the acknowledge signal, the slave device sends a status signal indicating whether or not the data on the bus at that time contains an error such as a parity error. The error recovery capability can be enhanced by generating the data, putting it out on the bus, and transmitting it to the master device. If there is only one device that can be the bus master, the arbiter described above is not necessary. In the above embodiment, the system controller board 40 may or may not be provided.
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である汎用バスを使用し
たコンピュータシステムに適用したものについて説明し
たが、この発明はそれに限定されるものでなく、シング
ルボードコンピュータやパーソナルコンピュータその他
非同期式バスを使用したコンピュータシステム一般に利
用することができる。In the above description, the invention made by the present inventor was mainly applied to a computer system using a general-purpose bus, which is the field of use as the background. However, the present invention is not limited to this. The present invention can be generally used for board computers, personal computers, and other computer systems using an asynchronous bus.
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。[Effects of the Invention] The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、ストローブ信号とアクリノリッジ信号とい
う２つの信号のハンドシェイクによりデータを転送する
非同期式のバスにおけるブロックデータ転送の高速化を
図ることができる。That is, it is possible to increase the speed of block data transfer on an asynchronous bus that transfers data by handshaking of two signals, a strobe signal and an acknowledge signal.
第１図は本発明に係るデータ転送方式によるブロックデ
ータ転送のリードサイクルのタイミングを示すタイムチ
ャート、 第２図は本発明に係るデータ転送方式によるブロックデ
ータ転送のライトサイクルのタイミングを示すタイムチ
ャート、 第３図は高速のマスタデバイスと低速のスレーブデバイ
ス間で本発明に係るデータ転送方式によるブロックデー
タ転送を行なう場合のリードサイクルのタイミングを示
すタイムチャート、 第４図は低速のマスタデバイスと高速のスレーブデバイ
ス間での本発明に係るデータ転送方式によるブロックデ
ータ転送を行なう場合のライトサイクルのタイミングを
示すタイムチャート、 第５図は従来のハンドシェイク方式のデータ転送のタイ
ミングを示すタイムチャート、 第６図は本発明に係るデータ転送方式が適用されるコン
ピュータシステムの一例を示すブロック図である。 10……CPUボード、20……メモリボード、30……I/Oボー
ド、40……システムコントローラボード、50……バス。FIG. 1 is a time chart showing the timing of a read cycle of block data transfer by the data transfer method according to the present invention. FIG. 2 is a time chart showing the write cycle timing of block data transfer by the data transfer method according to the present invention. FIG. 3 is a time chart showing the timing of a read cycle when performing block data transfer according to the present invention between a high-speed master device and a low-speed slave device. FIG. 5 is a time chart showing the timing of a write cycle when performing block data transfer between slave devices by the data transfer method according to the present invention; FIG. 5 is a time chart showing the timing of data transfer in the conventional handshake method; The figure shows the data transfer according to the invention Is a block diagram showing an example of a computer system which the expression is applied. 10 CPU board, 20 memory board, 30 I / O board, 40 system controller board, 50 bus.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 萩野 桂子 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 宮下 公一 東京都小平市上水本町５丁目22番１号 株式会社日立製作所武蔵工場内 (72)発明者 高野 誠 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 中川 孝明 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (56)参考文献 特開 昭58−201124（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/42──────────────────────────────────────────────────続 き Continued on the front page (72) Keiko Hagino, Inventor 5-20-1, Josuihoncho, Kodaira-shi, Tokyo Inside Musashi Plant, Hitachi, Ltd. (72) Koichi Miyashita 5 Josuihoncho, Kodaira-shi, Tokyo No. 22-1, Hitachi, Ltd. Musashi Plant (72) Inventor Makoto Takano 5-22-1, Kamisumihonmachi, Kodaira-shi, Tokyo Inside Hitachi Microcomputer Engineering Co., Ltd. (72) Inventor Takaaki Nakagawa Tokyo 5-22-1, Kamizuhoncho, Kodaira City Hitachi Microcomputer Engineering Co., Ltd. (56) References JP-A-58-201124 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB (Name) G06F 13/42
Claims (2)
置とが双方向バスにて接続され、データの有効／無効を
示すストローブ信号とその応答信号とを使ってハンドシ
ェイク方式でバスを介してデータを転送するように構成
されてなるシステムにおいて、 データ転送開始時には上記マスタ側装置が上記スレーブ
側装置からの応答信号を待たずに続けてストローブ信号
を変化させるとともに、以後一つ前のバスサイクルにお
ける上記スレーブ側装置からの応答信号の立下りを受け
て上記マスタ側装置がストローブ信号を立ち下げ、応答
信号の立上りを受けてストローブ信号を立ち上げるよう
にしたことを特徴とするデータ転送方法。A device serving as a bus master and a device serving as a slave are connected by a bidirectional bus, and a strobe signal indicating data validity / invalidity and a response signal thereof are used to transfer data via the bus in a handshake manner. At the start of data transfer, the master device changes the strobe signal continuously without waiting for a response signal from the slave device, and thereafter, in the immediately preceding bus cycle, A data transfer method, wherein the master device lowers the strobe signal in response to the fall of the response signal from the slave device, and raises the strobe signal in response to the rise of the response signal.
接続されてなるシステムにおいて、低速側の装置には複
数のデータバッファを設けておいてデータ転送開始時に
各々別のデータを入出力させるようにしたことを特徴と
する請求項１に記載のデータ転送方法。2. In a system in which a plurality of devices having different operation speeds are connected by a bus, a plurality of data buffers are provided in a low-speed device so that different data can be input / output at the start of data transfer. 2. The data transfer method according to claim 1, wherein:
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|---|---|---|---|
| JP63271457A JP2794025B2 (en) | 1988-10-26 | 1988-10-26 | Data transfer method |
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| JP63271457A JP2794025B2 (en) | 1988-10-26 | 1988-10-26 | Data transfer method |
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|---|---|---|---|---|
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162132A (en) * | 1979-06-06 | 1980-12-17 | Hitachi Ltd | Data transfer system |
| JPS5699530A (en) * | 1980-01-10 | 1981-08-10 | Nec Corp | Information transfer system |
| JPS58201124A (en) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | Data transfer system |
-
1988
- 1988-10-26 JP JP63271457A patent/JP2794025B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02116947A (en) | 1990-05-01 |
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