JP2793490B2 - Parallel-serial conversion circuit - Google Patents
Parallel-serial conversion circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はパラレル・シリアル変換
回路に関し、特にＡＴＭ（非同期転送モード）交換のセ
ルデータのバイト単位のデータ幅縮小変換処理を行う回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel-to-serial conversion circuit, and more particularly to a circuit for performing a data width reduction conversion process on a byte-by-byte basis for ATM (asynchronous transfer mode) exchanged cell data.
【０００２】[0002]
【従来の技術】ＡＴＭ交換のセルデータ処理装置内にお
いては通常、５３バイトのＡＴＭセルは１バイトのダミ
ーデータを付加されて５４バイトとなり、９×６バイト
のブロック状に編成され、さらに必要に応じ５４×１バ
イト（ダミーデータ削除時は５３×１バイト）のブロッ
クあるいは２７×２バイトのブロックに変換及びそれか
ら逆変換されフレームパルスに同期して処理される。基
本となるクロック信号の周期をＴとすると、フレームパ
ルスの周期は１バイト単位のときは５３Ｔ、２バイト単
位のときは２７Ｔである。このようにデータの処理バイ
ト単位を大きな値から小さな値へ縮小変換する場合、パ
ラレル・シリアル変換回路を用いている。2. Description of the Related Art In an ATM exchange cell data processing apparatus, a 53-byte ATM cell is usually 54 bytes by adding 1-byte dummy data, and is organized into a block of 9 × 6 bytes. Accordingly, the data is converted into a block of 54 × 1 bytes (53 × 1 bytes when dummy data is deleted) or a block of 27 × 2 bytes, and then inversely converted and processed in synchronization with a frame pulse. Assuming that the cycle of the basic clock signal is T, the cycle of the frame pulse is 53T in units of 1 byte and 27T in units of 2 bytes. As described above, a parallel-to-serial conversion circuit is used to reduce the processing byte unit of data from a large value to a small value.
【０００３】従来のパラレル・シリアル変換回路は、図
２に示すように、固定のバイト変換比率を有する１段の
パラレル・シリアル変換器７０で構成されており、もし
出力データ幅を可変させて出力するならば、その可変幅
ごとに回路を構成する。As shown in FIG. 2, the conventional parallel-to-serial conversion circuit includes a single-stage parallel-to-serial converter 70 having a fixed byte conversion ratio. If so, a circuit is configured for each variable width.
【０００４】[0004]
【発明が解決しようとする課題】この従来のパラレル・
シリアル変換回路では、一定の入力データ幅で入力され
るデータを出力データ幅を可変させて出力するとき、そ
の出力データ幅に応じてデータ幅の縮小比率を可変する
ことができないため、入力データ幅を目的の出力データ
幅に直接変換する回路を出力データ幅ごとに構成する必
要があり、装置が大型化するとともに経費が高くなると
いう問題点がある。SUMMARY OF THE INVENTION The conventional parallel communication
When the serial conversion circuit outputs data input with a fixed input data width while changing the output data width, the reduction ratio of the data width cannot be changed according to the output data width. It is necessary to configure a circuit for directly converting the output data width into a target output data width for each output data width, and there is a problem that the size of the apparatus is increased and the cost is increased.
【０００５】[0005]
【課題を解決するための手段】本発明のパラレル・シリ
アル変換回路は、一定バイト幅の入力データをパラレル
・シリアル変換し可変バイト幅の出力データを得るパラ
レル・シリアル変換回路において、前記出力データの出
力すべきバイト幅に応じて入力されるフレーム信号の周
期を基本クロックで計測し前記出力すべきバイト幅が第
１のバイト幅及びこれより小さな第２のバイト幅のいず
れであるかを識別し識別結果を示す制御信号を出力する
フレーム長カウンタと、前記入力データをパラレル・シ
リアル変換し前記第１のバイト幅のデータとして出力す
る第１のパラレル・シリアル変換器と、前記第１のパラ
レル・シリアル変換器の出力データをパラレル・シリア
ル変換し前記第２のバイト幅のデータとして出力する第
２のパラレル・シリアル変換器と、前記フレーム長カウ
ンタからの前記制御信号に応じて前記第１のパラレル・
シリアル変換器及び前記第２のパラレル・シリアル変換
器のいずれかの出力を選択し前記可変バイト幅の出力デ
ータとして出力するデータセレクタとを備えている。A parallel-to-serial conversion circuit according to the present invention is a parallel-to-serial conversion circuit for converting input data having a constant byte width into serial data to obtain output data having a variable byte width. The period of the frame signal input according to the byte width to be output is measured by the basic clock, and it is determined whether the byte width to be output is the first byte width or the second byte width smaller than this. A frame length counter that outputs a control signal indicating a result of identification, a first parallel-serial converter that converts the input data from parallel to serial and outputs the data as the first byte-width data, and a first parallel-serial converter. A second parallel converter for converting the output data of the serial converter from parallel to serial and outputting the converted data as the second byte-width data; And Al converter, parallel the first in response to the control signal from the frame length counter
A data selector for selecting an output of one of the serial converter and the second parallel-serial converter and outputting the output as the variable byte-width output data.
【０００６】また、前記第１のパラレル・シリアル変換
器の出力データを前記第２のパラレル・シリアル変換器
の入力として同期して出力させるための分周クロックを
前記基本クロックの分周により発生させるクロック分周
器と、前記フレーム長カウンタからの制御信号に応じて
前記基本クロック及び前記分周クロックのいずれかを選
択し前記第１のパラレル・シリアル変換器に供給するク
ロックセレクタとを含むことができる。Further, a frequency-divided clock for synchronizing and outputting output data of the first parallel-serial converter as an input of the second parallel-serial converter is generated by dividing the basic clock. A clock divider, and a clock selector that selects one of the basic clock and the divided clock according to a control signal from the frame length counter and supplies the selected clock to the first parallel-serial converter. it can.
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【０００８】図１は本発明の一実施例のブロック構成図
であり、入力データ幅が６バイト（４８ビット）一定で
出力データ幅が１バイト（８ビット）及び２バイト（１
６ビット）の可変の場合を示す。なお、データ出力の周
期は“Ｔ”一定である。すなわち、出力データ幅が１バ
イトのときのデータ入力速度は６バイト／６Ｔ、出力デ
ータ幅が２バイトのときのデータ入力速度は６バイト／
３Ｔとなる。FIG. 1 is a block diagram of an embodiment of the present invention. The input data width is fixed at 6 bytes (48 bits) and the output data width is 1 byte (8 bits) and 2 bytes (1 bit).
6 bits). Note that the cycle of data output is "T" constant. That is, when the output data width is 1 byte, the data input speed is 6 bytes / 6T, and when the output data width is 2 bytes, the data input speed is 6 bytes / T.
3T.
【０００９】本実施例のパラレル・シリアル変換回路
は、可変する出力データ幅に応じて入力されるフレーム
信号ＦＳのフレームパルス間隔を周期Ｔの基本のクロッ
ク信号Ｃ１で計測して出力データ幅を判定し判定結果を
示す制御信号ＣＳを出力するフレーム長カウンタ１０
と、クロック信号Ｃ１を２分周した周期２Ｔの分周クロ
ック信号Ｃ２を生成するクロック分周器２０と、入力ク
ロック信号Ｃ１及び分周クロック信号Ｃ２のいずれかを
制御信号ＣＳに応じて選択するクロックセレクタ３０
と、６バイト単位の入力データ信号ＩＤ（ＩＤ１：周期
６Ｔ、ＩＤ２：周期３Ｔ）をクロックセレクタ３０から
のクロック信号に従ってパラレル・シリアル変換し２バ
イト単位のデータ信号ＭＤ（ＭＤ１：周期２Ｔ、ＭＤ
２：周期Ｔ）として出力する第１のパラレル・シリアル
変換器４０と、２バイト単位のデータ信号ＭＤ１を入力
クロック信号Ｃ１に従ってパラレル・シリアル変換し１
バイト単位のデータ信号ＮＤ（周期Ｔ）として出力する
第２のパラレル・シリアル変換器５０と、データ信号Ｍ
Ｄ２及びデータ信号ＮＤのいずれかを制御信号ＣＳに応
じて選択し２バイト単位の出力データ信号ＯＤ２（周期
Ｔ）あるいは１バイト単位の出力データ信号ＯＤ１（周
期Ｔ）として出力するデータセレクタ６０とを備えてい
る。なお、クロック分周器２０はパラレル・シリアル変
換器５０に含めて構成することができる。The parallel-to-serial conversion circuit of the present embodiment determines the output data width by measuring the frame pulse interval of the frame signal FS input according to the variable output data width with the basic clock signal C1 having a period T. A frame length counter 10 for outputting a control signal CS indicating the determination result.
And a clock divider 20 for generating a divided clock signal C2 having a period 2T obtained by dividing the clock signal C2 by two, and selecting one of the input clock signal C1 and the divided clock signal C2 according to the control signal CS. Clock selector 30
And the input data signal ID (ID1: period 6T, ID2: period 3T) in units of 6 bytes is converted from parallel to serial according to the clock signal from the clock selector 30, and the data signal MD in units of 2 bytes (MD1: period 2T, MD)
2: a first parallel-to-serial converter 40 which outputs a cycle T), and performs a parallel-to-serial conversion on a 2-byte data signal MD1 according to an input clock signal C1.
A second parallel-serial converter 50 that outputs the data signal ND (period T) in byte units;
A data selector 60 that selects either D2 or the data signal ND according to the control signal CS and outputs it as a 2-byte output data signal OD2 (cycle T) or a 1-byte output data signal OD1 (cycle T). Have. Note that the clock frequency divider 20 can be configured to be included in the parallel / serial converter 50.
【００１０】次に動作を説明する。Next, the operation will be described.
【００１１】フレーム長カウンタ１０は、クロック信号
Ｃ１（周期Ｔ）に基づいてフレーム信号ＦＳのフレーム
パルス間隔をカウントし、フレームパルス間隔が２７Ｔ
の場合は出力データ信号のデータ幅が２バイト（ＯＤ
２）であると判定し制御信号ＣＳを２バイトを示す値
（例えば“１”）にして出力し、フレームパルス間隔が
５３Ｔの場合は出力データ信号のデータ幅が１バイト
（ＯＤ１）であると判定し制御信号ＣＳを１バイトを示
す値（例えば“０”）にして出力する。The frame length counter 10 counts the frame pulse interval of the frame signal FS based on the clock signal C1 (period T).
In the case of, the data width of the output data signal is 2 bytes (OD
2), and outputs the control signal CS with a value indicating 2 bytes (for example, “1”). When the frame pulse interval is 53T, the data width of the output data signal is 1 byte (OD1). The control signal CS is determined and output as a value indicating one byte (for example, “0”).
【００１２】制御信号ＣＳが“１”（出力データ幅２バ
イト）のときは、クロックセレクタ３０は入力クロック
信号Ｃ１を選択し、パラレル・シリアル変換器４０は２
バイト幅のデータ信号ＭＤ２を出力し、データセレクタ
６０がこのデータ信号ＭＤ２を選択して出力データ信号
ＯＤ２として出力する。When the control signal CS is "1" (output data width 2 bytes), the clock selector 30 selects the input clock signal C1, and the parallel / serial converter 40
A data signal MD2 having a byte width is output, and the data selector 60 selects the data signal MD2 and outputs it as an output data signal OD2.
【００１３】制御信号ＣＳが“０”（出力データ幅１バ
イト）のときは、クロックセレクタ３０は分周クロック
信号Ｃ２を選択し、パラレル・シリアル変換器４０はデ
ータ信号ＭＤ１を出力し、パラレル・シリアル変換器５
０はデータ信号ＭＤ１のデータ幅を半分の１バイトに縮
小したデータ信号ＮＤを出力し、データセレクタ６０が
このデータ信号ＮＤを選択して出力データ信号ＯＤ１と
して出力する。When the control signal CS is "0" (output data width is 1 byte), the clock selector 30 selects the divided clock signal C2, the parallel / serial converter 40 outputs the data signal MD1, and the parallel / serial signal is output. Serial converter 5
0 outputs a data signal ND in which the data width of the data signal MD1 is reduced by half to 1 byte, and the data selector 60 selects this data signal ND and outputs it as an output data signal OD1.
【００１４】すなわち、本パラレル・シリアル変換回路
は、出力すべきＡＴＭセルデータ等の出力データ信号の
２種類のデータ幅を識別するための制御信号を外部から
供給せずに、出力データ信号の同期を合わせるために入
力されたフレーム信号を利用して回路内部で自律的に指
定された出力データ幅を認識して、パラレル・シリアル
変換器の直列接続の組み合わせを変更することにより出
力データ幅を可変とすることができる。このことによ
り、従来技術では６バイト（４８ビット）から１バイト
（８ビット）、及び６バイトから２バイト（１６ビッ
ト）にそれぞれ変換する大容量の変換器を２つ使用する
必要があるが、本発明によれば６バイトから２バイトに
変換する変換器が１つの他に２バイトから１バイトに変
換する小容量の変換器が１つあればよい。That is, the present parallel-serial conversion circuit does not externally supply a control signal for identifying two types of data widths of an output data signal such as ATM cell data to be output, and synchronizes the output data signal. Recognizes the output data width specified autonomously inside the circuit using the input frame signal to match the output, and changes the output data width by changing the combination of serial connection of the parallel / serial converter It can be. This requires the use of two large-capacity converters that convert from 6 bytes (48 bits) to 1 byte (8 bits) and 6 bytes to 2 bytes (16 bits), respectively, in the prior art. According to the present invention, there is only one converter for converting from 6 bytes to 2 bytes and one converter having a small capacity for converting from 2 bytes to 1 byte.
【００１５】[0015]
【発明の効果】本発明のパラレル・シリアル変換回路
は、入力データを出力すべきバイト幅のうち大きな方の
バイト幅の出力データに変換する第１のパラレル・シリ
アル変換器と、第１のパラレル・シリアル変換器により
入力バイト幅より小さなバイト幅となったデータから他
の出力すべきバイト幅の出力データに変換する小容量の
第２のパラレル・シリアル変換器とを備え、同時に入力
されるフレーム信号から出力すべきデータ幅を自律的に
認識し直列接続された第１及び第２のいずれかのパラレ
ル・シリアル変換器の出力を選択することにより可変バ
イト幅の出力データを得るので、回路を小型化でき装置
の大型化及び経費の増大化が防止できる。また、出力す
べきデータ幅を外部から指示するための制御回路を必要
としないので装置構成が簡略化される。A parallel-serial conversion circuit according to the present invention comprises a first parallel-serial converter for converting input data into output data having a larger byte width among byte widths to be output, and a first parallel-serial converter. A small-capacity second parallel-serial converter for converting data whose byte width is smaller than the input byte width by the serial converter into output data having another byte width to be output, and a frame which is simultaneously input A variable byte width output data is obtained by autonomously recognizing the data width to be output from the signal and selecting the output of one of the first and second parallel / serial converters connected in series. It is possible to reduce the size and prevent an increase in size and cost of the apparatus. Further, since a control circuit for externally designating the data width to be output is not required, the device configuration is simplified.
【図１】本発明の一実施例のブロック構成図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】従来のパラレル・シリアル変換回路を示す図で
ある。FIG. 2 is a diagram showing a conventional parallel-serial conversion circuit.
１０ フレーム長カウンタ ２０ クロック分周器 ３０ クロックセレクタ ４０，５０ パラレル・シリアル変換器 ６０ データセレクタ 10 Frame Length Counter 20 Clock Divider 30 Clock Selector 40,50 Parallel / Serial Converter 60 Data Selector
フロントページの続き (72)発明者 坂本 正人 東京都港区三田一丁目４番28号 日本電 気通信システム株式会社内 (56)参考文献 特開 平５−90976（ＪＰ，Ａ) 特開 平５−252052（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 9/00Continuation of the front page (72) Inventor Masato Sakamoto 4-28 Mita, Minato-ku, Tokyo Nippon Telecommunications System Corporation (56) References JP-A-5-90976 (JP, A) JP-A-5 -252052 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H03M 9/00
Claims (2)
シリアル変換し可変バイト幅の出力データを得るパラレ
ル・シリアル変換回路において、 前記出力データの出力すべきバイト幅に応じて入力され
るフレーム信号の周期を基本クロックで計測し前記出力
すべきバイト幅が第１のバイト幅及びこれより小さな第
２のバイト幅のいずれであるかを識別し識別結果を示す
制御信号を出力するフレーム長カウンタと、 前記入力データをパラレル・シリアル変換し前記第１の
バイト幅のデータとして出力する第１のパラレル・シリ
アル変換器と、 前記第１のパラレル・シリアル変換器の出力データをパ
ラレル・シリアル変換し前記第２のバイト幅のデータと
して出力する第２のパラレル・シリアル変換器と、 前記フレーム長カウンタからの前記制御信号に応じて前
記第１のパラレル・シリアル変換器及び前記第２のパラ
レル・シリアル変換器のいずれかの出力を選択し前記可
変バイト幅の出力データとして出力するデータセレクタ
と、 を備えることを特徴とするパラレル・シリアル変換回
路。An input data having a fixed byte width is converted into a parallel data.
In a parallel-serial conversion circuit for performing serial conversion and obtaining output data of a variable byte width, a cycle of a frame signal input according to a byte width to be output of the output data is measured by a basic clock, and the byte width to be output is A frame length counter for discriminating between a first byte width and a second byte width smaller than the first byte width and outputting a control signal indicating a discrimination result; parallel-to-serial conversion of the input data; A first parallel-to-serial converter that outputs the data as width data; and a second parallel-to-serial converter that converts the output data of the first parallel-to-serial converter from parallel to serial and outputs the data as the second byte-width data. A first serial-to-serial converter in response to the control signal from the frame length counter; And a data selector for selecting one of the outputs of the second parallel-serial converter and outputting the output as the variable byte-width output data.
出力データを前記第２のパラレル・シリアル変換器の入
力として同期して出力させるための分周クロックを前記
基本クロックの分周により発生させるクロック分周器
と、 前記フレーム長カウンタからの制御信号に応じて前記基
本クロック及び前記分周クロックのいずれかを選択し前
記第１のパラレル・シリアル変換器に供給するクロック
セレクタとを含むことを特徴とする請求項１記載のパラ
レル・シリアル変換回路。2. A frequency-divided clock for synchronizing and outputting output data of the first parallel-serial converter as an input of the second parallel-serial converter is generated by dividing the basic clock. A clock divider; and a clock selector that selects one of the basic clock and the divided clock according to a control signal from the frame length counter and supplies the selected clock to the first parallel-serial converter. The parallel-to-serial conversion circuit according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33241693A JP2793490B2 (en) | 1993-12-27 | 1993-12-27 | Parallel-serial conversion circuit |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193511A JPH07193511A (en) | 1995-07-28 |
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Families Citing this family (2)
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|---|---|---|---|---|
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-
1993
- 1993-12-27 JP JP33241693A patent/JP2793490B2/en not_active Expired - Fee Related
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