JP2790861B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、不良メモリセル救済用の冗長回路を有し、
かつ良否判定のオンチップテスト機能（セルフテスト機
能）を持つテスト回路を内蔵したダイナミックRAM（ラ
ンダム・アクセス・メモリ）等の半導体記憶装置に関す
るものである。
かつ良否判定のオンチップテスト機能（セルフテスト機
能）を持つテスト回路を内蔵したダイナミックRAM（ラ
ンダム・アクセス・メモリ）等の半導体記憶装置に関す
るものである。
（従来の技術） 従来、このような分野の技術としては、例えば第２図
のようなものがあった。以下、その構成を図を用いて説
明する。
のようなものがあった。以下、その構成を図を用いて説
明する。
第２図は、従来のテスト回路内蔵の半導体記憶装置の
一構成例を示す概略のブロック図である。
一構成例を示す概略のブロック図である。
この半導体記憶装置では、メモリの大容量に伴うアク
セスタイムの遅れや、消費電力の増大等を防止するた
め、データ格納用のメモリアレイ10が、複数（ｎ）個の
サブアレイ10−１〜10−ｎに分割して形成されている。
各サブアレイ10−１〜10−ｎは、複数（ｍ）本のデータ
出力D1〜Dmを持ち、メモリセルアレイ11、行デコーダ12
及び列デコーダ13の他に、冗長回路14をそれぞれ有して
いる。冗長回路14は、不良メモリセルの救済を行うもの
で、複数の冗長メモリセル、及びその選択用のデコーダ
等で構成されている。
セスタイムの遅れや、消費電力の増大等を防止するた
め、データ格納用のメモリアレイ10が、複数（ｎ）個の
サブアレイ10−１〜10−ｎに分割して形成されている。
各サブアレイ10−１〜10−ｎは、複数（ｍ）本のデータ
出力D1〜Dmを持ち、メモリセルアレイ11、行デコーダ12
及び列デコーダ13の他に、冗長回路14をそれぞれ有して
いる。冗長回路14は、不良メモリセルの救済を行うもの
で、複数の冗長メモリセル、及びその選択用のデコーダ
等で構成されている。
各サブアレイ10−１〜10−ｎのデータ出力D1〜Dmは、
入出力回路15−１〜15−ｎを介してデコーダ16に接続さ
れると共に、オンチップテスト用のテスト回路20に接続
されている。デコーダ16は、各入出力回路15−１〜15−
ｎからのデータ出力ｎ×（D1〜Dm）をデコードして、い
ずれか一つを選択する回路である。
入出力回路15−１〜15−ｎを介してデコーダ16に接続さ
れると共に、オンチップテスト用のテスト回路20に接続
されている。デコーダ16は、各入出力回路15−１〜15−
ｎからのデータ出力ｎ×（D1〜Dm）をデコードして、い
ずれか一つを選択する回路である。
テスト回路20は、全入出力回路15−１〜15−ｎからの
データ出力ｎ×（D1〜Dm）の全てが一致するか否かの検
出を行う一致／不一致検出回路21と、テスト信号に基づ
きデコーダ16または一致／不一致検出回路21のいずれか
一方の出力を切換えるスイッチ回路22とで、構成されて
いる。スイッチ回路22の出力は、出力バッファ23を介し
て、出力信号Doutの形で出力される。
データ出力ｎ×（D1〜Dm）の全てが一致するか否かの検
出を行う一致／不一致検出回路21と、テスト信号に基づ
きデコーダ16または一致／不一致検出回路21のいずれか
一方の出力を切換えるスイッチ回路22とで、構成されて
いる。スイッチ回路22の出力は、出力バッファ23を介し
て、出力信号Doutの形で出力される。
なお、入出力回路15−１〜15−ｎには、図示しない書
込み回路が接続されている。
込み回路が接続されている。
次に、製造方法及び動作等を説明する。
半導体記憶装置の製造では、半導体ウエハ上に、第２
図のメモリアレイ10、入出力回路15−１〜15−ｎ、デコ
ーダ16及び出力バッファ23等を形成した後、不良メモリ
セルの検出のためのプロービングを行って、各冗長回路
14の救済プログラム処理を行う。
図のメモリアレイ10、入出力回路15−１〜15−ｎ、デコ
ーダ16及び出力バッファ23等を形成した後、不良メモリ
セルの検出のためのプロービングを行って、各冗長回路
14の救済プログラム処理を行う。
即ち、プロービング時において、メモリ用テスタを用
い、そのテスタにより、入出力回路15−１〜15−ｎを介
して各サブアレイ10−１〜10−ｎ中のメモリセルアレイ
11へデータを書込む。そして、書込んだデータを、例え
ば入出力回路15−１〜15−ｎ、デコーダ16、スイッチ回
路22及び出力バッファ23を介して読出し、テスタで期待
値と比較して不良メモリセルの有無と不良アドレスの検
出を行う。例えば、サブアレイ10−１中に不良メモリセ
ルが存在する場合、その不良アドレスに対応する冗長回
路14中の冗長メモリセル箇所をレーザビーム等で切断
し、不良メモリセルを冗長メモリセルで置き換えて修復
する（救済プログラム処理）。
い、そのテスタにより、入出力回路15−１〜15−ｎを介
して各サブアレイ10−１〜10−ｎ中のメモリセルアレイ
11へデータを書込む。そして、書込んだデータを、例え
ば入出力回路15−１〜15−ｎ、デコーダ16、スイッチ回
路22及び出力バッファ23を介して読出し、テスタで期待
値と比較して不良メモリセルの有無と不良アドレスの検
出を行う。例えば、サブアレイ10−１中に不良メモリセ
ルが存在する場合、その不良アドレスに対応する冗長回
路14中の冗長メモリセル箇所をレーザビーム等で切断
し、不良メモリセルを冗長メモリセルで置き換えて修復
する（救済プログラム処理）。
その後、所定のプロセスを経て半導体記憶装置の製造
を終る。製造終了後、オンチップテストにより、製品の
良否判定を行う。この場合、図示しない外部からのテス
ト信号により、スイッチ回路22を一致／不一致検出回路
21側に切換える。そして、入出力回路15−１〜15−ｎを
介して全サブアレイ10−１〜10−ｎへ書込んだデータを
読出し、そのデータ出力ｎ×（D1〜Dm）を一致／不一致
検出回路21へ入力する。一致／不一致検出回路21は、全
入力データ間の一致／不一致を検出し、その検出結果を
出力する。検出結果は、スイッチ回路22及び出力バッフ
ァ23を介して、出力信号Doutの形で外部へ出力されるの
で、製品の良否判定が可能となる。このようなオンチッ
プテストを行うことにより、テスト装置の簡略化、テス
ト時間の短縮化、及びテストコストの削減化等が図れ
る。
を終る。製造終了後、オンチップテストにより、製品の
良否判定を行う。この場合、図示しない外部からのテス
ト信号により、スイッチ回路22を一致／不一致検出回路
21側に切換える。そして、入出力回路15−１〜15−ｎを
介して全サブアレイ10−１〜10−ｎへ書込んだデータを
読出し、そのデータ出力ｎ×（D1〜Dm）を一致／不一致
検出回路21へ入力する。一致／不一致検出回路21は、全
入力データ間の一致／不一致を検出し、その検出結果を
出力する。検出結果は、スイッチ回路22及び出力バッフ
ァ23を介して、出力信号Doutの形で外部へ出力されるの
で、製品の良否判定が可能となる。このようなオンチッ
プテストを行うことにより、テスト装置の簡略化、テス
ト時間の短縮化、及びテストコストの削減化等が図れ
る。
なお、通常の読出し時においては、全入出力回路15−
１〜15−ｎからのデータ出力ｎ×（D1〜Dm）中の一つ
が、デコーダ16により選択され、スイッチ22及び出力バ
ッファ23を介して外部へ出力される。
１〜15−ｎからのデータ出力ｎ×（D1〜Dm）中の一つ
が、デコーダ16により選択され、スイッチ22及び出力バ
ッファ23を介して外部へ出力される。
（発明が解決しようとする課題） しかしながら、上記構成の半導体記憶装置では、次の
ような課題があった。
ような課題があった。
従来の半導体記憶装置では、テスト回路20を内蔵して
いるため、製品完成後の良否判定が簡単に行えるという
利点がある。しかし、オンチップテスト時、一致／不一
致検出回路21では、各サブアレイ10−１〜10−ｎの全デ
ータ出力ｎ×（D1〜Dm）をまとめて一致／不一致の検出
を行うので、どのサブアレイ10−１〜10−ｎに不良メモ
リセルが含まれているのか判定できない。つまり、不良
メモリセルを有するサブアレイ10−１〜10−ｎを指定す
ることができない。そのため、冗長回路14の救済プログ
ラムに必要な不良アドレスの判定ができないので、プロ
ービング時にオンチップテスト機能が使えず、メモリ用
テスタを用いてメモリアレイ10中の全メモリセルの良否
を判定しなければならなかった。従って、テスト時間の
短縮化、及びテストコストの削減等の点において、技術
的に充分満足のゆくものが得られず、回路構成の複雑化
やチップサイズの大型化を招くことなく、的確な解決手
段が望まれていた。
いるため、製品完成後の良否判定が簡単に行えるという
利点がある。しかし、オンチップテスト時、一致／不一
致検出回路21では、各サブアレイ10−１〜10−ｎの全デ
ータ出力ｎ×（D1〜Dm）をまとめて一致／不一致の検出
を行うので、どのサブアレイ10−１〜10−ｎに不良メモ
リセルが含まれているのか判定できない。つまり、不良
メモリセルを有するサブアレイ10−１〜10−ｎを指定す
ることができない。そのため、冗長回路14の救済プログ
ラムに必要な不良アドレスの判定ができないので、プロ
ービング時にオンチップテスト機能が使えず、メモリ用
テスタを用いてメモリアレイ10中の全メモリセルの良否
を判定しなければならなかった。従って、テスト時間の
短縮化、及びテストコストの削減等の点において、技術
的に充分満足のゆくものが得られず、回路構成の複雑化
やチップサイズの大型化を招くことなく、的確な解決手
段が望まれていた。
本発明は前記従来技術が持っていた課題として、テス
ト時間の短縮化及びテストコストの削減化等において未
だ不充分な点について解決した半導体記憶装置を提供す
るものである。
ト時間の短縮化及びテストコストの削減化等において未
だ不充分な点について解決した半導体記憶装置を提供す
るものである。
（課題を解決するための手段） 本発明は前記課題を解決するために、不良メモリセル
救済用の冗長回路及びｍ（複数）本のデータ出力をそれ
ぞれ有するｎ（複数）個のサブアレイより構成されたメ
モリアレイと、前記メモリアレイに書込んだ複数のデー
タを読出してそれらのデータ間の一致／不一致を検出す
るテスト回路とを、備えた半導体記憶装置において、前
記テスト回路を次のように構成したものである。即ち、
前記テスト回路は、少なくとも、前記各サブアレイに書
込んだｍ個のデータを読出してそのｍ個のデータ間の一
致／不一致をそれぞれ検出するｎ個の第１の一致／不一
致検出回路と、前記全サブアレイに書込んだｎ×ｍ個の
データを読出してそのｎ×ｍ個のデータ間の一致／不一
致を検出する１個の第２の一致／不一致検出回路と、前
記メモリアレイの出力データ、前記ｎ個の第１の一致／
不一致検出回路の出力、及び前記第２の一致／不一致検
出回路の出力のいずれか一つを選択的に出力する出力手
段とで、構成されている。
救済用の冗長回路及びｍ（複数）本のデータ出力をそれ
ぞれ有するｎ（複数）個のサブアレイより構成されたメ
モリアレイと、前記メモリアレイに書込んだ複数のデー
タを読出してそれらのデータ間の一致／不一致を検出す
るテスト回路とを、備えた半導体記憶装置において、前
記テスト回路を次のように構成したものである。即ち、
前記テスト回路は、少なくとも、前記各サブアレイに書
込んだｍ個のデータを読出してそのｍ個のデータ間の一
致／不一致をそれぞれ検出するｎ個の第１の一致／不一
致検出回路と、前記全サブアレイに書込んだｎ×ｍ個の
データを読出してそのｎ×ｍ個のデータ間の一致／不一
致を検出する１個の第２の一致／不一致検出回路と、前
記メモリアレイの出力データ、前記ｎ個の第１の一致／
不一致検出回路の出力、及び前記第２の一致／不一致検
出回路の出力のいずれか一つを選択的に出力する出力手
段とで、構成されている。
（作 用） 本発明によれば、以上のように半導体記憶装置を構成
したので、第１の一致／不一致検出回路は、各サブアレ
イからのデータ出力の一致／不一致をそれぞれ検出し、
各サブアレイ中に不良メモリセルが存在するか否かの判
定を可能にさせる。第２の一致／不一致検出回路は、各
サブアレイからの全データ出力間の一致／不一致を検出
し、メモリアレイ全体の良否判定を可能にさせる。従っ
て、前記課題を解決できるのである。
したので、第１の一致／不一致検出回路は、各サブアレ
イからのデータ出力の一致／不一致をそれぞれ検出し、
各サブアレイ中に不良メモリセルが存在するか否かの判
定を可能にさせる。第２の一致／不一致検出回路は、各
サブアレイからの全データ出力間の一致／不一致を検出
し、メモリアレイ全体の良否判定を可能にさせる。従っ
て、前記課題を解決できるのである。
（実施例） 第１図は、本発明の実施例を示す半導体記憶装置の概
略の構成ブロック図である。
略の構成ブロック図である。
この半導体記憶装置は、例えば大容量のダイナミック
RAM（ランダム・アクセス・メモリ）で構成されるもの
で、分割されたｎ個のサブアレイ30−１〜30−ｎからな
るデータ格納用のメモリアレイ30を備えている。各サブ
アレイ30−１〜30−ｎは、ｍ本のデータ出力D1〜Dmを持
ち、複数のメモリセル及びセンスアンプからなるメモリ
セルアレイ31と、メモリセルアレイ31の行及び列選択を
行う列デコーダ32及び列デコーダ13と、冗長メモリセル
及び冗長デコーダ等を有する冗長回路34とで、それぞれ
構成されている。
RAM（ランダム・アクセス・メモリ）で構成されるもの
で、分割されたｎ個のサブアレイ30−１〜30−ｎからな
るデータ格納用のメモリアレイ30を備えている。各サブ
アレイ30−１〜30−ｎは、ｍ本のデータ出力D1〜Dmを持
ち、複数のメモリセル及びセンスアンプからなるメモリ
セルアレイ31と、メモリセルアレイ31の行及び列選択を
行う列デコーダ32及び列デコーダ13と、冗長メモリセル
及び冗長デコーダ等を有する冗長回路34とで、それぞれ
構成されている。
各サブアレイ30−１〜30−ｎのデータ出力D1〜Dmは、
入出力回路35−１〜35−ｎを介してデコーダ36に接続さ
れると共に、オンチップテスト用のテスト回路40に接続
されている。デコーダ36は、各入出力回路35−１〜35−
ｎからのデータ出力ｎ×（D1〜Dm）をデコードして、い
ずれか一つを選択する回路である。
入出力回路35−１〜35−ｎを介してデコーダ36に接続さ
れると共に、オンチップテスト用のテスト回路40に接続
されている。デコーダ36は、各入出力回路35−１〜35−
ｎからのデータ出力ｎ×（D1〜Dm）をデコードして、い
ずれか一つを選択する回路である。
テスト回路40は、各入出力回路35−１〜35−ｎからの
データ出力D1〜Dmがそれぞれ一致するか否かの検出を行
うｎ個の一致／不一致検出回路50−１〜50−ｎと、全入
出力回路35−１〜35−ｎからのデータ出力ｎ×（D1〜
Dm）の全てが一致するか否かの検出を行う１個の一致／
不一致検出回路60と、スイッチ回路70とで、構成されて
いる。スイッチ回路70は、テスト信号TS1,TS2に基づ
き、デコーダ36の出力、一致／不一致検出回路50−ｎの
出力、または一致／不一致検出回路70の出力のいずれか
一つを切換える回路である。例えば、テスト信号TS1が
“H"レベルの時は一致／不一致検出回路50−ｎの出力
が、テスト信号TS2が“H"レベルの時は一致／不一致検
出回路70の出力が、テスト信号TS1とTS2が“L"レベルの
時はデコーダ36の出力が、それぞれ選択される。
データ出力D1〜Dmがそれぞれ一致するか否かの検出を行
うｎ個の一致／不一致検出回路50−１〜50−ｎと、全入
出力回路35−１〜35−ｎからのデータ出力ｎ×（D1〜
Dm）の全てが一致するか否かの検出を行う１個の一致／
不一致検出回路60と、スイッチ回路70とで、構成されて
いる。スイッチ回路70は、テスト信号TS1,TS2に基づ
き、デコーダ36の出力、一致／不一致検出回路50−ｎの
出力、または一致／不一致検出回路70の出力のいずれか
一つを切換える回路である。例えば、テスト信号TS1が
“H"レベルの時は一致／不一致検出回路50−ｎの出力
が、テスト信号TS2が“H"レベルの時は一致／不一致検
出回路70の出力が、テスト信号TS1とTS2が“L"レベルの
時はデコーダ36の出力が、それぞれ選択される。
一致／不一致検出回路50−１〜50−（ｎ−１）及びス
イッチ回路70の各出力側には、出力信号D01〜D0nをそれ
ぞれ出力するための出力バッファ80−１〜80−ｎが接続
されている。
イッチ回路70の各出力側には、出力信号D01〜D0nをそれ
ぞれ出力するための出力バッファ80−１〜80−ｎが接続
されている。
なお、入出力回路35−１〜35−ｎには、図示しない書
込み回路が接続されている。
込み回路が接続されている。
第３図は、第１図における一致／不一致検出回路50−
１〜50−n,60及びスイッチ回路70の一構成例を示す部分
回路図である。
１〜50−n,60及びスイッチ回路70の一構成例を示す部分
回路図である。
各一致／不一致検出回路50−１〜50−ｎは、同一の回
路で構成されている。例えば、一致／不一致検出回路50
−１は、インバータ51,52,56a,56b、Ｐチャネル型MOSト
ランジスタ（以下、PMOSという）53a,53b、Ｎチャネル
型MOSトランジスタ（以下、NMOSという）54a,54b,55a,5
5b、及び２入力のナンドゲート（以下、NANDという）57
等を有するエクスクルーシブ・ノアゲート（以下、Ex・
NORという）で構成されている。このEx・NORは、入出力
回路35−１からのデータ出力D1〜Dmがオール“1"または
オール“0"の時に出力が“1"、それ以外の時に出力が
“0"となる回路である。
路で構成されている。例えば、一致／不一致検出回路50
−１は、インバータ51,52,56a,56b、Ｐチャネル型MOSト
ランジスタ（以下、PMOSという）53a,53b、Ｎチャネル
型MOSトランジスタ（以下、NMOSという）54a,54b,55a,5
5b、及び２入力のナンドゲート（以下、NANDという）57
等を有するエクスクルーシブ・ノアゲート（以下、Ex・
NORという）で構成されている。このEx・NORは、入出力
回路35−１からのデータ出力D1〜Dmがオール“1"または
オール“0"の時に出力が“1"、それ以外の時に出力が
“0"となる回路である。
一致／不一致検出回路60は、インバータ61,62,66a,66
b、PMOS63a,63b、NMOS64a,64b,65a,65b、及び２入力のN
AND67等を有するEx・NORで構成されている。このEx・NO
Rは、全入出力回路35−１〜35−ｎからのデータ出力ｎ
×（D1〜Dm）がオール“1"またはオール“0"の時に出力
が“1"、それ以外の時に出力が“0"となる回路である。
b、PMOS63a,63b、NMOS64a,64b,65a,65b、及び２入力のN
AND67等を有するEx・NORで構成されている。このEx・NO
Rは、全入出力回路35−１〜35−ｎからのデータ出力ｎ
×（D1〜Dm）がオール“1"またはオール“0"の時に出力
が“1"、それ以外の時に出力が“0"となる回路である。
スイッチ回路70は、インバータ71〜73と、２入力のノ
アゲート（以下、NORという）74と、PMOS及びNMOSの並
列接続からなるアナログスイッチ75〜77とで、構成され
ている。このスイッチ回路70は、テスト信号TS1が“H"
レベルの時にアナログスイッチ75がオンして一致／不一
致検出回路50−ｎと出力バッファ80−との間が導通し、
テスト信号TS2が“H"レベルの時にアナログスイッチ76
がオンして一致／不一致検出回路60と出力バッファ80−
ｎとの間が導通する。さらに、テスト信号TS1とTS2が
“L"の時には、NOR74を介してアナログスイッチ77がオ
ンし、デコーダ36と出力バッファ80−ｎとの間が導通す
る。
アゲート（以下、NORという）74と、PMOS及びNMOSの並
列接続からなるアナログスイッチ75〜77とで、構成され
ている。このスイッチ回路70は、テスト信号TS1が“H"
レベルの時にアナログスイッチ75がオンして一致／不一
致検出回路50−ｎと出力バッファ80−との間が導通し、
テスト信号TS2が“H"レベルの時にアナログスイッチ76
がオンして一致／不一致検出回路60と出力バッファ80−
ｎとの間が導通する。さらに、テスト信号TS1とTS2が
“L"の時には、NOR74を介してアナログスイッチ77がオ
ンし、デコーダ36と出力バッファ80−ｎとの間が導通す
る。
次に、動作を説明する。
先ず、プロービング時に救済プログラムの処理を行う
場合、テスト信号TS1を“H"レベルにしてスイッチ回路7
0を一致／不一致検出回路50−ｎ側へ切換える。そし
て、図示しない書込み回路により、入出力回路35−１〜
35−ｎを介して各サブアレイ30−１〜30−ｎ中のメモリ
セルアレイ31へ、“1"または“0"の同一データを書込
む。次に、書込んだデータを各サブアレイ30−１〜30−
ｎから読出し、その読出した各データ出力D1〜Dmを入出
力回路35−１〜35−ｎから送出する。すると、各一致／
不一致検出回路50−１〜50−ｎは、各データ出力D1〜Dm
が一致するか否かをそれぞれ検出し、一致の時（不良メ
モリセル無しの時）には“1"を出力し、不一致の時（不
良メモリセル有りの時）には“0"を出力する。
場合、テスト信号TS1を“H"レベルにしてスイッチ回路7
0を一致／不一致検出回路50−ｎ側へ切換える。そし
て、図示しない書込み回路により、入出力回路35−１〜
35−ｎを介して各サブアレイ30−１〜30−ｎ中のメモリ
セルアレイ31へ、“1"または“0"の同一データを書込
む。次に、書込んだデータを各サブアレイ30−１〜30−
ｎから読出し、その読出した各データ出力D1〜Dmを入出
力回路35−１〜35−ｎから送出する。すると、各一致／
不一致検出回路50−１〜50−ｎは、各データ出力D1〜Dm
が一致するか否かをそれぞれ検出し、一致の時（不良メ
モリセル無しの時）には“1"を出力し、不一致の時（不
良メモリセル有りの時）には“0"を出力する。
この各出力は、出力バッファ80−１〜80−（ｎ−１）
を介して出力信号D01〜D0n−１の形で出力されると共
に、スイッチ回路70及び出力バッファ80−ｎを介して出
力信号D0nの形で出力される。そのため、各出力信号D01
〜D0nの論理状態を検出することにより、不良メモリセ
ルを有するサブアレイ30−１〜30−ｎの判定が行える。
従って、不良メモリセルを有するサブアレイ30−１〜30
−ｎに対して、メモリ用テスタ等で不良アドレスの検出
を行い、その不良アドレスに対応する冗長回路34中の冗
長メモリセル箇所をレーザビーム等で切断して、不良メ
モリセルを冗長メモリセルに置き換えれば、テスト時間
の短縮化とテストコストの低減化が図れる。
を介して出力信号D01〜D0n−１の形で出力されると共
に、スイッチ回路70及び出力バッファ80−ｎを介して出
力信号D0nの形で出力される。そのため、各出力信号D01
〜D0nの論理状態を検出することにより、不良メモリセ
ルを有するサブアレイ30−１〜30−ｎの判定が行える。
従って、不良メモリセルを有するサブアレイ30−１〜30
−ｎに対して、メモリ用テスタ等で不良アドレスの検出
を行い、その不良アドレスに対応する冗長回路34中の冗
長メモリセル箇所をレーザビーム等で切断して、不良メ
モリセルを冗長メモリセルに置き換えれば、テスト時間
の短縮化とテストコストの低減化が図れる。
半導体記憶装置の製造終了後において良否判定を行う
場合、テスト信号TS2を“H"レベルにしてスイッチ回路7
0を一致／不一致検出回路60側へ切換える。そして、入
出力回路35−１〜35−ｎを介して全サブアレイ30−１〜
30−ｎへ書込んだデータを、データ出力ｎ×（D1〜Dm）
の形で読出す。すると、一致／不一致検出回路60が、全
データ出力ｎ×（D1〜Dm）間の一致／不一致を検出す
る。この検出結果は、スイッチ回路70及び出力バッファ
80−ｎを介して、出力信号D0nの形で出力される。従っ
て、出力信号D0nの論理状態を検出することにより、簡
単、かつ的確に製品の良否を判定できる。
場合、テスト信号TS2を“H"レベルにしてスイッチ回路7
0を一致／不一致検出回路60側へ切換える。そして、入
出力回路35−１〜35−ｎを介して全サブアレイ30−１〜
30−ｎへ書込んだデータを、データ出力ｎ×（D1〜Dm）
の形で読出す。すると、一致／不一致検出回路60が、全
データ出力ｎ×（D1〜Dm）間の一致／不一致を検出す
る。この検出結果は、スイッチ回路70及び出力バッファ
80−ｎを介して、出力信号D0nの形で出力される。従っ
て、出力信号D0nの論理状態を検出することにより、簡
単、かつ的確に製品の良否を判定できる。
また、通常の読出し動作の場合、テスト信号TS1とTS2
を“L"レベルにしてスイッチ回路70をデコーダ36側へ切
換える。すると、全入出力回路35−１〜35−ｎからの読
出しデータ出力ｎ×（D1〜Dm）中の一つが、デコーダ36
により選択され、スイッチ70及び出力バッファ80−ｎを
介して外部へ出力される。
を“L"レベルにしてスイッチ回路70をデコーダ36側へ切
換える。すると、全入出力回路35−１〜35−ｎからの読
出しデータ出力ｎ×（D1〜Dm）中の一つが、デコーダ36
により選択され、スイッチ70及び出力バッファ80−ｎを
介して外部へ出力される。
以上のように、本実施例では、テスト回路40に、製品
完成後の良否判定のテスト機能に加えて、冗長回路34単
位でオンチップテスト可能なテスト機能を付加したの
で、プロービング時の不良アドレス判定時にも、オンチ
ップテスト機能を使用でき、それによってテスト時間の
短縮化と、テストコストの低減化が図れる。さらに、一
致／不一致検出回路50−１〜50−ｎ等を付加するだけで
あるから、回路構成がそれほど複雑化せず、しかもチッ
プサイズもそれほど増大することなく、オンチップテス
ト可能な半導体記憶装置を提供できる。
完成後の良否判定のテスト機能に加えて、冗長回路34単
位でオンチップテスト可能なテスト機能を付加したの
で、プロービング時の不良アドレス判定時にも、オンチ
ップテスト機能を使用でき、それによってテスト時間の
短縮化と、テストコストの低減化が図れる。さらに、一
致／不一致検出回路50−１〜50−ｎ等を付加するだけで
あるから、回路構成がそれほど複雑化せず、しかもチッ
プサイズもそれほど増大することなく、オンチップテス
ト可能な半導体記憶装置を提供できる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ａ） 上記実施例では、出力手段を、スイッチ回路70
及び出力バッファ80−１〜80−ｎで構成しているが、例
えばテスト信号TS1の“H"レベル時のみ、出力バッファ8
0−１〜80−（ｎ−１）を活性化させる構成にすること
により、消費電力の低減化を図ることも可能である。同
様に、テスト信号TS1,TS2に応じて一致／不一致検出回
路50−１〜50−n,60を活性化する構成にすることによ
り、低消費電力化の向上が図れる。
及び出力バッファ80−１〜80−ｎで構成しているが、例
えばテスト信号TS1の“H"レベル時のみ、出力バッファ8
0−１〜80−（ｎ−１）を活性化させる構成にすること
により、消費電力の低減化を図ることも可能である。同
様に、テスト信号TS1,TS2に応じて一致／不一致検出回
路50−１〜50−n,60を活性化する構成にすることによ
り、低消費電力化の向上が図れる。
（ｂ） 一致／不一致検出回路50−１〜50−n,60は、エ
クスクルーシブ・オア（Ex・OR）等の他の回路で構成し
たり、あるいはスイッチ回路70を、ゲート回路等の他の
回路で構成してもよい。
クスクルーシブ・オア（Ex・OR）等の他の回路で構成し
たり、あるいはスイッチ回路70を、ゲート回路等の他の
回路で構成してもよい。
（ｃ） 上記の半導体記憶装置は、スタティックRAM等
の他の半導体メモリにも適用できる。
の他の半導体メモリにも適用できる。
（発明の効果） 以上詳細に説明したように、本発明によれば、テスト
回路に、第１の一致／不一致検出回路を設けたので、回
路構成を複雑化することなく、しかもチップサイズをそ
れほど大型化することなく、プロービング時の不良アド
レス判定時にも、オンチップテスト機能を使用でき、そ
れによってテスト時間の短縮化や、テストコストの低減
化等が可能となる。
回路に、第１の一致／不一致検出回路を設けたので、回
路構成を複雑化することなく、しかもチップサイズをそ
れほど大型化することなく、プロービング時の不良アド
レス判定時にも、オンチップテスト機能を使用でき、そ
れによってテスト時間の短縮化や、テストコストの低減
化等が可能となる。
第１図は本発明の実施例を示す半導体記憶装置の概略の
構成ブロック図、第２図は従来の半導体記憶装置の概略
の構成ブロック図、第３図は第１図の部分回路図であ
る。 30……メモリアレイ、30−１〜30−ｎ……サブアレイ、
31……メモリセルアレイ、34……冗長回路、40……テス
ト回路、50−１〜50−n,60……一致／不一致検出回路、
70……スイッチ回路、80−１〜80−ｎ……出力バッフ
ァ。
構成ブロック図、第２図は従来の半導体記憶装置の概略
の構成ブロック図、第３図は第１図の部分回路図であ
る。 30……メモリアレイ、30−１〜30−ｎ……サブアレイ、
31……メモリセルアレイ、34……冗長回路、40……テス
ト回路、50−１〜50−n,60……一致／不一致検出回路、
70……スイッチ回路、80−１〜80−ｎ……出力バッフ
ァ。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G01R 31/28
Claims (1)
- 【請求項１】不良メモリセル救済用の冗長回路及びｍ
（複数）本のデータ出力をそれぞれ有するｎ（複数）個
のサブアレイより構成されたメモリアレイと、前記メモ
リアレイに書込んだ複数のデータを読出してそれらのデ
ータ間の一致／不一致を検出するテスト回路とを、備え
た半導体記憶装置において、 前記テスト回路は、 前記各サブアレイに書込んだｍ個のデータを読出してそ
のｍ個のデータ間の一致／不一致をそれぞれ検出するｎ
個の第１の一致／不一致検出回路と、 前記全サブアレイに書込んだｎ×ｍ個のデータを読出し
てそのｎ×ｍ個のデータ間の一致／不一致を検出する１
個の第２の一致／不一致検出回路と、 前記メモリアレイの出力データ、前記ｎ個の第１の一致
／不一致検出回路の出力、及び前記第２の一致／不一致
検出回路の出力のいずれか一つを選択的に出力する出力
手段とを、 備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195988A JP2790861B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195988A JP2790861B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0359896A JPH0359896A (ja) | 1991-03-14 |
| JP2790861B2 true JP2790861B2 (ja) | 1998-08-27 |
Family
ID=16350349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195988A Expired - Fee Related JP2790861B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790861B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950001293B1 (ko) * | 1992-04-22 | 1995-02-15 | 삼성전자주식회사 | 반도체 메모리칩의 병렬테스트 회로 |
| JP4601737B2 (ja) * | 1998-10-28 | 2010-12-22 | 株式会社東芝 | メモリ混載ロジックｌｓｉ |
| JP2012038403A (ja) * | 2010-08-11 | 2012-02-23 | Pa Net Gijutsu Kenkyusho:Kk | 不揮発性半導体メモリのスクリーニング方法および書き込み装置 |
-
1989
- 1989-07-28 JP JP1195988A patent/JP2790861B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359896A (ja) | 1991-03-14 |
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