JP2790311B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JP2790311B2 JP2790311B2 JP1111690A JP11169089A JP2790311B2 JP 2790311 B2 JP2790311 B2 JP 2790311B2 JP 1111690 A JP1111690 A JP 1111690A JP 11169089 A JP11169089 A JP 11169089A JP 2790311 B2 JP2790311 B2 JP 2790311B2
- Authority
- JP
- Japan
- Prior art keywords
- pll
- circuit
- control unit
- vco
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［概要］ PLLシンセサイザ回路を１チップに納めた半導体集積
回路に関し、 BiCMOS構成によりPLL制御部とVCOとを１チップ化した
PLLシンセサイザ回路の出力信号純度を向上させること
を目的とし、 デジタル信号を出力するPLL制御部と、前記PLL制御部
の出力信号に基いて形成されたアナログ電圧値が入力さ
れ、該アナログ電圧値に基く周波数の信号を出力する電
圧制御発振器と、該電圧制御発振器の出力信号を分周し
てPLL制御部に出力するプリスケーラとを同一チップ上
に配置した半導体集積回路であって、前記PLL制御部を
構成する回路配線と、前記電圧制御発振器を構成する回
路配線とを、互いに並行に対向しない位置に離間して設
け、電圧制御発振器の周囲にはチップ基板にまで到達す
る分離領域を形成して構成する。DETAILED DESCRIPTION OF THE INVENTION [Overview] A semiconductor integrated circuit in which a PLL synthesizer circuit is housed in one chip, in which a PLL control unit and a VCO are integrated into one chip by a BiCMOS configuration.
For the purpose of improving the output signal purity of the PLL synthesizer circuit, a PLL control unit that outputs a digital signal, and an analog voltage value formed based on the output signal of the PLL control unit are input, and the analog voltage value A semiconductor integrated circuit in which a voltage controlled oscillator that outputs a signal of a base frequency and a prescaler that divides an output signal of the voltage controlled oscillator and outputs the divided signal to a PLL control unit are provided on the same chip; And the circuit wiring constituting the voltage-controlled oscillator are provided separately at positions that do not face each other in parallel, and an isolation region that reaches the chip substrate is formed around the voltage-controlled oscillator. Configure.
［産業上の利用分野］ この発明はPLLシンセサイザ回路を１チップに納めた
半導体集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit in which a PLL synthesizer circuit is contained on one chip.
自動車電話等の通信機器では近年小形化及び低消費電
力化を図るために、電子回路部のIC化が進んでいる。こ
のような通信機器ではそのIC化が最も遅れている同調回
路についてもその小形化及び低消費電力化が要請されて
いる。2. Description of the Related Art In recent years, communication devices such as mobile phones have been increasingly integrated into electronic circuits in order to reduce the size and power consumption. In such a communication device, there is a demand for a downsized and low-power tuned circuit even for a tuning circuit whose IC is most delayed.
［従来の技術］ 従来、自動車電話等の同調回路の一部を構成するPLL
シンセサイザ回路はデジタル信号を処理するPLL制御部
を低消費電力及び高集積化に有利なCMOS論理回路で構成
し、電圧制御発振器（以下VCOという）及びプリスケー
ラを高速動作に有利なバイポーラトランジスタを使用し
た回路で構成し、これらをBiCMOS構成で１チップに納め
ることにより小形化及び低消費電力化を図ったものが提
案されている。[Prior Art] Conventionally, a PLL constituting a part of a tuning circuit of a car phone or the like
The synthesizer circuit uses a CMOS logic circuit for low power consumption and high integration, and uses a voltage controlled oscillator (VCO) and a prescaler with bipolar transistors for high-speed operation. It has been proposed to reduce the size and power consumption by configuring the circuits and storing them in a single chip in a BiCMOS configuration.
［発明が解決しようとする課題］ ところが、上記のようなPLLシンセサイザ回路ではデ
ジタル信号を処理するPLL制御部とアナログ回路で構成
されるVCOが１チップ内に密接して配置されるため、PLL
制御部から発生するデジタルノイズがVCOの出力信号に
混入する。すなわち、PLL制御部は例えば5VのTTLレベル
で多数のCMOSがオン・オフ動作してデジタル信号を出力
するとともに、VCOは０〜5V間の電圧信号でアナログ動
作している。そして、PLL制御部を構成する回路配線とV
COを構成する回路配線とが隣接して平行にパターニング
されていると、両配線間に容量成分が発生し、その容量
成分による相互誘導作用によりVCOにPLL制御部内のデジ
タル信号がノイズとして混入する。[Problems to be Solved by the Invention] However, in the PLL synthesizer circuit as described above, a VCO composed of a PLL control unit for processing a digital signal and an analog circuit is closely arranged in one chip.
Digital noise generated by the control unit is mixed into the output signal of the VCO. That is, in the PLL control unit, many CMOSs are turned on and off at a TTL level of 5 V, for example, to output a digital signal, and the VCO performs an analog operation with a voltage signal between 0 and 5 V. Then, the circuit wiring constituting the PLL control unit and V
If the circuit wiring that constitutes the CO is adjacently patterned in parallel, a capacitive component is generated between the two wires, and the digital signal in the PLL control unit is mixed into the VCO as noise due to the mutual induction effect of the capacitive component. .
一方、上記のようなBiCMOS構成のチップではＮ型エピ
タキシャル層上に各素子が形成され、そのＮ型エピタキ
シャル層に電源電圧が印加されてVccレベルとなる。ま
た、多数のバイポーラトランジスタで構成されるVCOは
各トランジスタ間の境界部にＮ型エピタキシャル層をＰ
型層で分断する分離領域が形成されている。そして、PL
L制御部での多数のCMOSのオン・オフ動作に基いて電源
電圧Vccがパルス状に変動すると、そのパルス成分がVCO
領域のＮ型エピタキシャル層に伝達されるとともに、そ
のＮ型エピタキシャル層とＰ型分離領域との容量結合に
より各トランジスタにノイズとして伝達され、そのノイ
ズがVCOの出力に混入する。On the other hand, in a chip having the above-described BiCMOS structure, each element is formed on an N-type epitaxial layer, and a power supply voltage is applied to the N-type epitaxial layer to be at the Vcc level. A VCO composed of a large number of bipolar transistors has an N-type epitaxial layer at the boundary between the transistors.
An isolation region divided by the mold layer is formed. And PL
When the power supply voltage Vcc fluctuates in a pulse shape based on the many CMOS on / off operations in the L control unit, the pulse component
While being transmitted to the N-type epitaxial layer in the region, the noise is transmitted to each transistor by capacitive coupling between the N-type epitaxial layer and the P-type isolation region, and the noise is mixed into the output of the VCO.
以上のように回路配線間に発生する容量成分及び電源
を介してVCOの出力信号にノイズが混入すると、例えばV
COの出力信号が800MHzでPLL制御部の動作周波数が5KHz
であると、第５図に示すように800MHz±5KHzの周波数で
ピークノイズＰが発生して信号純度が低下する。そし
て、このようなピークノイズＰはFM復調後にも5KHzのノ
イズ信号として出力されて音声信号を妨害するという問
題点がある。As described above, if noise is mixed into the output signal of the VCO via the power supply and the capacitance component generated between the circuit wirings, for example, V
The output signal of CO is 800MHz and the operating frequency of PLL control unit is 5KHz
In this case, as shown in FIG. 5, peak noise P occurs at a frequency of 800 MHz ± 5 KHz, and the signal purity is reduced. There is a problem that such a peak noise P is output as a noise signal of 5 KHz even after FM demodulation and interferes with the audio signal.
この発明の目的は、BiCMOS構成によりPLL制御部とVCO
とを１チップ化したPLLシンセサイザ回路の出力信号純
度を向上させることにある。An object of the present invention is to provide a PLL control unit and a VCO with a BiCMOS configuration.
The purpose of the present invention is to improve the output signal purity of a PLL synthesizer circuit in which the above is integrated into one chip.
［課題を解決するための手段］ 第１図はこの発明の原理説明図である。すなわち、デ
ジタル信号を出力するPLL制御部12と、前記PLL制御部12
の出力信号に基いて形成されたアナログ電圧値が入力さ
れ、該アナログ電圧値に基く周波数の信号を出力する電
圧制御発振器６と、該電圧制御発振器６の出力信号を分
周してPLL制御部12に出力するプリスケーラ３とが同一
チップ１上に配置されてPLLシンセサイザ回路の主要部
を構成している。そして、PLL制御部12を構成する回路
配線と、電圧制御発振器６を構成する回路配線とは、互
いに並行に対向しない位置に離間して設けられ、電圧制
御発振器６の周期にはチップ１基板にまで到達する分離
領域８が形成されている。[Means for Solving the Problems] FIG. 1 is a diagram illustrating the principle of the present invention. That is, a PLL control unit 12 that outputs a digital signal, and the PLL control unit 12
An analog voltage value formed based on the output signal is input, and a voltage-controlled oscillator 6 that outputs a signal having a frequency based on the analog voltage value; A prescaler 3 for outputting to 12 is arranged on the same chip 1 and constitutes a main part of the PLL synthesizer circuit. The circuit wiring configuring the PLL control unit 12 and the circuit wiring configuring the voltage controlled oscillator 6 are provided separately at positions that are not opposed to each other in parallel, and the cycle of the voltage controlled oscillator 6 is provided on the chip 1 substrate. Is formed.
［作用］ 回路配線間での容量成分は、対向する回路配線の対向
面積と距離に関係するが、本発明によればPLL制御部12
を構成する回路配線と、電圧制御発振器６を構成する回
路配線との配線対向面積が小さくなるため、両回路配線
間の距離が同じ場合でも両回路配線が並行に対向してい
る場合と比べると、PLL制御部12と電圧制御発振器６の
両回路配線間で発生する容量を大幅に低減し得る。これ
により、PLL制御部12から電圧制御発振器６へのノイズ
の混入が防止される。又、チップ１のバルク層を介した
PLL制御部12から電圧制御発振器６へのノイズの混入は
分離領域８で防止される。[Operation] The capacitance component between circuit wirings is related to the opposing area and distance of opposing circuit wirings.
And the circuit wiring constituting the voltage controlled oscillator 6 has a smaller wiring facing area, so that even when the distance between the two circuit wirings is the same, compared with the case where both circuit wirings face in parallel. , The capacitance generated between the circuit wirings of the PLL control unit 12 and the voltage controlled oscillator 6 can be greatly reduced. This prevents noise from being mixed into the voltage controlled oscillator 6 from the PLL control unit 12. Also, through the bulk layer of the chip 1
Mixing of noise from the PLL control unit 12 into the voltage controlled oscillator 6 is prevented in the separation region 8.
［実施例］ 以下、この発明を具体化した一実施例を第２図〜第４
図に従って説明する。[Embodiment] FIGS. 2 to 4 show an embodiment of the present invention.
Description will be made with reference to the drawings.
第２図に示すように、長方形状のチップ１にはBiCMOS
構成のPLLシンセサイザ回路が形成され、その一方隅部
にCMOS論理回路で構成されるPLL演算部２が形成され、
そのPLL演算部２の一辺に隣接してバイポーラトランジ
スタによるECL構成のプリスケーラ３が形成されてい
る。PLL演算部２の他辺に隣接して同じくCMOS構成の位
相比較器４とバイポーラ構成のチャージポンプ５が形成
されている。As shown in FIG. 2, the rectangular chip 1 has a BiCMOS
A PLL synthesizer circuit having a configuration is formed, and a PLL operation unit 2 formed of a CMOS logic circuit is formed at one corner of the PLL synthesizer circuit.
A prescaler 3 having an ECL configuration using bipolar transistors is formed adjacent to one side of the PLL operation unit 2. A phase comparator 4 also having a CMOS configuration and a charge pump 5 having a bipolar configuration are formed adjacent to the other side of the PLL operation unit 2.
チップ１内においてPLL演算部２の対角位置にはバイ
ポーラ構成のVCO6が形成され、そのVCO6と前記チャージ
ポンプ５との間には外部回路として構成されるLPF（ロ
ーパスフィルタ）７が接続される。A VCO 6 having a bipolar configuration is formed at a diagonal position of the PLL operation unit 2 in the chip 1, and an LPF (low-pass filter) 7 configured as an external circuit is connected between the VCO 6 and the charge pump 5. .
VCO6の周囲にはＰ型層が分離領域８として形成されて
いる。その分離領域８は第３図に示すようにＮ型エピタ
キシャル層９の下層に形成されるＮ型埋込み層10を貫通
する深さで形成されている。A P-type layer is formed around the VCO 6 as an isolation region 8. As shown in FIG. 3, the isolation region 8 has a depth penetrating an N-type buried layer 10 formed below the N-type epitaxial layer 9.
上記のようなPLLシンセサイザ回路の電気的構成を第
４図に従って説明すると、PLL演算部２には外部回路か
らクロック信号CK、周波数データDA及びストローブ信号
STBが入力され、周波数データDAが入力された状態でス
トローブ信号STBが入力されるとクロック信号CKに基い
て周波数データがPLL演算部２に書込まれる。すると、P
LL演算部２は水晶発振器11の基準周波数に基いて周波数
データDAを分周して設定信号frを位相比較器４に出力す
る。The electrical configuration of the above-described PLL synthesizer circuit will be described with reference to FIG. 4. A clock signal CK, frequency data DA, and strobe signal are supplied from an external circuit to the PLL operation unit 2.
When the strobe signal STB is input while the STB is input and the frequency data DA is input, the frequency data is written to the PLL operation unit 2 based on the clock signal CK. Then P
The LL operation unit 2 divides the frequency data DA based on the reference frequency of the crystal oscillator 11 and outputs a setting signal fr to the phase comparator 4.
また、PLL演算部２にはプリスケーラ３の出力信号が
入力され、PLL演算部２はそのプリスケーラ３の出力信
号を分周して帰還信号fpとして位相比較器４に出力す
る。Further, the output signal of the prescaler 3 is input to the PLL operation unit 2, and the PLL operation unit 2 divides the output signal of the prescaler 3 and outputs the divided signal to the phase comparator 4 as a feedback signal fp.
位相比較器４は設定信号frと帰還信号fpとに基いて両
信号の周波数及び位相差に応じたパルス信号φr,φｐを
チャージポンプ５に出力し、チャージポンプ５はそのパ
ルス信号φr,φｐの周波数及び位相差に応じた出力信号
をLPF7に出力する。なお、その出力信号はパルス成分を
含んだ直流信号となり、その直流成分はパルス信号φr,
φｐの周波数にともなって変動し、パルス成分はパルス
信号φr,φｐの位相差によって変動する。The phase comparator 4 outputs pulse signals φr and φp corresponding to the frequency and phase difference of the two signals to the charge pump 5 based on the setting signal fr and the feedback signal fp, and the charge pump 5 outputs the pulse signals φr and φp. An output signal corresponding to the frequency and the phase difference is output to the LPF. The output signal is a DC signal containing a pulse component, and the DC component is a pulse signal φr,
The pulse component varies with the frequency of φp, and the pulse component varies with the phase difference between the pulse signals φr and φp.
LPF7はチャージポンプ５の出力信号を平滑してパルス
成分を除去した出力信号をVCO6に出力し、VCO6はLPF7の
出力信号の電圧値に応じた周波数の出力信号を出力す
る。そして、VCO6の出力信号はプリスケーラ３で分周さ
れて前記PLL演算部２に帰還され、PLL演算部２でさらに
分周されて前記帰還信号fpとして位相比較器４に出力さ
れる。The LPF 7 outputs to the VCO 6 an output signal obtained by smoothing the output signal of the charge pump 5 and removing the pulse component, and the VCO 6 outputs an output signal having a frequency corresponding to the voltage value of the output signal of the LPF 7. Then, the output signal of the VCO 6 is frequency-divided by the prescaler 3 and fed back to the PLL operation unit 2, further frequency-divided by the PLL operation unit 2, and output to the phase comparator 4 as the feedback signal fp.
さて、上記のように構成されたPLLシンセサイザ回路
ではCMOS構成のPLL演算部２及び位相比較器４とバイポ
ーラトランジスタによるアナログ回路で構成されるVCO6
とが離れて位置している。すなわち、PLL演算部２とVCO
6とはチップ１の対角位置に形成されているため、同PLL
演算部２を構成する回路配線とVCO6を構成する回路配線
とで平行に隣接する配線は存在しなくなる。また、位相
比較器４とVCO6との間にはチャージポンプ５が介在され
て互いに隣接していない。Now, in the PLL synthesizer circuit configured as described above, the VCO 6 configured by the analog circuit including the PLL operation unit 2 and the phase comparator 4 and the bipolar transistor of the CMOS configuration.
And are located away. That is, the PLL operation unit 2 and the VCO
6 is formed at the diagonal position of chip 1, so the PLL
There is no parallel wiring adjacent to the circuit wiring forming the arithmetic unit 2 and the circuit wiring forming the VCO 6. Further, a charge pump 5 is interposed between the phase comparator 4 and the VCO 6 and is not adjacent to each other.
従って、PLL演算部２及び位相比較器４とVCO6との回
路配線間での容量成分の発生が阻止されるため、PLL演
算部２及び位相比較器４のデジタル動作に基くノイズの
VCO6への混入が防止される。Therefore, since the generation of the capacitance component between the circuit operation of the PLL operation unit 2 and the phase comparator 4 and the VCO 6 is prevented, the noise based on the digital operation of the PLL operation unit 2 and the phase comparator 4 is reduced.
Mixing into VCO6 is prevented.
また、VCO6はその周囲が分離領域８で取囲まれ、VCO6
の内部回路と外部Ｎ型エピタキシャル層９との容量結合
は完全に遮断される。従って、PLL演算部２あるいは位
相比較器４の電源変動に基くノイズがＮ型エピタキシャ
ル層を介してVCO6に伝達されることはない。Further, the periphery of the VCO 6 is surrounded by the isolation region 8 and the VCO 6
The capacitive coupling between the internal circuit of FIG. 1 and the external N-type epitaxial layer 9 is completely cut off. Therefore, noise based on the power supply fluctuation of the PLL operation unit 2 or the phase comparator 4 is not transmitted to the VCO 6 via the N-type epitaxial layer.
この結果、PLL演算部２及び位相比較器４のデジタル
動作に基くノイズのVCO6出力への混入が防止されるの
で、同VOC6の出力信号純度を向上させることができる。As a result, noise due to the digital operation of the PLL operation unit 2 and the phase comparator 4 is prevented from being mixed into the output of the VCO 6, so that the output signal purity of the VOC 6 can be improved.
［発明の効果］ 以上詳述したように、この発明はBiCMOS構成によりPL
L制御部とVCOとを１チップ化したPLLシンセサイザ回路
の出力信号純度を向上させることができる優れた効果を
発揮する。[Effects of the Invention] As described in detail above, the present invention provides a PL
An excellent effect of improving the output signal purity of the PLL synthesizer circuit in which the L control unit and the VCO are integrated into one chip is exhibited.
第１図はこの発明の原理説明図、 第２図はこの発明を具体化したPLLシンセサイザ回路の
回路配置図、 第３図はPLLシンセサイザ回路を構成するVCO周囲の分離
領域を示す断面図、 第４図はPLLシンセザイザ回路のブロック図、 第５図は従来のVCOの周波数特性図である。 図中、 １はチップ、 ３はプリスケーラ、 ６は電圧制御発振器、 ８は分離領域、 12はPLL制御部である。FIG. 1 is a view for explaining the principle of the present invention, FIG. 2 is a circuit layout diagram of a PLL synthesizer circuit embodying the present invention, FIG. 3 is a cross-sectional view showing an isolation region around a VCO constituting the PLL synthesizer circuit, FIG. 4 is a block diagram of a PLL synthesizer circuit, and FIG. 5 is a frequency characteristic diagram of a conventional VCO. In the figure, 1 is a chip, 3 is a prescaler, 6 is a voltage controlled oscillator, 8 is an isolation region, and 12 is a PLL control unit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹川 功滋 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭62−118640（ＪＰ，Ａ) 特開 昭62−277745（ＪＰ，Ａ) 実開 昭62−49336（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04,21/822 H03L 1/00 - 7/26──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Koji Takekawa 2-1844-2 Kozoji-cho, Kasugai-shi, Aichi Prefecture Inside Fujitsu VSI Co., Ltd. (56) References JP-A-62-118640 (JP, A) JP-A Sho 62-277745 (JP, A) Japanese Utility Model Showa 62-49336 (JP, U) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 27 / 04,21 / 822 H03L 1/00-7 / 26
Claims (1)
と、前記PLL制御部（12）の出力信号に基いて形成され
たアナログ電圧値が入力され、該アナログ電圧値に基く
周波数の信号を出力する電圧制御発振器（６）と、該電
圧制御発振器（６）の出力信号を分周してPLL制御部（1
2）に出力するプリスケーラ（３）とを同一チップ
（１）上に配置した半導体集積回路であって、 前記PLL制御部（12）を構成する回路配線と、前記電圧
制御発振器（６）を構成する回路配線とを、互いに並行
に対向しない位置に離間して設け、電圧制御発振器
（６）の周囲にはチップ（１）基板にまで到達する分離
領域（８）を設けたことを特徴とする半導体集積回路。A PLL control unit for outputting a digital signal.
And a voltage controlled oscillator (6) that receives an analog voltage value formed based on an output signal of the PLL control unit (12) and outputs a signal having a frequency based on the analog voltage value; The output signal of 6) is divided and the PLL control unit (1
A semiconductor integrated circuit in which a prescaler (3) for outputting to 2) is arranged on the same chip (1), wherein a circuit wiring constituting the PLL control section (12) and the voltage controlled oscillator (6) are constituted. And a separated circuit region (8) reaching the chip (1) substrate is provided around the voltage-controlled oscillator (6). Semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111690A JP2790311B2 (en) | 1989-04-28 | 1989-04-28 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111690A JP2790311B2 (en) | 1989-04-28 | 1989-04-28 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02291161A JPH02291161A (en) | 1990-11-30 |
| JP2790311B2 true JP2790311B2 (en) | 1998-08-27 |
Family
ID=14567703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1111690A Expired - Lifetime JP2790311B2 (en) | 1989-04-28 | 1989-04-28 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790311B2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5952890A (en) * | 1997-02-05 | 1999-09-14 | Fox Enterprises, Inc. | Crystal oscillator programmable with frequency-defining parameters |
| US5960405A (en) * | 1997-02-05 | 1999-09-28 | Fox Enterprises, Inc. | Worldwide marketing logistics network including strategically located centers for frequency programming crystal oscillators to customer specification |
| JP3119205B2 (en) * | 1997-07-18 | 2000-12-18 | 日本電気株式会社 | PLL circuit |
| US7064617B2 (en) | 2003-05-02 | 2006-06-20 | Silicon Laboratories Inc. | Method and apparatus for temperature compensation |
| US7187241B2 (en) | 2003-05-02 | 2007-03-06 | Silicon Laboratories Inc. | Calibration of oscillator devices |
| US7436227B2 (en) | 2003-05-02 | 2008-10-14 | Silicon Laboratories Inc. | Dual loop architecture useful for a programmable clock source and clock multiplier applications |
| US8035401B2 (en) | 2007-04-18 | 2011-10-11 | Cypress Semiconductor Corporation | Self-calibrating driver for charging a capacitive load to a desired voltage |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118640A (en) * | 1985-11-19 | 1987-05-30 | Fujitsu Ltd | Synthesizer power save circuit |
| JPS6249336U (en) * | 1985-12-20 | 1987-03-26 | ||
| JPS62277745A (en) * | 1986-05-27 | 1987-12-02 | Toshiba Corp | Semiconductor integrated circuit |
-
1989
- 1989-04-28 JP JP1111690A patent/JP2790311B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02291161A (en) | 1990-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7671640B2 (en) | Direct injection-locked frequency divider circuit with inductive-coupling feedback architecture | |
| US6812756B2 (en) | PLL/DLL circuitry programmable for high bandwidth and low bandwidth applications | |
| US5675620A (en) | High-frequency phase locked loop circuit | |
| JP2790311B2 (en) | Semiconductor integrated circuit | |
| US4714899A (en) | Frequency synthesizer | |
| WO1981002372A1 (en) | Improved divider with dual modulus prescaler | |
| JP2773703B2 (en) | PLL circuit | |
| US5602513A (en) | Reversed phase-locked loop | |
| JP2000165234A (en) | Pll circuit | |
| JPH06132728A (en) | Voltage control type oscillation circuit | |
| Hadjizada et al. | TV and TVSAT mixer-oscillator PLL ICs | |
| JPH098233A (en) | Semiconductor device | |
| Klepser | SiGe bipolar 5.5 GHz dual-modulus prescaler | |
| JP2003258633A (en) | Pll module | |
| Knapp et al. | A 3.8-mW 2.5-GHz dual-modulus prescaler in a 0.8 μm silicon bipolar production technology | |
| JP2574742B2 (en) | Semiconductor integrated circuit device | |
| AU539464B2 (en) | Divider with dual modulus prescaler | |
| JP2985483B2 (en) | Frequency divider integrated into a monolithic semiconductor integrated circuit. | |
| JP3166505B2 (en) | Dual PLL synthesizer module | |
| Ahola et al. | Design of a fully integrated 2 GHz CMOS frequency synthesizer | |
| Zhang et al. | Design of a standing wave oscillator based PLL | |
| JPH0661849A (en) | Clock generating circuit | |
| JP3526774B2 (en) | PLL circuit device | |
| JPS6058609B2 (en) | Digital phase comparator | |
| US20050110150A1 (en) | Semiconductor device and PLL circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090612 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090612 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090612 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |