JP2790071B2 - パワーｍｏｓｆｅｔにおける選択接続方法 - Google Patents
パワーｍｏｓｆｅｔにおける選択接続方法Info
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- JP2790071B2 JP2790071B2 JP7036674A JP3667495A JP2790071B2 JP 2790071 B2 JP2790071 B2 JP 2790071B2 JP 7036674 A JP7036674 A JP 7036674A JP 3667495 A JP3667495 A JP 3667495A JP 2790071 B2 JP2790071 B2 JP 2790071B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
- H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタ（以下、ＭＯＳＦＥＴという）を多数個並
列接続し、例えば電力制御を行うパワーＭＯＳＦＥＴに
おける選択接続方法に関するものである。
トランジスタ（以下、ＭＯＳＦＥＴという）を多数個並
列接続し、例えば電力制御を行うパワーＭＯＳＦＥＴに
おける選択接続方法に関するものである。
【０００２】
【従来の技術】図１１は、一般的なダイオードをスイッ
チング電源の二次側整流素子として用いた標準的なフォ
ワードコンバータの一例を示す回路図である。図１１に
おいて、ＭＯＳＦＥＴ１３は発振回路１２によりオン，
オフを繰り返す。このＭＯＳＦＥＴ１３がオン時には、
トランス１４の一次側に電流Ｉ1 が流れ、二次側にはト
ランス１４の巻数比に応じた電圧が発生し、ダイオード
２０からコイル１７を通して負荷１９に電流Ｉ2 が供給
される。
チング電源の二次側整流素子として用いた標準的なフォ
ワードコンバータの一例を示す回路図である。図１１に
おいて、ＭＯＳＦＥＴ１３は発振回路１２によりオン，
オフを繰り返す。このＭＯＳＦＥＴ１３がオン時には、
トランス１４の一次側に電流Ｉ1 が流れ、二次側にはト
ランス１４の巻数比に応じた電圧が発生し、ダイオード
２０からコイル１７を通して負荷１９に電流Ｉ2 が供給
される。
【０００３】また、ＭＯＳＦＥＴ１３がオフ時には、ト
ランス１４の一次側の電流Ｉ1 は遮断されるが、二次側
のコイル１７に蓄えられたエネルギーによりダイオード
２１を通して負荷１９に電流Ｉ2 が供給される。
ランス１４の一次側の電流Ｉ1 は遮断されるが、二次側
のコイル１７に蓄えられたエネルギーによりダイオード
２１を通して負荷１９に電流Ｉ2 が供給される。
【０００４】このような構成においては、ダイオード２
０，２１で発生する電圧降下により無駄な電力が消費さ
れ、効率が悪化するという問題がある。
０，２１で発生する電圧降下により無駄な電力が消費さ
れ、効率が悪化するという問題がある。
【０００５】図１２は、図１１のダイオード２０，２１
をそれぞれＭＯＳＦＥＴ１５，１６に置き換えたスイッ
チング電源の一例を示す回路図である。図１２におい
て、ＭＯＳＦＥＴ１３は発振回路１２によりオン，オフ
を繰り返す。このＭＯＳＦＥＴ１３がオン時には、トラ
ンス１４の一次側に電流Ｉ1 が流れ、二次側にはトラン
ス１４の巻数比に応じた電圧が発生する。このとき、Ｍ
ＯＳＦＥＴ１５オンし、ＭＯＳＦＥＴ１６はオフするた
め、電流Ｉ2 は、コイル１７→負荷１９→ＭＯＳＦＥＴ
１５のルートで流れる。
をそれぞれＭＯＳＦＥＴ１５，１６に置き換えたスイッ
チング電源の一例を示す回路図である。図１２におい
て、ＭＯＳＦＥＴ１３は発振回路１２によりオン，オフ
を繰り返す。このＭＯＳＦＥＴ１３がオン時には、トラ
ンス１４の一次側に電流Ｉ1 が流れ、二次側にはトラン
ス１４の巻数比に応じた電圧が発生する。このとき、Ｍ
ＯＳＦＥＴ１５オンし、ＭＯＳＦＥＴ１６はオフするた
め、電流Ｉ2 は、コイル１７→負荷１９→ＭＯＳＦＥＴ
１５のルートで流れる。
【０００６】また、ＭＯＳＦＥＴ１３がオフ時には、ト
ランス１４の一次側の電流は遮断されるが、ＭＯＳＦＥ
Ｔ１５はオフし、ＭＯＳＦＥＴ１６はオンするため、コ
イル１７に蓄えられたエネルギーにより、電流Ｉ2 は、
コイル１７→負荷１９→ＭＯＳＦＥＴ１６のルートで流
れる。
ランス１４の一次側の電流は遮断されるが、ＭＯＳＦＥ
Ｔ１５はオフし、ＭＯＳＦＥＴ１６はオンするため、コ
イル１７に蓄えられたエネルギーにより、電流Ｉ2 は、
コイル１７→負荷１９→ＭＯＳＦＥＴ１６のルートで流
れる。
【０００７】このような構成においては、ＭＯＳＦＥＴ
１５，１６のオン時のドレイン・ソース間抵抗が小さけ
れば、無駄な電力消費が少なくなり、効率が良くなるこ
とが知られている（１９８９年電子情報通信学会春期大
会 論文番号Ｂ−９５６”ＭＯＳＦＥＴを用いた同期整
流回路の設計条件”：村上他）および（１９９１年電子
情報通信学会秋期大会 論文番号Ｂ−５３２”ＭＯＳＦ
ＥＴ同期整流回路のゲート抵抗と効率の関係”：並木
他）。
１５，１６のオン時のドレイン・ソース間抵抗が小さけ
れば、無駄な電力消費が少なくなり、効率が良くなるこ
とが知られている（１９８９年電子情報通信学会春期大
会 論文番号Ｂ−９５６”ＭＯＳＦＥＴを用いた同期整
流回路の設計条件”：村上他）および（１９９１年電子
情報通信学会秋期大会 論文番号Ｂ−５３２”ＭＯＳＦ
ＥＴ同期整流回路のゲート抵抗と効率の関係”：並木
他）。
【０００８】前述した図１２のトランス１４の二次側に
用いられているＭＯＳＦＥＴ１５，１６は、図１３に示
すように多数個の微小なＭＯＳＦＥＴ１1，１2，・・・
・・１k，・・・・・１n-1，１n がそのソースＳ，ドレ
インＤ，ゲートＧをそれぞれソース配線ＬＳ，ドレイン
配線ＬＤ，ゲート配線ＬＧに並列接続させて構成されて
いる（ＮＥＣ：パワーＭＯＳＦＥＴデータブック１９９
４年ｐ９８２〜９８３）。
用いられているＭＯＳＦＥＴ１５，１６は、図１３に示
すように多数個の微小なＭＯＳＦＥＴ１1，１2，・・・
・・１k，・・・・・１n-1，１n がそのソースＳ，ドレ
インＤ，ゲートＧをそれぞれソース配線ＬＳ，ドレイン
配線ＬＤ，ゲート配線ＬＧに並列接続させて構成されて
いる（ＮＥＣ：パワーＭＯＳＦＥＴデータブック１９９
４年ｐ９８２〜９８３）。
【０００９】このようにトランス１４の二次側に用いる
ＭＯＳＦＥＴ１５，１６は、多数の微小なＭＯＳＦＥＴ
１1，１2，・・・・・１k，・・・・・１n-1，１n を多
数並列接続することにより、ドレインＤ・ソースＳ間の
低抵抗化を可能とし、大電流を取り扱えるように構成さ
れている。
ＭＯＳＦＥＴ１５，１６は、多数の微小なＭＯＳＦＥＴ
１1，１2，・・・・・１k，・・・・・１n-1，１n を多
数並列接続することにより、ドレインＤ・ソースＳ間の
低抵抗化を可能とし、大電流を取り扱えるように構成さ
れている。
【００１０】
【発明が解決しようとする課題】しかしながら、前述し
た従来のスイッチング電源回路において、ＭＯＳＦＥＴ
１５，１６は、ＭＯＳＦＥＴ１1〜１nを多数並列接続す
ることにより、ドレインＤ・ソースＳ間の低抵抗化を可
能とし、大電流を取り扱えるように構成されているが、
実際の使用状況においては、ゲートＧを駆動するために
ゲートＧ・ソースＳ間の容量をスイッチング毎に充放電
する必要がある。
た従来のスイッチング電源回路において、ＭＯＳＦＥＴ
１５，１６は、ＭＯＳＦＥＴ１1〜１nを多数並列接続す
ることにより、ドレインＤ・ソースＳ間の低抵抗化を可
能とし、大電流を取り扱えるように構成されているが、
実際の使用状況においては、ゲートＧを駆動するために
ゲートＧ・ソースＳ間の容量をスイッチング毎に充放電
する必要がある。
【００１１】これによってドレインＤ・ソースＳ間は、
低抵抗となってドレインＤ・ソースＳ間抵抗による損失
は低減するが、一方でゲートＧ・ソースＳ間容量を充放
電することにより発生する駆動損失は増大する。つま
り、トランス１４の二次側回路を流れる電流をＩ2 、Ｍ
ＯＳＦＥＴ１５，１６のドレインＤ・ソースＳ間のオン
抵抗をＲON、ゲートＧ・ソースＳ間容量をＣinとし、ゲ
ートＧ・ソースＳ間の電圧をＶ2 、スイッチング周波数
をｆとすると、ドレインＤ・ソースＳ間のオン抵抗によ
る損失Ｗ１は、 Ｗ１＝Ｉ22・ＲON ・・・・・（１） また、ゲートＧ・ソースＳ間容量による損失Ｗ２は、 Ｗ２＝Ｃin・Ｖ22・ｆ ・・・・・（２） と表される。
低抵抗となってドレインＤ・ソースＳ間抵抗による損失
は低減するが、一方でゲートＧ・ソースＳ間容量を充放
電することにより発生する駆動損失は増大する。つま
り、トランス１４の二次側回路を流れる電流をＩ2 、Ｍ
ＯＳＦＥＴ１５，１６のドレインＤ・ソースＳ間のオン
抵抗をＲON、ゲートＧ・ソースＳ間容量をＣinとし、ゲ
ートＧ・ソースＳ間の電圧をＶ2 、スイッチング周波数
をｆとすると、ドレインＤ・ソースＳ間のオン抵抗によ
る損失Ｗ１は、 Ｗ１＝Ｉ22・ＲON ・・・・・（１） また、ゲートＧ・ソースＳ間容量による損失Ｗ２は、 Ｗ２＝Ｃin・Ｖ22・ｆ ・・・・・（２） と表される。
【００１２】ここで、このパワーＭＯＳＦＥＴがｎ個の
微小なＭＯＳＦＥＴ１1〜１nから構成されており、これ
らの微小なＭＯＳＦＥＴ１1〜１nの各々のドレインＤ・
ソースＳ間のオン抵抗をＲON′、微小なＭＯＳＦＥＴ１
1〜１nの各々のゲートＧ・ソースＳ間容量をＣin′とす
ると、オン抵抗ＲONは、オン抵抗ＲON′の１／ｎ倍とな
り、また、容量Ｃinは、容量Ｃin′のｎ倍となる。
微小なＭＯＳＦＥＴ１1〜１nから構成されており、これ
らの微小なＭＯＳＦＥＴ１1〜１nの各々のドレインＤ・
ソースＳ間のオン抵抗をＲON′、微小なＭＯＳＦＥＴ１
1〜１nの各々のゲートＧ・ソースＳ間容量をＣin′とす
ると、オン抵抗ＲONは、オン抵抗ＲON′の１／ｎ倍とな
り、また、容量Ｃinは、容量Ｃin′のｎ倍となる。
【００１３】これによって前述した（１），（２）式
は、 Ｗ１＝Ｉ２２（ＲＯＮ′・１／ｎ） ・・・・・（１）′ Ｗ２＝（Ｃｉｎ’・ｎ）・Ｖ２２・ｆ ・・・・・（２）′ と表される。つまり、損失Ｗ１＋損失Ｗ２の値（合計損
失）は、図１４に示すように微小なＭＯＳＦＥＴの接続
個数（使用個数）ｎの値により極小値を持つことがわか
る。しかし、現状では、接続個数ｎの値はＭＯＳＦＥＴ
の品種毎に固定されており、各種応用回路に応じた最適
なＭＯＳＦＥＴを選定することは困難な状況にある。
は、 Ｗ１＝Ｉ２２（ＲＯＮ′・１／ｎ） ・・・・・（１）′ Ｗ２＝（Ｃｉｎ’・ｎ）・Ｖ２２・ｆ ・・・・・（２）′ と表される。つまり、損失Ｗ１＋損失Ｗ２の値（合計損
失）は、図１４に示すように微小なＭＯＳＦＥＴの接続
個数（使用個数）ｎの値により極小値を持つことがわか
る。しかし、現状では、接続個数ｎの値はＭＯＳＦＥＴ
の品種毎に固定されており、各種応用回路に応じた最適
なＭＯＳＦＥＴを選定することは困難な状況にある。
【００１４】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、ド
レイン・ソース間抵抗による損失およびゲート・ソース
間容量による損失を最小限に抑え、各種応用回路に適合
することができるパワーＭＯＳＦＥＴにおける選択接続
方法を提供することにある。
を解決するためになされたものであり、その目的は、ド
レイン・ソース間抵抗による損失およびゲート・ソース
間容量による損失を最小限に抑え、各種応用回路に適合
することができるパワーＭＯＳＦＥＴにおける選択接続
方法を提供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために、第１発明（請求項１に係わる発明）は、絶縁
ゲート型電界効果トランジスタの各ゲートにこのゲート
をソースへ接続するかまたは外部ゲート配線へ接続する
かを選択回路からの指示によって選択するスイッチを設
け、パワーＭＯＳＦＥＴでの絶縁ゲート型電界効果トラ
ンシスタのドレイン・ソース間のオン抵抗による損失Ｗ
１とゲート・ソース間の容量による損失Ｗ２との合計損
失Ｗ１＋Ｗ２と絶縁ゲート型電界効果トランジスタの使
用個数との関係より、合計損失Ｗ１＋Ｗ２の極小点に対
応する絶縁ゲート型電界効果トランジスタの数量を求
め、この求めた数量の絶縁ゲート型電界効果トランジス
タのゲートを選択回路からスイッチへ指示を与えて外部
ゲート配線へ接続するようにしたものである。
るために、第１発明（請求項１に係わる発明）は、絶縁
ゲート型電界効果トランジスタの各ゲートにこのゲート
をソースへ接続するかまたは外部ゲート配線へ接続する
かを選択回路からの指示によって選択するスイッチを設
け、パワーＭＯＳＦＥＴでの絶縁ゲート型電界効果トラ
ンシスタのドレイン・ソース間のオン抵抗による損失Ｗ
１とゲート・ソース間の容量による損失Ｗ２との合計損
失Ｗ１＋Ｗ２と絶縁ゲート型電界効果トランジスタの使
用個数との関係より、合計損失Ｗ１＋Ｗ２の極小点に対
応する絶縁ゲート型電界効果トランジスタの数量を求
め、この求めた数量の絶縁ゲート型電界効果トランジス
タのゲートを選択回路からスイッチへ指示を与えて外部
ゲート配線へ接続するようにしたものである。
【００１６】第２発明（請求項２に係わる発明）は、多
数個の絶縁ゲート型電界効果トランジスタを複数ブロッ
クに分割し、各ゲートを共通接続するとともに各複数ブ
ロック毎のゲートにこのゲートをソースへ接続するかま
たは外部ゲート配線へ接続するかを選択回路からの指示
によって選択するスイッチを設け、パワーＭＯＳＦＥＴ
での絶縁ゲート型電界効果トランジスタのドレイン・ソ
ース間のオン抵抗による損失Ｗ１とゲート・ソース間の
容量による損失Ｗ２との合計損失Ｗ１＋Ｗ２と絶縁ゲー
ト型電界効果トランジスタの使用個数との関係より、合
計損失Ｗ１＋Ｗ２の極小点に対応する絶縁ゲート型電界
効果トランジスタのブロックの組合せを求め、この求め
たブロックのゲートを選択回路からスイッチへ指示を与
えて外部ゲート配線へ接続するようにしたものである。
数個の絶縁ゲート型電界効果トランジスタを複数ブロッ
クに分割し、各ゲートを共通接続するとともに各複数ブ
ロック毎のゲートにこのゲートをソースへ接続するかま
たは外部ゲート配線へ接続するかを選択回路からの指示
によって選択するスイッチを設け、パワーＭＯＳＦＥＴ
での絶縁ゲート型電界効果トランジスタのドレイン・ソ
ース間のオン抵抗による損失Ｗ１とゲート・ソース間の
容量による損失Ｗ２との合計損失Ｗ１＋Ｗ２と絶縁ゲー
ト型電界効果トランジスタの使用個数との関係より、合
計損失Ｗ１＋Ｗ２の極小点に対応する絶縁ゲート型電界
効果トランジスタのブロックの組合せを求め、この求め
たブロックのゲートを選択回路からスイッチへ指示を与
えて外部ゲート配線へ接続するようにしたものである。
【００１７】
【作用】第１発明によれば、合計損失Ｗ１＋Ｗ２の極小
点に対応する数量の絶縁ゲート型電界効果トランジスタ
のゲートが、選択回路からのスイッチへの指示によって
外部ゲート配線へ接続される。 第２発明によれば、合計
損失Ｗ１＋Ｗ２の極小点に対応する絶縁ゲート型電界効
果トランジスタの組合せブロックのゲートが、選択回路
からのスイッチへの指示によって外部ゲート配線へ接続
される。
点に対応する数量の絶縁ゲート型電界効果トランジスタ
のゲートが、選択回路からのスイッチへの指示によって
外部ゲート配線へ接続される。 第２発明によれば、合計
損失Ｗ１＋Ｗ２の極小点に対応する絶縁ゲート型電界効
果トランジスタの組合せブロックのゲートが、選択回路
からのスイッチへの指示によって外部ゲート配線へ接続
される。
【００１８】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明を適用してなるパワーＭＯＳ
ＦＥＴの一実施例による構成を示すブロック図である。
図１において、図１２に示すような整流回路に用いられ
るＭＯＳＦＥＴ１５，１６は、多数個の微小なＭＯＳＦ
ＥＴ１ｌ〜１ｎがそれぞれドレインＤ，ソースＳをドレ
イン配線ＬＤ，ソース配線ＬＳ間に並列に接続させ、各
微小ＭＯＳＦＥＴ１ｌ〜１ｎのゲートＧには、ゲートＧ
をソースＳ側またはゲート配線ＬＧ側の何れかへの接続
を選択して切り換えるスイッチ２ｌ〜２ｎがそれぞれ接
続されて構成され、さらにこれらのスイッチ２ｌ〜２ｎ
のいずれかを選択してオン，オフ制御する選択回路３が
設けられている。
説明する。図１は、本発明を適用してなるパワーＭＯＳ
ＦＥＴの一実施例による構成を示すブロック図である。
図１において、図１２に示すような整流回路に用いられ
るＭＯＳＦＥＴ１５，１６は、多数個の微小なＭＯＳＦ
ＥＴ１ｌ〜１ｎがそれぞれドレインＤ，ソースＳをドレ
イン配線ＬＤ，ソース配線ＬＳ間に並列に接続させ、各
微小ＭＯＳＦＥＴ１ｌ〜１ｎのゲートＧには、ゲートＧ
をソースＳ側またはゲート配線ＬＧ側の何れかへの接続
を選択して切り換えるスイッチ２ｌ〜２ｎがそれぞれ接
続されて構成され、さらにこれらのスイッチ２ｌ〜２ｎ
のいずれかを選択してオン，オフ制御する選択回路３が
設けられている。
【００１９】図２は、前述したスイッチ２1〜２nの構成
を説明する要部拡大断面図である。図２において、Ｎ型
シリコン基板２４の表面には、３つのＰ領域２４1，２
４2，２４3 が形成され、また、このＮ型シリコン基板
２４上のＮ領域と対向する部分にはそれぞれフローティ
ングゲート２２およびフローティングゲート２３が設け
られている。なお、このＰ領域２４1 には図１のソース
Ｓに接続されるソース端子ＴS が設けられ、Ｐ領域２４
2 にはゲートＧに接続されるゲート端子ＴG が設けら
れ、Ｐ領域２４3 には外部ゲート配線ＬＧに接続される
ゲート配線端子ＴLGが設けられている。
を説明する要部拡大断面図である。図２において、Ｎ型
シリコン基板２４の表面には、３つのＰ領域２４1，２
４2，２４3 が形成され、また、このＮ型シリコン基板
２４上のＮ領域と対向する部分にはそれぞれフローティ
ングゲート２２およびフローティングゲート２３が設け
られている。なお、このＰ領域２４1 には図１のソース
Ｓに接続されるソース端子ＴS が設けられ、Ｐ領域２４
2 にはゲートＧに接続されるゲート端子ＴG が設けら
れ、Ｐ領域２４3 には外部ゲート配線ＬＧに接続される
ゲート配線端子ＴLGが設けられている。
【００２０】この場合、これらのフローティングゲート
２２およびフローティングゲート２３のうち、一方のフ
ローティングゲート２２には、−の電荷がチャージされ
ており、他方のフローティングゲート２３には、電荷が
チャージされていない場合を示している。
２２およびフローティングゲート２３のうち、一方のフ
ローティングゲート２２には、−の電荷がチャージされ
ており、他方のフローティングゲート２３には、電荷が
チャージされていない場合を示している。
【００２１】このような構成において、フローティング
ゲート２２に対向するＮ領域には、＋の電荷が誘起され
て図１のソースＳに接続されるソース端子ＴＳとゲート
Ｇに接続されるゲート端子ＴＧとの間が導通状態とな
り、図１に示す微小ＭＯＳＦＥＴ１ｌ〜１ｎのゲートＧ
の電位はソースＳと同電位となる。一方、フローティン
グゲート２３に対向するＮ領域には、電荷の発生がない
ので、ゲートＧに接続されるゲート端子ＴＧとゲート配
線ＬＧに接続されるゲート配線端子ＴＬＧとの間は絶縁
状態となる。したがってこれらの微小ＭＯＳＦＥＴ１ｌ
〜１ｎのゲートＧは、外部のゲート配線ＬＧと切り離さ
れ、全体としてのゲートＧ・ソースＳ間の容量は低減す
る。なお、前述したフローティングゲート２２，２３へ
の電荷の授受および接続関係は、一般的なＥＥＰＲＯＭ
の手法を用いて形成することができる。
ゲート２２に対向するＮ領域には、＋の電荷が誘起され
て図１のソースＳに接続されるソース端子ＴＳとゲート
Ｇに接続されるゲート端子ＴＧとの間が導通状態とな
り、図１に示す微小ＭＯＳＦＥＴ１ｌ〜１ｎのゲートＧ
の電位はソースＳと同電位となる。一方、フローティン
グゲート２３に対向するＮ領域には、電荷の発生がない
ので、ゲートＧに接続されるゲート端子ＴＧとゲート配
線ＬＧに接続されるゲート配線端子ＴＬＧとの間は絶縁
状態となる。したがってこれらの微小ＭＯＳＦＥＴ１ｌ
〜１ｎのゲートＧは、外部のゲート配線ＬＧと切り離さ
れ、全体としてのゲートＧ・ソースＳ間の容量は低減す
る。なお、前述したフローティングゲート２２，２３へ
の電荷の授受および接続関係は、一般的なＥＥＰＲＯＭ
の手法を用いて形成することができる。
【００２２】図３は、前述した選択回路３の構成を示す
図であり、図３において、選択回路３は、電源入力端子
ＴV とクロック信号入力端子ＴC との間に複数のフリッ
プフロップ回路３1〜３5が並列接続されて構成され、デ
ータ信号入力端子ＴD に入力された使用するＭＯＳＦＥ
Ｔの数に対応するプログラムデータを基にフリップフロ
ップ回路３1〜３5の各出力端子からフローティングゲー
ト２２，２３への電荷注入の可否を選択する制御信号Ｑ
0〜Ｑ4が出力される。
図であり、図３において、選択回路３は、電源入力端子
ＴV とクロック信号入力端子ＴC との間に複数のフリッ
プフロップ回路３1〜３5が並列接続されて構成され、デ
ータ信号入力端子ＴD に入力された使用するＭＯＳＦＥ
Ｔの数に対応するプログラムデータを基にフリップフロ
ップ回路３1〜３5の各出力端子からフローティングゲー
ト２２，２３への電荷注入の可否を選択する制御信号Ｑ
0〜Ｑ4が出力される。
【００２３】このような構成において、図４に動作タイ
ミングを示すようにフローティングゲート書き込みタイ
ミングが「Ｈ」となったとき、フローティングゲート制
御信号Ｑ0〜Ｑ4が「１」であれば、各微小ＭＯＳＦＥＴ
１1〜１5のゲートＧは、外部のゲート配線ＬＧ側に接続
され、また、「０」のときは、ソース配線ＬＳに接続さ
れることになる。
ミングを示すようにフローティングゲート書き込みタイ
ミングが「Ｈ」となったとき、フローティングゲート制
御信号Ｑ0〜Ｑ4が「１」であれば、各微小ＭＯＳＦＥＴ
１1〜１5のゲートＧは、外部のゲート配線ＬＧ側に接続
され、また、「０」のときは、ソース配線ＬＳに接続さ
れることになる。
【００２４】ここで前述したようにドレインＤ・ソース
Ｓ間のオン抵抗による損失Ｗ１は、 Ｗ１＝Ｉ22（ＲON′・１／ｎ） ・・・・・（１）′ また、ゲートＧ・ソースＳ間の容量による損失Ｗ２は、 Ｗ２＝（Ｃin′・ｎ）・Ｖ22・ｆ ・・・・・（２）′ と表される。
Ｓ間のオン抵抗による損失Ｗ１は、 Ｗ１＝Ｉ22（ＲON′・１／ｎ） ・・・・・（１）′ また、ゲートＧ・ソースＳ間の容量による損失Ｗ２は、 Ｗ２＝（Ｃin′・ｎ）・Ｖ22・ｆ ・・・・・（２）′ と表される。
【００２５】損失Ｗ１＋Ｗ２の値は、図１４に示される
ように接続数量ｎの値により極小値を持つので、損失が
最小となる数量の微小ＭＯＳＦＥＴが動作するようにプ
ログラムされたデータにより、選択回路３が各フローテ
ィングゲート２２，２３に対して電荷注入の可否を選択
制御することよって最適な数量の微小ＭＯＳＦＥＴが選
択されて接続され、これによって電源効率の高いスイッ
チング電源回路を構成することができる。
ように接続数量ｎの値により極小値を持つので、損失が
最小となる数量の微小ＭＯＳＦＥＴが動作するようにプ
ログラムされたデータにより、選択回路３が各フローテ
ィングゲート２２，２３に対して電荷注入の可否を選択
制御することよって最適な数量の微小ＭＯＳＦＥＴが選
択されて接続され、これによって電源効率の高いスイッ
チング電源回路を構成することができる。
【００２６】図５は、ゲートＧ・ソースＳ間の電圧Ｖ2
が大きい場合における微小ＭＯＳＦＥＴ１1〜１nの接続
個数と損失との関係を示す図であり、図５においては、
損失Ｗ２の傾きが図１４に比較して大きくなっている。
この場合は、損失Ｗ１＋Ｗ２が図１４に示した場合より
個数ｎが少ないところで極小点を持つことが判る。した
がって、選択回路３は、この極小点に対応する数量ｎの
微小ＭＯＳＦＥＴを選択して接続する。
が大きい場合における微小ＭＯＳＦＥＴ１1〜１nの接続
個数と損失との関係を示す図であり、図５においては、
損失Ｗ２の傾きが図１４に比較して大きくなっている。
この場合は、損失Ｗ１＋Ｗ２が図１４に示した場合より
個数ｎが少ないところで極小点を持つことが判る。した
がって、選択回路３は、この極小点に対応する数量ｎの
微小ＭＯＳＦＥＴを選択して接続する。
【００２７】図６は、二次側整流回路を流れる電流Ｉ2
が大きい場合における微小ＭＯＳＦＥＴ１1〜１nの接続
個数と損失との関係を示す図であり、図６においては、
損失Ｗ１の値が図１４に比較して大きくなっている。こ
の場合は、損失Ｗ１＋Ｗ２が図１４に示した場合より個
数ｎが多いところで極小点を持つことが判る。したがっ
て、選択回路３は、この極小点に対応する数量ｎの微小
ＭＯＳＦＥＴを選択して接続する。
が大きい場合における微小ＭＯＳＦＥＴ１1〜１nの接続
個数と損失との関係を示す図であり、図６においては、
損失Ｗ１の値が図１４に比較して大きくなっている。こ
の場合は、損失Ｗ１＋Ｗ２が図１４に示した場合より個
数ｎが多いところで極小点を持つことが判る。したがっ
て、選択回路３は、この極小点に対応する数量ｎの微小
ＭＯＳＦＥＴを選択して接続する。
【００２８】なお、前述した実施例においては、ｎ個の
微小ＭＯＳＦＥＴ１ｌ〜１ｎのそれぞれにスイッチ２ｌ
〜２ｎを設けて選択回路３により選択させた構成につい
て説明したが、本発明はこれに限定されるものではな
く、図７に示すように微小ＭＯＳＦＥＴ１ｌ〜１ｎを複
数ブロックに分割し、各ブロック毎にスイッチを設けて
選択回路３により選択させても良い。例えば並列接続し
た微小ＭＯＳＦＥＴ１ｌ〜１ｋのブロックに対して１つ
のスイッチ２ｌを設け、他方の微小ＭＯＳＦＥＴ１ｎ−
ｌおよび微小ＭＯＳＦＥＴ１ｎのブロックに対して１つ
のスイッチ２ｍを設けて選択回路３により選択させる構
成としても良い。
微小ＭＯＳＦＥＴ１ｌ〜１ｎのそれぞれにスイッチ２ｌ
〜２ｎを設けて選択回路３により選択させた構成につい
て説明したが、本発明はこれに限定されるものではな
く、図７に示すように微小ＭＯＳＦＥＴ１ｌ〜１ｎを複
数ブロックに分割し、各ブロック毎にスイッチを設けて
選択回路３により選択させても良い。例えば並列接続し
た微小ＭＯＳＦＥＴ１ｌ〜１ｋのブロックに対して１つ
のスイッチ２ｌを設け、他方の微小ＭＯＳＦＥＴ１ｎ−
ｌおよび微小ＭＯＳＦＥＴ１ｎのブロックに対して１つ
のスイッチ２ｍを設けて選択回路３により選択させる構
成としても良い。
【００２９】一例として図８（ａ）〜（ｉ）に示すよう
にこの微小ＭＯＳＦＥＴを形成するチップＴ上で複数の
ブロックに分けて構成した場合について説明する。図８
において、チップＴを７つに分けたブロックＡ０，Ａ
１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６のうち、ブロックＡ
６を１単位とした場合、図８（ａ）〜（ｉ）に網線で示
す各面積、つまり動作させる微小ＭＯＳＦＥＴの各面積
は、それぞれ図８（ａ）が６４，図８（ｂ）が３２，図
８（ｃ）が１６，図８（ｄ）が８，図８（ｅ）が４８，
図８（ｆ）が４０，図８（ｇ）が５６，図８（ｈ）が４
１，図８（ｉ）が２２となり、ブロックＡ０〜Ａ６の組
合せによって多段階に面積を変えることができることが
判る。
にこの微小ＭＯＳＦＥＴを形成するチップＴ上で複数の
ブロックに分けて構成した場合について説明する。図８
において、チップＴを７つに分けたブロックＡ０，Ａ
１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６のうち、ブロックＡ
６を１単位とした場合、図８（ａ）〜（ｉ）に網線で示
す各面積、つまり動作させる微小ＭＯＳＦＥＴの各面積
は、それぞれ図８（ａ）が６４，図８（ｂ）が３２，図
８（ｃ）が１６，図８（ｄ）が８，図８（ｅ）が４８，
図８（ｆ）が４０，図８（ｇ）が５６，図８（ｈ）が４
１，図８（ｉ）が２２となり、ブロックＡ０〜Ａ６の組
合せによって多段階に面積を変えることができることが
判る。
【００３０】したがってこのような構成によれば、図９
（ａ）に示すように同時に動作できる微小ＭＯＳＦＥＴ
の数量に対応してゲートＧ０〜Ｇ６を取り出すことがで
きるので、同時に動作する微小ＭＯＳＦＥＴの数量を多
段階に設定可能となる。また、図９（ｂ）に示すような
チップ構造として構成することができる。
（ａ）に示すように同時に動作できる微小ＭＯＳＦＥＴ
の数量に対応してゲートＧ０〜Ｇ６を取り出すことがで
きるので、同時に動作する微小ＭＯＳＦＥＴの数量を多
段階に設定可能となる。また、図９（ｂ）に示すような
チップ構造として構成することができる。
【００３１】また、このような構成によれば、最小限の
数量のスイッチにより同時に動作するＭＯＳＦＥＴの多
段階の面積を選択することができる。つまり、微小ＭＯ
ＳＦＥＴの全てに対してゲートＧを選択制御することは
膨大な数量のスイッチが必要となるので、合計損失Ｗ１
＋Ｗ２の極小点に対応するブロックＡ０〜Ａ６の組合せ
を求め、この求めたブロックのゲートＧを選択して外部
ゲート配線ＬＧへ接続するようにすることによって、ス
イッチの数量を極力少ないものとすることができる。
数量のスイッチにより同時に動作するＭＯＳＦＥＴの多
段階の面積を選択することができる。つまり、微小ＭＯ
ＳＦＥＴの全てに対してゲートＧを選択制御することは
膨大な数量のスイッチが必要となるので、合計損失Ｗ１
＋Ｗ２の極小点に対応するブロックＡ０〜Ａ６の組合せ
を求め、この求めたブロックのゲートＧを選択して外部
ゲート配線ＬＧへ接続するようにすることによって、ス
イッチの数量を極力少ないものとすることができる。
【００３２】なお、本発明の範疇からは外れるが、図１
０に示すように各ブロック毎にゲートＧを外部に出力し
て必要な分のゲートＧのみを使用するように構成しても
良い。
０に示すように各ブロック毎にゲートＧを外部に出力し
て必要な分のゲートＧのみを使用するように構成しても
良い。
【００３３】
【発明の効果】以上、説明したように本発明によれば、
第１発明では、合計損失Ｗ１＋Ｗ２の極小点に対応する
数量の絶縁ゲート型電界効果トランジスタのゲートが選
択回路からのスイッチへの指示によって外部ゲート配線
へ接続されるものとなり、第２発明では、合計損失Ｗ１
＋Ｗ２の極小点に対応する絶縁ゲート型電界効果トラン
ジスタの組合せブロックのゲートが選択回路からのスイ
ッチへの指示によって外部ゲート配線へ接続されるもの
となり、電源効率を高め、高効率のスイッチング電源を
構成できるという極めて優れた効果が得られる。
第１発明では、合計損失Ｗ１＋Ｗ２の極小点に対応する
数量の絶縁ゲート型電界効果トランジスタのゲートが選
択回路からのスイッチへの指示によって外部ゲート配線
へ接続されるものとなり、第２発明では、合計損失Ｗ１
＋Ｗ２の極小点に対応する絶縁ゲート型電界効果トラン
ジスタの組合せブロックのゲートが選択回路からのスイ
ッチへの指示によって外部ゲート配線へ接続されるもの
となり、電源効率を高め、高効率のスイッチング電源を
構成できるという極めて優れた効果が得られる。
【００３４】また、本発明によれば、各種の応用回路に
対応して変更できるので、標準化が可能となり、単価も
引き下げることが可能となるなどの極めて優れた効果が
得られる。
対応して変更できるので、標準化が可能となり、単価も
引き下げることが可能となるなどの極めて優れた効果が
得られる。
【図１】 本発明を適用してなるパワーＭＯＳＦＥＴの
一実施例による構成を示す回路図である。
一実施例による構成を示す回路図である。
【図２】 本発明を適用してなるパワーＭＯＳＦＥＴの
スイッチの構成を示す断面図である。
スイッチの構成を示す断面図である。
【図３】 図１に示す選択回路の構成を示す回路図であ
る。
る。
【図４】 選択回路の動作を説明するタイミング図であ
る。
る。
【図５】 本発明に係わる微小ＭＯＳＦＥＴの接続個数
と損失との関係を示す図である。
と損失との関係を示す図である。
【図６】 本発明に係わる微小ＭＯＳＦＥＴの接続個数
と損失との関係を示す図である。
と損失との関係を示す図である。
【図７】 本発明を適用してなるパワーＭＯＳＦＥＴの
他の実施例による構成を示す回路図である。
他の実施例による構成を示す回路図である。
【図８】 本発明に係わる微小ＭＯＳＦＥＴをブロック
毎に動作可能した場合の種々のパターンを示す図であ
る。
毎に動作可能した場合の種々のパターンを示す図であ
る。
【図９】 本発明に係わる微小ＭＯＳＦＥＴの構造を示
す図である。
す図である。
【図１０】 各ブロック毎にゲートを外部に出力して必
要な分のゲートのみを使用するように構成した場合の回
路図である。
要な分のゲートのみを使用するように構成した場合の回
路図である。
【図１１】 一般的なダイオードを整流素子として用い
た従来のスイッチング電源の構成を示す回路図である。
た従来のスイッチング電源の構成を示す回路図である。
【図１２】 ＭＯＳＦＥＴを整流素子として用いた従来
のスイッチング電源の構成を示す回路図である。
のスイッチング電源の構成を示す回路図である。
【図１３】 従来のパワーＭＯＳＦＥＴの構成を示す回
路図である。
路図である。
【図１４】 従来のパワーＭＯＳＦＥＴの接続個数と損
失との関係を示す図である。
失との関係を示す図である。
１ｌ〜１ｎ…微小ＭＯＳＦＥＴ、２ｌ〜２ｎ…スイッ
チ、３…選択回路、３ｌ〜３５…フリップフロップ回
路、１０…直流電源、１１…コンデンサ、１２…発振回
路、１３…パワーＭＯＳＦＥＴ、１４…トランス、１５
…パワーＭＯＳＦＥＴ、１６…パワーＭＯＳＦＥＴ、１
７…コイル、１８…コンデンサ、１９…負荷、２０…ダ
イオード、２１ダイオード、２２…フローティングゲー
ト、２３…フローティングゲート、２４…Ｎ型シリコン
基板。
チ、３…選択回路、３ｌ〜３５…フリップフロップ回
路、１０…直流電源、１１…コンデンサ、１２…発振回
路、１３…パワーＭＯＳＦＥＴ、１４…トランス、１５
…パワーＭＯＳＦＥＴ、１６…パワーＭＯＳＦＥＴ、１
７…コイル、１８…コンデンサ、１９…負荷、２０…ダ
イオード、２１ダイオード、２２…フローティングゲー
ト、２３…フローティングゲート、２４…Ｎ型シリコン
基板。
Claims (2)
- 【請求項１】 絶縁ゲート型電界効果トランジスタを多
数個並列接続して構成されたパワーＭＯＳＦＥＴにおい
て、 前記絶縁ゲート型電界効果トランジスタの各ゲートにこ
のゲートをソースへ接続するかまたは外部ゲート配線へ
接続するかを選択回路からの指示によって選択するスイ
ッチを設け、 前記パワーＭＯＳＦＥＴでの絶縁ゲート型電界効果トラ
ンジスタのドレイン・ソース間のオン抵抗による損失Ｗ
１とゲート・ソース間の容量による損失Ｗ２との合計損
失Ｗ１＋Ｗ２と絶縁ゲート型電界効果トランジスタの使
用個数との関係より、 合計損失Ｗ１＋Ｗ２の極小点化対応する絶縁ゲート型電
界効果トランジスタの数量を求め、 この求めた数量の前記絶縁ゲート型電界効果トランジス
タのゲートを前記選択回路から前記スイッチへ指示を与
えて外部ゲート配線へ接続するようにし たことを特徴と
するパワーＭＯＳＦＥＴにおける選択接続方法。 - 【請求項２】 絶縁ゲート型電界効果トランジスタを多
数個並列接続して構成されたパワーＭＯＳＦＥＴにおい
て、 前記多数個の絶縁ゲート型電界効果トランジスタを複数
ブロックに分割し、各ゲートを共通接続するとともに各
複数ブロック毎のゲートにこのゲートをソースへ接続す
るかまたは外部ゲート配線へ接続するかを選択回路から
の指示によって選択するスイッチを設け、 前記パワーＭＯＳＦＥＴでの絶縁ゲート型電界効果トラ
ンジスタのドレイン・ソース間のオン抵抗による損失Ｗ
１とゲート・ソース間の容量による損失Ｗ２との合計損
失Ｗ１＋Ｗ２と絶縁ゲート型電界効果トランジスタの使
用個数との関係より、 合計損失Ｗ１＋Ｗ２の極小点に対応する絶縁ゲート型電
界効果トランジスタのブロックの組合せを求め、 この求めたブロックのゲートを前記選択回路から前記ス
イッチへ指示を与えて外部ゲート配線へ接続するように
し たことを特徴とするパワーＭＯＳＦＥＴにおける選択
接続方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7036674A JP2790071B2 (ja) | 1995-02-24 | 1995-02-24 | パワーｍｏｓｆｅｔにおける選択接続方法 |
| US08/604,891 US5801572A (en) | 1995-02-24 | 1996-02-22 | Power MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7036674A JP2790071B2 (ja) | 1995-02-24 | 1995-02-24 | パワーｍｏｓｆｅｔにおける選択接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236755A JPH08236755A (ja) | 1996-09-13 |
| JP2790071B2 true JP2790071B2 (ja) | 1998-08-27 |
Family
ID=12476411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7036674A Expired - Lifetime JP2790071B2 (ja) | 1995-02-24 | 1995-02-24 | パワーｍｏｓｆｅｔにおける選択接続方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5801572A (ja) |
| JP (1) | JP2790071B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3149773B2 (ja) * | 1996-03-18 | 2001-03-26 | 富士電機株式会社 | 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ |
| US5959494A (en) * | 1997-08-22 | 1999-09-28 | Exar Corporation | High-voltage switch control |
| US6424035B1 (en) * | 1998-11-05 | 2002-07-23 | Fairchild Semiconductor Corporation | Semiconductor bilateral switch |
| US6061255A (en) * | 1999-06-04 | 2000-05-09 | Astec International Limited | Drive circuit for synchronous rectifiers in isolated forward converter |
| FI991334A (fi) * | 1999-06-10 | 2000-12-11 | Nokia Networks Oy | Menetelmä kaksisuuntaisen jonon toteuttamiseksi muistissa ja muistijär jestely |
| DE50004204D1 (de) * | 2000-03-15 | 2003-11-27 | Ct Concept Technologie Ag Biel | Verfahren zum betrieb einer parallelanordnung von leistungshalbleiterschaltern |
| EP1656735A2 (en) * | 2003-08-12 | 2006-05-17 | Philips Intellectual Property & Standards GmbH | Operation and circuitry of a power conversion and control circuit |
| EP1608066A1 (en) | 2004-06-14 | 2005-12-21 | Dialog Semiconductor GmbH | High efficiency DC/DC converter |
| US7015678B2 (en) * | 2004-06-22 | 2006-03-21 | Dialog Semiconductor Gmbh | Efficiency improvement of DC-DC converter |
| US7214462B2 (en) * | 2004-06-25 | 2007-05-08 | Xerox Corporation | Blended amino functional siloxane release agents for fuser members |
| US8896148B2 (en) * | 2010-06-22 | 2014-11-25 | Infineon Technologies Ag | Use of auxiliary currents for voltage regulation |
| US8354879B2 (en) * | 2011-01-11 | 2013-01-15 | Freescale Semiconductor, Inc. | Power switch for decreased ramp rate |
| US9444281B2 (en) | 2014-01-03 | 2016-09-13 | Apple Inc. | Unified high power and low power battery charger |
| TWI736050B (zh) | 2014-08-20 | 2021-08-11 | 愛爾蘭商納維達斯半導體有限公司 | 具有分布閘極之功率電晶體 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2517452B2 (ja) * | 1990-06-26 | 1996-07-24 | 三洋電機株式会社 | 半導体装置 |
| US5422588A (en) * | 1993-06-14 | 1995-06-06 | Analog Devices Inc. | Low distortion CMOS switch system |
-
1995
- 1995-02-24 JP JP7036674A patent/JP2790071B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-22 US US08/604,891 patent/US5801572A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5801572A (en) | 1998-09-01 |
| JPH08236755A (ja) | 1996-09-13 |
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