JP2790002B2 - Thin film transistor panel - Google Patents
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタパネ
ルに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor panel.
【０００２】[0002]
【従来の技術】基板上に、薄膜トランジスタ（ＴＦＴ）
と、この薄膜トランジスタにゲート信号およびデータ信
号を供給するアドレスラインおよびデータラインとを形
成した薄膜トランジスタパネル（以下、ＴＦＴパネルと
いう）は、例えばアクティブマトリックス液晶表示素子
等に用いられている。2. Description of the Related Art A thin film transistor (TFT) is formed on a substrate.
A thin film transistor panel (hereinafter, referred to as a TFT panel) in which an address line and a data line for supplying a gate signal and a data signal to the thin film transistor are used for, for example, an active matrix liquid crystal display device.
【０００３】図１２はアクティブマトリックス液晶表示
素子に用いられている従来のＴＦＴパネルの等価回路的
平面図であり、このＴＦＴパネルは、ガラス等からなる
透明な絶縁性基板１の上に、複数の薄膜トランジスタ
（以下、ＴＦＴと記す）１０を行方向（横方向）および
列方向（縦方向）に配列形成するとともに、各行のＴＦ
Ｔ１０にそれぞれゲート信号を供給するアドレスライン
２１と、各列のＴＦＴ１０にデータ信号を供給するデー
タライン２２とを形成し、各ＴＦＴ１０にそれぞれ対応
させて画素電極２０を形成した構成となっている。FIG. 12 is an equivalent circuit plan view of a conventional TFT panel used for an active matrix liquid crystal display device. This TFT panel is composed of a plurality of transparent insulating substrates 1 made of glass or the like. Thin film transistors (hereinafter, referred to as TFTs) 10 are arranged in a row direction (horizontal direction) and a column direction (vertical direction), and the TFs of each row are formed.
An address line 21 for supplying a gate signal to T10 and a data line 22 for supplying a data signal to each column of TFTs 10 are formed, and a pixel electrode 20 is formed corresponding to each TFT 10.
【０００４】図１３は上記ＴＦＴパネルの１つのＴＦＴ
部分の断面図であり、上記ＴＦＴ１０は、基板１上に形
成したゲート電極部１１と、その上に形成したＳi Ｎ
（窒化シリコン）からなるゲート絶縁膜１２と、このゲ
ート絶縁膜１２の上に前記ゲート電極１１に対向させて
形成したａ−Ｓi （アモルファスシリコン）からなるｉ
型半導体膜１３と、このｉ型半導体膜１３の上に不純物
をドープしたａ−Ｓi からなるｎ型半導体膜１４を介し
て形成したソース電極１５およびドレイン電極１６とで
構成されている。なお、１７はｉ型半導体膜１３のチャ
ンネル領域の上に設けられたＳi Ｎからなるブロッキン
グ膜である。FIG. 13 shows one TFT of the TFT panel.
FIG. 2 is a cross-sectional view of a portion of the TFT, in which the TFT 10 includes a gate electrode portion 11 formed on a substrate 1 and a SiN formed thereon.
A gate insulating film 12 made of (silicon nitride), and i made of a-Si (amorphous silicon) formed on the gate insulating film 12 so as to face the gate electrode 11.
A source electrode 15 and a drain electrode 16 formed on the i-type semiconductor film 13 via an n-type semiconductor film 14 made of a-Si doped with impurities. Reference numeral 17 denotes a blocking film made of SiN provided on the channel region of the i-type semiconductor film 13.
【０００５】このＴＦＴ１０は逆スタガー構造と呼ばれ
るものであり、ＴＦＴ１０を逆スタガー構造としたＴＦ
Ｔパネルでは、上記アドレスライン２１を基板１上に配
線し、このアドレスライン２１にＴＦＴ１０のゲート電
極１１を一体に形成している。なお、上記アドレスライ
ン２１とゲート電極１１は、基板１面との段差を小さく
するために、できるだけ薄く形成されており、また、こ
のアドレスライン２１とゲート電極１１の表面は、上記
ゲート絶縁膜１２の絶縁耐圧を補うために、上記端子部
２１ａを除いて陽極酸化されている。図１３において、
ａは前記陽極酸化により生成された酸化膜である。The TFT 10 is called an inverted staggered structure, and the TFT 10 has an inverted staggered structure.
In the T panel, the address lines 21 are wired on the substrate 1, and the gate electrodes 11 of the TFTs 10 are formed integrally with the address lines 21. The address line 21 and the gate electrode 11 are formed as thin as possible in order to reduce the step between the substrate 1 and the surface of the address line 21 and the gate electrode 11. Is anodized except for the terminal portion 21a in order to compensate for the withstand voltage. In FIG.
a is an oxide film formed by the anodic oxidation.
【０００６】また、上記ＴＦＴ１０のゲート絶縁膜１２
は、基板１のほぼ全面にわたって形成されており、上記
アドレスライン２１は前記ゲート絶縁膜１２で覆われて
いる。そして、画素電極（透明電極）２０は、ＴＦＴ１
０の側方に位置させてゲート絶縁膜（透明膜）１２の上
に形成されており、この画素電極２０は、その一端縁部
においてＴＦＴ１０のソース電極１５に接続されてい
る。The gate insulating film 12 of the TFT 10
Are formed over substantially the entire surface of the substrate 1, and the address lines 21 are covered with the gate insulating film 12. The pixel electrode (transparent electrode) 20 is a TFT1
The pixel electrode 20 is formed on the gate insulating film (transparent film) 12 so as to be located on the side of 0, and the pixel electrode 20 is connected to the source electrode 15 of the TFT 10 at one edge.
【０００７】さらに、上記ＴＦＴ１０は、Ｓi Ｎからな
る層間絶縁膜２３によって覆われている。この層間絶縁
膜２３は、ＴＦＴ形成部からデータライン配線部にわた
って形成されており、データライン２２は前記層間絶縁
膜２３の上に配線され、この層間絶縁膜２３に設けたコ
ンタクト孔２３ａにおいてＴＦＴ１０のドレイン電極１
６に接続されている。Further, the TFT 10 is covered with an interlayer insulating film 23 made of SiN. The interlayer insulating film 23 is formed from the TFT forming portion to the data line wiring portion. The data line 22 is wired on the interlayer insulating film 23, and the TFT 10 is formed in a contact hole 23 a provided in the interlayer insulating film 23. Drain electrode 1
6 is connected.
【０００８】そして、上記データライン２２は、Ｓi Ｎ
からなる保護絶縁膜２４によって覆われており、その端
子部２２ａは、前記保護絶縁膜２４に開口を形成するこ
とによって露出されている。[0008] The data line 22 is a SiN
The terminal portion 22a is exposed by forming an opening in the protective insulating film 24.
【０００９】図１４は従来のＴＦＴパネルにおけるデー
タライン端子部の平面図、図１５は図１４のXV−XV線に
沿う断面図であり、保護絶縁膜２４に設ける端子部露出
開口２４ａは、データライン端子部２２ａの周縁部から
の腐食を防ぐために、この端子部２２ａをその周縁部を
除いて露出させる大きさに形成されている。FIG. 14 is a plan view of a data line terminal portion in a conventional TFT panel, and FIG. 15 is a cross-sectional view taken along line XV-XV of FIG. In order to prevent corrosion from the peripheral portion of the line terminal portion 22a, the terminal portion 22a is formed in such a size that the terminal portion 22a is exposed except for the peripheral portion.
【００１０】すなわち、端子部２２ａの全体が露出して
いる場合を考えると、端子部２２ａの表面はこの端子部
２２ａに駆動回路を接続することによって覆われるた
め、端子部２２ａの表面側からの腐食は発生しないが、
端子部２２ａの周縁部は剥き出しになっているため、長
期間のうちに空気中の湿気によって端子部２２ａがその
周縁部から腐食してゆき、この腐食の進行により、つい
には駆動回路との接続不良を発生する。That is, considering the case where the entire terminal portion 22a is exposed, the surface of the terminal portion 22a is covered by connecting a drive circuit to the terminal portion 22a, so that the surface from the surface side of the terminal portion 22a is covered. No corrosion occurs,
Since the peripheral portion of the terminal portion 22a is exposed, the terminal portion 22a is corroded from the peripheral portion by moisture in the air over a long period of time, and due to the progress of the corrosion, the terminal portion 22a is finally connected to the drive circuit. A defect occurs.
【００１１】そこで、このＴＦＴパネルでは、保護絶縁
膜２４に設ける端子部露出開口２４ａを上記のような大
きさに形成して、端子部２２ａの周縁部を保護絶縁膜２
４で覆い、端子部２２ａの周縁部からの腐食を防いでい
る。Therefore, in this TFT panel, the terminal portion exposure opening 24a provided in the protective insulating film 24 is formed in the above-described size, and the peripheral portion of the terminal portion 22a is formed on the protective insulating film 2.
4 to prevent corrosion from the periphery of the terminal portion 22a.
【００１２】なお、このＴＦＴパネルでは、図１４およ
び図１５に示したように、データライン端子部２２ａの
形成部には上記層間絶縁膜２３を形成せず、データライ
ン２２の端子部２２ａをゲート絶縁膜１２の上に形成し
ている。In this TFT panel, as shown in FIGS. 14 and 15, the interlayer insulating film 23 is not formed in the formation portion of the data line terminal portion 22a, and the terminal portion 22a of the data line 22 is gated. It is formed on the insulating film 12.
【００１３】また、上記保護絶縁膜２４は、一般に、基
板１のほぼ全面にわたって、各画素電極２０に対応する
部分にそれぞれ開口を形成した格子状パターンに形成さ
れており、データライン２２だけでなくＴＦＴ１０およ
びアドレスライン２１の形成部も覆っている。The protective insulating film 24 is generally formed in a lattice pattern having openings formed in portions corresponding to the respective pixel electrodes 20 over substantially the entire surface of the substrate 1. The formation portions of the TFT 10 and the address line 21 are also covered.
【００１４】そして、アドレスライン２１の端子部２１
ａは、図示しないが、上記ゲート絶縁膜１２と前記保護
絶縁膜２４とに開口を設けることによって露出されてい
る。なお、ゲート絶縁膜１２と保護絶縁膜２４に設ける
端子部露出開口のいずれか一方または両方は、前記端子
部２１ａの周縁部からの腐食を防ぐために、端子部２１
ａをその周縁部を除いて露出させる大きさに形成されて
おり、したがって、アドレスライン２１の端子部２１ａ
も、その周縁部をゲート絶縁膜１２と保護絶縁膜２４と
の少なくとも一方で覆われている。The terminal portion 21 of the address line 21
Although not shown, a is exposed by providing openings in the gate insulating film 12 and the protective insulating film 24. One or both of the terminal portion exposure openings provided in the gate insulating film 12 and the protective insulating film 24 are provided with a terminal portion 21a to prevent corrosion from the peripheral portion of the terminal portion 21a.
a except for the peripheral portion thereof, so that the terminal portion 21a of the address line 21 is formed.
Also, the periphery is covered with at least one of the gate insulating film 12 and the protective insulating film 24.
【００１５】ところで、上記ＴＦＴパネルにおいては、
アドレスライン２１およびデータライン２２のライン抵
抗を小さくするために、これらライン２１，２２を、低
抵抗のＡl （アルミニウム）系金属、例えばＡl にＴi
（チタン）またはＴa （タンタル）等の高融点金属を微
少量（数重量％）含有させたＡl 系合金で形成されてい
る。By the way, in the above TFT panel,
In order to reduce the line resistance of the address line 21 and the data line 22, these lines 21 and 22 are connected to a low-resistance Al (aluminum) metal, for example, Al.
It is formed of an Al-based alloy containing a very small amount (several weight%) of a high melting point metal such as (titanium) or Ta (tantalum).
【００１６】また、上記アドレスライン２１とデータラ
イン２２とのうち、下層のライン、つまり基板１上に配
線するアドレスライン２１は、上述したように、基板１
面との段差を小さくするために薄く形成されるが、上層
のライン、つまり層間絶縁膜２３の上に配線するデータ
ライン２２は、ライン抵抗をより小さくするために、あ
る程度厚く形成されている。Further, of the address lines 21 and the data lines 22, lower lines, that is, the address lines 21 wired on the substrate 1, are connected to the substrate 1 as described above.
Although it is formed thin in order to reduce the step with respect to the surface, the upper layer line, that is, the data line 22 laid on the interlayer insulating film 23 is formed to be somewhat thicker in order to further reduce the line resistance.
【００１７】[0017]
【発明が解決しようとする課題】しかし、上記従来のＴ
ＦＴパネルは、その製造工程の最後に形成される保護絶
縁膜２４の成膜時に、データライン２２の端子部２２ａ
の表面にヒロックやホイスカ等の突起Ｐが図１５に示し
たように発生するという問題をもっている。However, the above conventional T
When the protective insulating film 24 is formed at the end of the manufacturing process of the FT panel, the terminal portion 22a of the data line 22 is formed.
There is a problem that projections P such as hillocks and whiskers are generated on the surface of the surface as shown in FIG.
【００１８】これは、Ａl 系の金属膜を数百℃に加熱す
るとその表面が荒れるためであり、保護絶縁膜２４の成
膜は、一般に、半導体膜の特性を変化させないために、
プラズマＣＶＤ装置により基板温度２２０〜２５０℃で
行なわれているが、この保護絶縁膜２４の成膜時に、Ａ
l 系金属膜からなるデータライン２２の端子部２２ａの
表面に上記突起Ｐが発生する。This is because the surface of the Al-based metal film is roughened when it is heated to several hundred degrees centigrade. In general, the formation of the protective insulating film 24 does not change the characteristics of the semiconductor film.
The plasma CVD apparatus is performed at a substrate temperature of 220 to 250 ° C.
The protrusion P is generated on the surface of the terminal portion 22a of the data line 22 made of an l-based metal film.
【００１９】この突起Ｐの発生は、加熱によって金属膜
に生ずる内部応力の緩和現象、つまり、金属膜に生じた
内部応力が金属膜の弱い部分に集中してこの部分の表面
が盛り上がる現象によると考えられており、この突起Ｐ
は主に金属膜のエッジ部付近に生じている。The occurrence of the projections P is based on the phenomenon of relaxation of the internal stress generated in the metal film by heating, that is, the phenomenon that the internal stress generated in the metal film concentrates on a weak portion of the metal film and the surface of this portion rises. This projection P
Are mainly generated near the edge of the metal film.
【００２０】なお、加熱によって金属膜に生ずる内部応
力は、金属膜の膜厚および幅が大きいほど大きく、した
がって上記突起Ｐは、データライン２２のうち、幅が極
く小さいライン部分には発生しないが、端子部２２ａは
その幅Ｗが１００〜１２０μｍと広いため、この端子部
２２ａに突起Ｐが発生する。The internal stress generated in the metal film due to heating increases as the thickness and width of the metal film increase. Therefore, the protrusion P does not occur in a portion of the data line 22 where the width is extremely small. However, since the width W of the terminal portion 22a is as large as 100 to 120 μm, a protrusion P is generated on the terminal portion 22a.
【００２１】そして、端子部２２ａに突起Ｐが発生する
と、成膜された保護絶縁膜２４が図１５に示したように
突起Ｐで突き破られて、この部分に欠陥が生じるため、
長期間のうちに、端子部２２ａが保護絶縁膜２４の欠陥
部分から腐食してゆき、この孔食の進行により、ついに
は駆動回路との接続不良を発生する。When the projection P is generated on the terminal portion 22a, the formed protective insulating film 24 is broken by the projection P as shown in FIG.
Over a long period of time, the terminal portion 22a is corroded from a defective portion of the protective insulating film 24, and due to the progress of the pitting corrosion, a connection failure with the drive circuit eventually occurs.
【００２２】なお、ゲート絶縁膜１２とブロッキング絶
縁膜１７および層間絶縁膜２３は、上記保護絶縁膜２４
と同様に、プラズマＣＶＤ装置により上述した基板温度
（２２０〜２５０℃）で成膜されており、したがって、
基板１上に配線されたアドレスライン２１は、これら絶
縁膜１２，１７，２３および保護絶縁膜２４の成膜時に
その都度加熱されるが、このアドレスライン２１の膜厚
は、基板１面との段差を小さくするためにできるだけ薄
くされており、従来のＴＦＴパネルでは、アドレスライ
ン２１の端子部２１ａもライン部分と同じ厚さにしてい
るため、アドレスライン２１の端子部２１ａには上記突
起Ｐは発生しない。Incidentally, the gate insulating film 12, the blocking insulating film 17 and the interlayer insulating film 23 are
Similarly to the above, the film is formed at the substrate temperature (220 to 250 ° C.) by the plasma CVD apparatus,
The address lines 21 wired on the substrate 1 are heated each time the insulating films 12, 17, 23 and the protective insulating film 24 are formed. In order to reduce the step, the thickness is made as thin as possible. In the conventional TFT panel, the terminal portion 21a of the address line 21 is also made the same thickness as the line portion. Does not occur.
【００２３】このため、従来のＴＦＴパネルでは、アド
レスライン２１の端子部２１ａには上述した孔食は生じ
ないが、データライン２２の端子部２２ａの孔食が進行
して駆動回路との接続不良を発生すると、ＴＦＴパネル
が、印加するデータ信号に対し正常に動作しなくなっ
て、液晶表示素子の寿命が尽きてしまう。For this reason, in the conventional TFT panel, the above-described pitting does not occur at the terminal portion 21a of the address line 21, but the pitting of the terminal portion 22a of the data line 22 progresses, and the connection with the drive circuit is poor. When this occurs, the TFT panel does not operate normally with respect to the applied data signal, and the life of the liquid crystal display element is exhausted.
【００２４】なお、上記ＴＦＴパネルは、ＴＦＴ１０を
逆スタガー構造としたものであるが、上述した突起の発
生による端子部の孔食は、ＴＦＴを他の構造としている
ＴＦＴパネルにおいても生じている。In the above-mentioned TFT panel, the TFT 10 has an inverted staggered structure. However, the above-described pitting of the terminal portion due to the occurrence of the protrusion also occurs in the TFT panel having another structure of the TFT.
【００２５】すなわち、ＴＦＴの構造には、逆スタガー
構造の他に、スタガー構造、コプラナー構造、逆コプラ
ナー構造等があり、ＴＦＴをスタガー構造またはコプラ
ナー構造としたＴＦＴパネルでは、ＴＦＴパネルにデー
タ信号を供給するデータラインを基板上に配線し、ゲー
ト信号を供給するアドレスラインを基板上に形成した絶
縁膜の上に配線している。また、ＴＦＴを逆コプラナー
構造としたＴＦＴパネルでは、上記ＴＦＴパネルと同様
に、アドレスラインを基板上に配線し、データラインを
基板上に形成した絶縁膜の上に配線している。That is, the TFT structure includes a staggered structure, a coplanar structure, an inverted coplanar structure, etc. in addition to the inverted staggered structure. In a TFT panel having a TFT in a staggered structure or a coplanar structure, a data signal is transmitted to the TFT panel. A data line to be supplied is wired on a substrate, and an address line to supply a gate signal is wired on an insulating film formed on the substrate. Further, in a TFT panel having a TFT with an inverted coplanar structure, similarly to the above-mentioned TFT panel, address lines are wired on a substrate, and data lines are wired on an insulating film formed on the substrate.
【００２６】そして、従来は、これらのＴＦＴパネルに
おいても、基板上に配線する下層ラインは基板面との段
差を小さくするためにできるだけ薄くし、その端子部も
同じ厚さにしているため、この下層ラインの端子部には
上記突起は発生しないが、上層ラインはある程度厚く形
成されているため、保護絶縁膜の成膜時に上層ラインの
端子部に突起が発生し、この突起により保護絶縁膜に欠
陥が生じて、上層ラインの端子部に孔食が発生する。Conventionally, even in these TFT panels, the lower layer lines wired on the substrate are made as thin as possible in order to reduce the level difference from the substrate surface, and the terminal portions are also made the same thickness. Although the above-mentioned protrusion does not occur at the terminal portion of the lower layer line, since the upper layer line is formed to be somewhat thick, a protrusion occurs at the terminal portion of the upper layer line when the protective insulating film is formed, and the protrusion causes the protrusion on the protective insulating film. Defects occur, causing pitting corrosion at the terminal portion of the upper layer line.
【００２７】このため、従来から、保護絶縁膜の成膜時
に上層ラインの端子部に突起を発生させないように、プ
ラズマＣＶＤ装置による保護絶縁膜の成膜を、ほとんど
加熱せずに行なうことが考えられているが、このように
して成膜した絶縁膜は、その膜質が粗で、保護絶縁膜と
しての信頼性に欠けるという問題をもっている。For this reason, conventionally, it has been considered that the formation of the protective insulating film by the plasma CVD apparatus is performed with almost no heating so that no projection is generated at the terminal portion of the upper layer line when the protective insulating film is formed. However, the insulating film formed as described above has a problem that the film quality is rough and lacks reliability as a protective insulating film.
【００２８】本発明の目的は、保護絶縁膜の成膜を良好
な膜質が得られる加熱成膜で行なっても、その成膜時に
上層ラインの端子部に突起が発生することはないＴＦＴ
パネルを提供することにある。An object of the present invention is to provide a TFT in which no protrusion is generated at the terminal of the upper layer line during the formation of a protective insulating film even when the film is formed by heating to obtain good film quality.
To provide a panel.
【００２９】[0029]
【課題を解決するための手段】本発明は、絶縁性基板の
上に、薄膜トランジスタと、前記基板上に配線されて前
記薄膜トランジスタにゲート信号またはデータ信号を供
給する下層ラインと、前記基板上に形成した絶縁膜の上
に配線されて前記薄膜トランジスタにデータ信号または
ゲート信号を供給する上層ラインとを設けるとともに、
前記上層ラインを保護絶縁膜で覆い、この保護絶縁膜
に、前記上層ラインの端子部をその周縁部を除いて露出
させる開口を形成した薄膜トランジスタパネルにおい
て、前記下層ラインと上層ラインとのうち少なくとも上
層ラインの端子部を、局部的に互いに連続する複数の領
域に分割したことを特徴とするものである。According to the present invention, there is provided a thin film transistor on an insulating substrate, a lower line wired on the substrate to supply a gate signal or a data signal to the thin film transistor, and formed on the substrate. And an upper line for supplying a data signal or a gate signal to the thin film transistor is provided on the insulating film, and
In a thin film transistor panel in which the upper layer line is covered with a protective insulating film and an opening exposing a terminal portion of the upper layer line excluding its peripheral portion is formed in the protective insulating film, at least the upper layer of the lower layer line and the upper layer line is formed. The terminal portion of the line is divided into a plurality of regions which are locally continuous with each other.
【００３０】なお、良好な膜質の保護絶縁膜を得るに
は、この保護絶縁膜を２２０〜２５０℃で成膜すること
が望ましく、また、上層ラインのライン抵抗を小さくす
るには、この上層ラインおよびその端子部の膜厚を、２
００〜３５０ｎｍの厚さにするのが望ましいが、その場
合は、前記端子部の各分割領域の幅を５０〜４０μｍ以
下にすればよい。In order to obtain a protective insulating film of good quality, it is desirable to form this protective insulating film at a temperature of 220 to 250 ° C. And the thickness of the terminal portion is 2
It is preferable that the thickness be in the range of 00 to 350 nm. In this case, the width of each divided region of the terminal portion may be set to 50 to 40 μm or less.
【００３１】また、上層ラインの端子部の例は、その中
央に設けた端子長さ方向に沿うスリットにより分割さ
れ、この各分割領域が前記スリットの端部の外側におい
て互いに連続しているもの、あるいは、端子部の周縁に
沿わせて枠状に設けた少なくとも一部に非連続部を有す
るスリットにより中央の広幅領域と周縁の狭幅領域とに
分割され、この各分割領域が前記スリットの非連続部に
おいて互いに連続しているもの等でもよい。An example of the terminal portion of the upper layer line is divided by a slit provided at the center thereof along the terminal length direction, and each divided region is continuous with each other outside the end of the slit. Alternatively, the slit is divided into a wide area at the center and a narrow area at the periphery by a slit having a discontinuous portion in at least a part provided in a frame shape along the periphery of the terminal part, and each divided area is formed by a non-slit of the slit. Those that are continuous with each other in the continuous portion may be used.
【００３２】[0032]
【作用】本発明のＴＦＴパネルによれば、上層ラインの
端子部を、局部的に互いに連続する複数の領域に分割し
ているため、この端子部の各分割領域の幅は小さく、し
たがって、保護絶縁膜の成膜を良好な膜質が得られる加
熱成膜で行なっても、その成膜時に上層ラインの端子部
に突起が発生することはない。According to the TFT panel of the present invention, the terminal portion of the upper layer line is divided into a plurality of regions which are locally continuous with each other. Even if the insulating film is formed by heating film formation that can obtain good film quality, no projection is generated at the terminal portion of the upper layer line during the film formation.
【００３３】[0033]
【実施例】以下、本発明をアクティブマトリックス液晶
表示素子に用いられるＴＦＴパネルに適用した実施例を
図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to a TFT panel used in an active matrix liquid crystal display device will be described below with reference to the drawings.
【００３４】図１〜図９は本発明の第１の実施例を示し
ており、図１はＴＦＴパネルのデータライン端子部の平
面図、図２は図１のII−II線に沿う断面図、図３は図１
の III−III 線に沿う断面図である。また、図４はＴＦ
Ｔパネルのアドレスライン端子部の平面図、図５は図４
の V−V 線に沿う断面図、図６は図４のVI−VI線に沿う
断面図である。なお、この実施例のＴＦＴパネルは、Ｔ
ＦＴを逆スタガー構造としたものであり、このＴＦＴは
図１３に示したものと同じであるから、その説明は省略
する。1 to 9 show a first embodiment of the present invention. FIG. 1 is a plan view of a data line terminal portion of a TFT panel, and FIG. 2 is a sectional view taken along the line II-II of FIG. FIG. 3 shows FIG.
FIG. 3 is a sectional view taken along line III-III of FIG. FIG. 4 shows TF
FIG. 5 is a plan view of an address line terminal portion of the T panel, and FIG.
6 is a sectional view taken along line V-V of FIG. 6, and FIG. 6 is a sectional view taken along line VI-VI of FIG. Note that the TFT panel of this embodiment is
The FT has an inverted staggered structure, and this TFT is the same as that shown in FIG.
【００３５】まず、図１〜図３に示したデータライン端
子部について説明する。なお、図１〜図３において、図
１４および図１５に示した従来のＴＦＴパネルと対応す
るものには同符号を付し、重複する説明を省略する。First, the data line terminal shown in FIGS. 1 to 3 will be described. In FIGS. 1 to 3, those corresponding to the conventional TFT panels shown in FIGS. 14 and 15 are denoted by the same reference numerals, and redundant description will be omitted.
【００３６】この実施例のＴＦＴパネルは、基板１上に
形成したゲート絶縁膜１２および層間絶縁膜２３の上に
配線するデータライン３２の端子部３２ａを、その中央
に設けた端子長さ方向に沿うスリット３３により２つの
領域Ａ1 ，Ａ2 に均等分割し、この各分割領域Ａ1 ，Ａ
2 を前記スリット３３の端部の外側において互いに連続
させた形状としたものである。In the TFT panel of this embodiment, the terminal portions 32a of the data lines 32 to be wired on the gate insulating film 12 and the interlayer insulating film 23 formed on the substrate 1 are arranged in the terminal length direction provided at the center thereof. It is equally divided into two areas A1 and A2 by the slits 33 along the divided areas A1 and A2.
2 has a shape continuous with each other outside the end of the slit 33.
【００３７】なお、この実施例では、上記スリット３３
を、その一端が端子部３２ａの外端縁（ライン部につな
がる側の縁部に対して反対側の縁部）に開放させて、端
子部３２ａの長さより僅かに短い長さに形成し、上記各
分割領域Ａ1 ，Ａ2 を、端子部３２ａのライン部側縁部
において局部的に連続させている。In this embodiment, the slit 33
One end thereof is opened to the outer edge of the terminal portion 32a (the edge opposite to the edge connected to the line portion) to form a length slightly shorter than the length of the terminal portion 32a, Each of the divided areas A1 and A2 is locally continuous at the line side edge of the terminal portion 32a.
【００３８】また、上記データライン３２は、Ａl にＴ
i またはＴa 等の高融点金属を数重量％含有させたＡl
系合金等のＡl 系金属膜からなっており、そのライン部
は極く小さい幅（２０〜４０μｍ程度）に形成され、端
子部３２ａはその全幅Ｗ0 が１００〜１２０μｍの広幅
部とされている。The data line 32 is connected to Al by T
Al containing several weight% of high melting point metal such as i or Ta
The line portion is formed to have an extremely small width (about 20 to 40 μm), and the terminal portion 32a is a wide portion having a total width W0 of 100 to 120 μm.
【００３９】そして、上記データライン３２は、従来の
ＴＦＴパネルと同様に、Ｓi Ｎ等からなる保護絶縁膜２
４で覆われており、データライン３２の端子部３２ａ
は、前記保護絶縁膜２４に開口２４ａを設けることによ
って露出されている。この開口２４ａは、前記端子部３
２ａをその周縁部を除いて露出させる大きさに形成され
ており、端子部３２ａは、その周縁部を保護絶縁膜２４
で覆われて、周縁部からの腐食を防止されている。The data line 32 is made of a protective insulating film 2 made of SiN or the like, similarly to the conventional TFT panel.
4 and the terminal portion 32a of the data line 32
Are exposed by providing an opening 24a in the protective insulating film 24. The opening 24a is connected to the terminal 3
The terminal portion 32a is formed so as to expose the peripheral edge portion of the protective insulating film 24.
To prevent corrosion from the periphery.
【００４０】このＴＦＴパネルにおいては、上記データ
ライン３２の端子部３２ａを、局部的に互いに連続する
２つの領域Ａ1 ，Ａ2 に分割しているため、この端子部
３２ａの各分割領域Ａ1 ，Ａ2 の幅Ｗ1 ，Ｗ2 は小さ
く、したがって、保護絶縁膜２４の成膜を良好な膜質が
得られる加熱成膜で行なっても、その成膜時に前記端子
部３２ａにヒロックやホイスカ等の突起が発生すること
はない。In this TFT panel, since the terminal portion 32a of the data line 32 is divided into two regions A1 and A2 which are locally continuous with each other, each of the divided regions A1 and A2 of the terminal portion 32a is divided into two regions A1 and A2. The widths W1 and W2 are small. Therefore, even if the protective insulating film 24 is formed by heating to obtain a good film quality, projections such as hillocks and whiskers are generated in the terminal portions 32a during the film formation. There is no.
【００４１】上記端子部３２ａの各分割領域Ａ1 ，Ａ2
の幅Ｗ1 ，Ｗ2 は、端子部３２ａの膜厚と、保護絶縁膜
２４の成膜温度（基板温度）とに応じて、次のように選
べばよい。Each divided area A1, A2 of the terminal portion 32a
May be selected as follows according to the thickness of the terminal portion 32a and the deposition temperature (substrate temperature) of the protective insulating film 24.
【００４２】すなわち、図７〜図９は、Ａl にＴi また
はＴa を約５重量％含有させたＡl系合金からなる金属
膜で形成したラインを加熱して、上記突起の発生を調べ
た結果を示している。7 to 9 show the results obtained by heating a line formed of a metal film made of an Al-based alloy containing about 5% by weight of Ti or Ta in Al, and examining the occurrence of the protrusions. Is shown.
【００４３】図７は、上記金属膜のライン幅を５０μｍ
とし、その膜厚を３５０ｎｍとしたときの、加熱温度と
発生突起数との関係を示しており、この場合は、２２０
℃以下の加熱温度では突起は発生せず、加熱温度が２２
０℃を越えると突起が発生し、この突起の数が加熱温度
を高くするのにともなって増加する。FIG. 7 shows that the line width of the metal film is 50 μm.
The relationship between the heating temperature and the number of generated protrusions when the film thickness is 350 nm is shown.
No projections were formed at a heating temperature of 22 ° C. or less, and the heating temperature was 22 ° C.
When the temperature exceeds 0 ° C., projections are generated, and the number of the projections increases as the heating temperature is increased.
【００４４】図８は、加熱温度を２５０℃とし、金属膜
のライン幅を５０μｍとしたときの、金属膜の膜厚と発
生突起数との関係を示しており、この場合は、膜厚が２
００ｎｍ以下では突起は発生せず、膜厚が２００ｎｍを
越えると突起が発生し、この突起の数が膜厚を厚くする
のにともなって増加する。FIG. 8 shows the relationship between the thickness of the metal film and the number of generated projections when the heating temperature is set to 250 ° C. and the line width of the metal film is set to 50 μm. 2
When the thickness is less than 00 nm, no projection is generated. When the film thickness exceeds 200 nm, a projection is generated. The number of the projections increases as the film thickness increases.
【００４５】図９は、加熱温度を２５０℃とし、金属膜
の膜厚を３５０ｎｍとしたときの、金属膜のライン幅と
発生突起数との関係を示しており、この場合は、ライン
幅が４０μｍ以下では突起は発生せず、ライン幅が４０
μｍを越えると突起が発生し、この突起の数がライン幅
を大きくするのにともなって増加する。FIG. 9 shows the relationship between the line width of the metal film and the number of generated projections when the heating temperature is 250 ° C. and the thickness of the metal film is 350 nm. When the thickness is 40 μm or less, no protrusion occurs, and the line width is 40 μm or less.
If it exceeds μm, protrusions are generated, and the number of protrusions increases as the line width increases.
【００４６】一方、Ｓi Ｎ等からなる保護絶縁膜２４を
プラズマＣＶＤ装置により成膜する場合、良好な膜質に
絶縁膜を得るには、この保護絶縁膜２４を、２２０〜２
５０℃で成膜することが望ましく、また、データライン
３２のライン抵抗を小さくするには、このデータライン
３２およびその端子部３２ａの膜厚を、２００〜３５０
ｎｍとある程度厚くするのが望ましい。On the other hand, when the protective insulating film 24 made of SiN or the like is formed by a plasma CVD apparatus, in order to obtain an insulating film having good film quality, the protective insulating film 24 must be formed of 220 to 2 parts.
It is desirable to form the film at 50 ° C. In order to reduce the line resistance of the data line 32, the film thickness of the data line 32 and its terminal portion 32a is set to 200 to 350
It is desirable that the thickness be as large as nm.
【００４７】この条件を満足し、しかも保護絶縁膜２４
の成膜時に端子部３２ａに突起を発生させないようにす
るには、上記端子部３２ａの各分割領域Ａ1 ，Ａ2 の幅
Ｗ1，Ｗ2 を５０〜４０μｍ以下にすればよい。This condition is satisfied, and the protective insulating film 24
In order to prevent projections from being generated in the terminal portion 32a during the film formation of the above, the widths W1 and W2 of the divided areas A1 and A2 of the terminal portion 32a may be set to 50 to 40 μm or less.
【００４８】すなわち、例えばデータライン３２および
その端子部３２ａの膜厚を３５０ｎｍとし、保護絶縁膜
２４を２２０℃で成膜する場合は、図７に示した加熱温
度と突起数の関係のように、ライン幅が５０μｍ以下で
あれば突起は発生しないため、この場合は、上記端子部
３２ａの各分割領域Ａ1 ，Ａ2 の幅Ｗ1 ，Ｗ2 を５０μ
ｍ以下にすればよい。That is, for example, when the thickness of the data line 32 and its terminal portion 32a is 350 nm and the protective insulating film 24 is formed at 220 ° C., as shown in the relationship between the heating temperature and the number of protrusions shown in FIG. If the line width is 50 .mu.m or less, no projection is generated. In this case, the widths W1 and W2 of the divided areas A1 and A2 of the terminal portion 32a are set to 50 .mu.m.
m or less.
【００４９】これは、データライン３２およびその端子
部３２ａの膜厚を２００ｎｍとし、保護絶縁膜２４を２
５０℃で成膜する場合も同様であり、この場合も、図８
に示した膜厚と突起数の関係のように、ライン幅が５０
μｍ以下であれば突起は発生しないため、上記端子部３
２ａの各分割領域Ａ1 ，Ａ2 の幅Ｗ1 ，Ｗ2 を５０μｍ
以下にすればよい。This is because the thickness of the data line 32 and its terminal portion 32a is 200 nm, and the thickness of the protective insulating film 24 is 2 nm.
The same applies to the case where the film is formed at 50 ° C.
As shown in the relationship between the film thickness and the number of protrusions shown in FIG.
If it is less than μm, no protrusion is generated.
The width W1 and W2 of each of the divided areas A1 and A2 in FIG.
What should be done below.
【００５０】また、データライン３２およびその端子部
３２ａの膜厚を３５０ｎｍとし、保護絶縁膜２４を２５
０℃で成膜する場合は、図９に示したライン幅と突起数
の関係のように、ライン幅が４０μｍ以下であれば突起
は発生しないから、この場合は、上記端子部３２ａの各
分割領域Ａ1 ，Ａ2 の幅Ｗ1 ，Ｗ2 を４０μｍ以下にす
ればよい。The thickness of the data line 32 and its terminal portion 32a is 350 nm, and the thickness of the protective insulating film 24 is 25 nm.
When the film is formed at 0 ° C., no protrusion occurs when the line width is 40 μm or less, as in the relationship between the line width and the number of protrusions shown in FIG. The widths W1 and W2 of the regions A1 and A2 may be set to 40 μm or less.
【００５１】なお、データライン３２およびその端子部
３２ａの膜厚を２００ｎｍとし、保護絶縁膜２４を２２
０℃で成膜する場合は、端子部３２ａの各分割領域Ａ1
，Ａ2 の幅Ｗ1 ，Ｗ2 を５０μｍより若干大きくして
も突起はほとんど発生しないが、この場合にも分割領域
Ａ1 ，Ａ2 の幅Ｗ1 ，Ｗ2 を５０μｍ以下にすれば、よ
り完全に突起の発生をなくすことができる。It is to be noted that the data line 32 and its terminal portion 32a have a thickness of 200 nm, and the protective insulating film 24 has a thickness of 22 nm.
When the film is formed at 0 ° C., each divided area A1 of the terminal portion 32a is formed.
When the widths W1 and W2 of A2 and A2 are slightly larger than 50 .mu.m, almost no protrusion occurs. In this case as well, if the widths W1 and W2 of the divided areas A1 and A2 are set to 50 .mu.m or less, the protrusion can be more completely generated. Can be eliminated.
【００５２】そして、このＴＦＴパネルによれば、保護
絶縁膜２４の成膜を良好な膜質が得られる加熱成膜で行
なっても、その成膜時にデータライン３２の端子部３２
ａに突起が発生することはないため、従来のＴＦＴパネ
ルのように、成膜された保護絶縁膜突起で突き破られて
欠陥を生じ、長期間のうちに保護絶縁膜の欠陥部分から
の孔食によりデータラインの端子部が腐食して、駆動回
路との接続不良を発生することはない。According to this TFT panel, even if the protective insulating film 24 is formed by heating to obtain a good film quality, the terminal portion 32 of the data line 32 is formed at the time of the film formation.
Since no protrusion is generated on the protective insulating film, a defect is caused by the protrusion of the formed protective insulating film as in a conventional TFT panel, and a hole is formed from a defective portion of the protective insulating film within a long period of time. The eclipse does not corrode the terminal portion of the data line and does not cause a connection failure with the drive circuit.
【００５３】次に、図４〜図６に示したアドレスライン
端子部について説明すると、この実施例では、基板１上
に配線するアドレスライン３１の端子部３１Ａを、駆動
回路との接続抵抗を小さくするために、アドレスライン
３１と一体に形成した下層端子膜３１ａの上に、上記デ
ータライン３２と同じ金属膜からなる上層端子膜３１ｂ
を積層した二層膜構造としている。Next, the address line terminal section shown in FIGS. 4 to 6 will be described. In this embodiment, the terminal section 31A of the address line 31 wired on the substrate 1 is reduced in connection resistance with the drive circuit. Therefore, an upper terminal film 31b made of the same metal film as the data line 32 is formed on a lower terminal film 31a formed integrally with the address line 31.
Are laminated to form a two-layer film structure.
【００５４】なお、前記上層端子膜３１ｂは、アドレス
ライン３１を覆って形成したゲート絶縁膜１２に上記下
層端子膜３１ａをその周縁部を除いて露出させる開口１
２ａを形成し、その後にデータライン用金属膜（２００
〜３５０ｎｍの膜厚のＡl 系金属膜）をスパッタ装置等
により成膜して、この金属膜をフォトリソグラフィ法に
よりパターニングする方法で形成されたものであり、こ
の上層端子膜３１ｂは、ゲート絶縁膜１２に設けた開口
１２ａに形成されるため、その外形は上記下層端子膜３
１ａの外形より僅かに小さくなっている。The upper terminal film 31b is formed in the opening 1 for exposing the lower terminal film 31a to the gate insulating film 12 formed so as to cover the address line 31 except for the peripheral portion thereof.
2a is formed, and then the data line metal film (200
An Al-based metal film having a thickness of about 350 nm is formed by a sputtering apparatus or the like, and the metal film is patterned by a photolithography method. The upper terminal film 31b is a gate insulating film. 12 is formed in the opening 12 a provided in the lower terminal film 3.
It is slightly smaller than the outer shape of 1a.
【００５５】また、上記アドレスライン３１は、Ａl に
Ｔi またはＴa 等の高融点金属を数重量％含有させたＡ
l 系合金等のＡl 系金属膜からなっており、そのライン
部は極く小さい幅（２０〜４０μｍ程度）に形成され、
下層端子膜３１ａ部分はその全幅が１００〜１２０μｍ
の広幅部とされている。なお、このアドレスライン３１
は、基板１面との段差を小さくするために、１５０ｎｍ
程度の薄い膜厚に形成されており、またそのライン部の
表面には陽極酸化膜ａが生成されている。The address line 31 is composed of Al containing a high-melting-point metal such as Ti or Ta at several weight%.
It is made of an Al-based metal film such as an l-based alloy, and its line portion is formed with an extremely small width (about 20 to 40 μm).
The lower terminal film 31a has a total width of 100 to 120 μm.
It is a wide part. Note that this address line 31
Is 150 nm in order to reduce the level difference from the substrate 1 surface.
An anodic oxide film a is formed on the surface of the line portion.
【００５６】そして、上記下層端子膜３１ａとその上に
積層した上層端子膜３１ｂとからなるアドレスライン端
子部３１Ａは、上記データライン３２の端子部３２ａと
同様に、その中央に設けた端子長さ方向に沿うスリット
３４により、それぞれの幅が５０〜４０μｍ以下の２つ
の領域Ｂ1 ，Ｂ2 に均等分割されている。The address line terminal portion 31A composed of the lower terminal film 31a and the upper terminal film 31b laminated thereon has a terminal length provided at the center thereof similarly to the terminal portion 32a of the data line 32. The slits 34 along the direction are equally divided into two regions B1 and B2 each having a width of 50 to 40 μm or less.
【００５７】なお、上記スリット３４は、上記データラ
イン用金属膜をパターニングする際に同時に形成された
ものであり、このスリット３４は、下層端子膜３１ａと
上層端子膜３１ｂとの両方に同じ形状に形成されてい
る。The slits 34 are formed at the same time as the data line metal film is patterned. The slits 34 are formed in the same shape in both the lower terminal film 31a and the upper terminal film 31b. Is formed.
【００５８】また、このアドレスライン３１の端子部３
１Ａは、保護絶縁膜２４に開口２４ｂを設けることによ
って露出されている。この開口２４ｂは、前記端子部３
１Ａをその周縁部を除いて露出させる大きさに形成され
ており、端子部３１Ａは、その周縁部を保護絶縁膜２４
で覆われて周縁部からの腐食を防止されている。The terminal 3 of the address line 31
1A is exposed by providing an opening 24b in the protective insulating film 24. The opening 24b is connected to the terminal 3
The terminal portion 31A is formed so as to expose the peripheral portion of the protective insulating film 24A.
To prevent corrosion from the periphery.
【００５９】このＴＦＴパネルにおいては、上記アドス
ライン３１の端子部３１Ａを、Ａl系金属膜からなる下
層端子膜３１ａと上層端子膜３１ｂとの二層膜構造とし
ているが、保護絶縁膜２４の成膜を良好な膜質が得られ
る加熱成膜で行なっても、その成膜時に前記端子部３２
ａにヒロックやホイスカ等の突起が発生することはな
い。In this TFT panel, the terminal portion 31A of the above-mentioned address line 31 has a two-layer film structure of a lower terminal film 31a and an upper terminal film 31b made of an Al-based metal film. Is carried out by heating film formation to obtain good film quality, the terminal portion 32 is formed at the time of film formation.
No protrusions such as hillocks and whiskers are generated on a.
【００６０】すなわち、上記端子部３１Ａの下層端子膜
３１ａは、アドレスライン３１に一体に形成された、膜
厚が１５０ｎｍ程度の薄い膜であり、Ａl 系金属膜の膜
厚がこの程度であれば、保護絶縁膜２４を２２０〜２５
０℃で加熱成膜しても突起を発生することはない。な
お、この実施例では、この下層端子膜３１ａもスリット
３４により２つの領域Ｂ1 ，Ｂ2 に分割しているが、こ
の下層端子膜３１ａを複数の領域に分割しておかなくて
も、突起の発生はない。That is, the lower terminal film 31a of the terminal portion 31A is a thin film formed integrally with the address line 31 and having a thickness of about 150 nm. , 220 to 25 of the protective insulating film 24
No protrusion is generated even when the film is formed by heating at 0 ° C. In this embodiment, the lower terminal film 31a is also divided into two regions B1 and B2 by the slit 34. However, even if the lower terminal film 31a is not divided into a plurality of regions, the generation of protrusions may occur. There is no.
【００６１】また、上記下層端子膜３１ａは、ＴＦＴパ
ネルの製造過程において、ゲート絶縁膜１２、図１３に
示したブロッキング絶縁膜１７、層間絶縁膜２３を成膜
する際にもその成膜温度（２２０〜２５０℃）に加熱さ
れるが、これら絶縁膜の成膜時にも、下層端子膜３１ａ
に突起が発生することはない。The lower terminal film 31a is formed at the same temperature as the gate insulating film 12, the blocking insulating film 17 and the interlayer insulating film 23 shown in FIG. (220 to 250 ° C.), but the lower terminal film 31 a
No protrusion is generated on the surface.
【００６２】一方、上記端子部３１Ａの上層端子膜３１
ｂは、データライン３２と同じ膜厚（２００〜３５０ｎ
ｍ）の膜厚のＡl 系金属膜であるが、この上層端子膜３
１ｂは、スリット３４により２つの領域Ｂ1 ，Ｂ2 に分
割されているため、その各分割領域Ａ1 ，Ａ2 の幅は小
さく（５０〜４０μｍ以下）、したがって、上述したデ
ータライン３２の端子部３２ａと同様に、保護絶縁膜２
４の成膜時に突起が発生することはない。On the other hand, the upper terminal film 31 of the terminal portion 31A
b is the same film thickness as the data line 32 (200 to 350 n
m) is an Al-based metal film having a thickness of
1b is divided into two regions B1 and B2 by the slit 34, the width of each of the divided regions A1 and A2 is small (50 to 40 .mu.m or less), and therefore the same as the terminal portion 32a of the data line 32 described above. And a protective insulating film 2
No protrusion occurs during the film formation of No. 4.
【００６３】なお、上記実施例では、アドレスライン３
１の端子部３１Ａを、下層端子膜３１ａの上に上層端子
膜３１ｂを積層した二層膜構造としているが、この端子
部３１Ａは、アドレスライン３１と一体に形成した膜厚
が１５０ｎｍ程度の下層端子膜３１ａだけからなる単層
膜としてもよく、その場合は、アドレスライン３１の端
子部３１ａを分割しなくても、この端子部３１ａには突
起は発生しないから、少なくともデータライン３２の端
子部３２ａを分割すればよい。In the above embodiment, the address line 3
1 has a two-layered film structure in which an upper terminal film 31b is laminated on a lower terminal film 31a. This terminal portion 31A is formed integrally with the address line 31 and has a lower layer thickness of about 150 nm. A single-layer film composed of only the terminal film 31a may be used. In this case, even if the terminal portion 31a of the address line 31 is not divided, no projection is generated on the terminal portion 31a. 32a may be divided.
【００６４】また、上記実施例では、データライン３２
の端子部３２ａを、その中央に設けた端子長さ方向に沿
うスリット３３，３４により２つの領域Ａ1 ，Ａ2 に分
割しているが、この端子部３２ａの分割形状は任意でよ
く、要は、端子部が、局部的に互いに連続する複数の領
域に分割されていればよい。なお、この場合も、保護絶
縁膜２４は２２０〜２５０℃で加熱成膜し、上層ライン
であるデータライン３２は２００〜３５０ｎｍの膜厚に
するのが望ましいため、端子部の各分割領域の幅は５０
〜４０μｍ以下にすればよい。In the above embodiment, the data line 32
Is divided into two regions A1 and A2 by slits 33 and 34 provided at the center thereof along the terminal length direction. The division shape of the terminal portion 32a may be arbitrary. It is sufficient that the terminal portion is divided into a plurality of regions which are locally continuous with each other. Also in this case, it is preferable that the protective insulating film 24 is formed by heating at 220 to 250 ° C. and the data line 32 as the upper layer line has a thickness of 200 to 350 nm. Is 50
What is necessary is just to make it below 40 micrometers.
【００６５】図１０および図１１は本発明の第２の実施
例を示しており、図１０はＴＦＴパネルのデータライン
端子部の平面図、図１１は図１０のXI−XI線に沿う断面
図である。なお、図１０および図１１において、図１〜
図３に示したものと対応するものについては、図に同符
号を付してその説明を省略する。FIGS. 10 and 11 show a second embodiment of the present invention. FIG. 10 is a plan view of a data line terminal portion of a TFT panel, and FIG. 11 is a sectional view taken along line XI-XI of FIG. It is. 10 and 11, FIGS.
Components corresponding to those shown in FIG. 3 are denoted by the same reference numerals in the drawings, and description thereof will be omitted.
【００６６】この実施例は、データライン３２の端子部
３２ａを、その周縁に沿わせて枠状に設けた４箇所に非
連続部３６を有するスリット３５により中央の広幅領域
Ｃ1と周縁の狭幅領域Ｃ2 とに分割され、この各分割領
域Ｃ1 ，Ｃ2 が前記スリット３５の各非連続部３６にお
いて互いに連続している形状とし、前記中央の広幅領域
Ｃ1 の幅Ｗ3 を５０〜４０μｍ以下、周縁の狭幅領域Ｃ
2 の幅Ｗ4 ，Ｗ5 をそれぞれ１０〜１５μｍ程度にした
ものである。In this embodiment, the terminal portion 32a of the data line 32 is formed in a frame-like shape along the periphery by slits 35 having four discontinuous portions 36 at the center and a wide area C1 at the center and a narrow width at the periphery. Each of the divided areas C1 and C2 has a shape continuous with each other at each of the discontinuous portions 36 of the slit 35. The width W3 of the central wide area C1 is 50 to 40 μm or less, and Narrow area C
The widths W4 and W5 of No. 2 are each set to about 10 to 15 .mu.m.
【００６７】なお、この実施例では、端子部３２ａの周
縁に沿わせて枠状に設けるスリット３５を、４箇所に非
連続部３６を有するものとしたが、このスリット３５
は、少なくとも一部に非連続部を有していればよい。In this embodiment, the slits 35 provided in a frame shape along the periphery of the terminal portion 32a have the discontinuous portions 36 at four positions.
Need only have a discontinuous portion in at least a part thereof.
【００６８】また、上記実施例のＴＦＴパネルは、ＴＦ
Ｔを逆スタガー構造としたものであるが、本発明は、Ｔ
ＦＴを、スタガー構造、コプラナー構造、逆コプラナー
構造等としたＴＦＴパネルにも適用できるもので、その
場合も、基板上に配線する下層ライン（ＴＦＴをスタガ
ー構造またはコプラナー構造としたＴＦＴパネルではデ
ータライン、ＴＦＴを逆コプラナー構造としたＴＦＴパ
ネルではアドレスライン）と、基板上に形成した絶縁膜
の上に配線する上層ライン（ＴＦＴをスタガー構造また
はコプラナー構造としたＴＦＴパネルではアドレスライ
ン、ＴＦＴを逆コプラナー構造としたＴＦＴパネルでは
データライン）とのうち、少なくとも、ある程度厚く形
成される上層ラインの端子部を、局部的に互いに連続す
る複数の領域に分割すればよい。Further, the TFT panel of the above-described embodiment has a TF
Although T has an inverted stagger structure, the present invention
The FT can be applied to a TFT panel having a staggered structure, a coplanar structure, an inverted coplanar structure, or the like. In this case, a lower layer line to be wired on a substrate (a data line is used for a TFT panel having a staggered or coplanar TFT). An address line for a TFT panel having a TFT with an inverted coplanar structure; and an upper layer line for wiring on an insulating film formed on a substrate (an address line and a TFT for a TFT panel having a staggered or coplanar TFT structure). In the TFT panel having the structure, at least the terminal portion of the upper layer line formed to be somewhat thicker may be divided into a plurality of regions which are locally continuous with each other.
【００６９】[0069]
【発明の効果】本発明のＴＦＴパネルは、その下層ライ
ンと上層ラインとのうち少なくとも上層ラインの端子部
を、局部的に互いに連続する複数の領域に分割したもの
であるから、保護絶縁膜の成膜を良好な膜質が得られる
加熱成膜で行なっても、その成膜時に上層ラインの端子
部に突起が発生することはなく、したがって、前記突起
により保護絶縁膜に欠陥が生じて上層ラインの端子部に
孔食が発生するのを防止することができる。According to the TFT panel of the present invention, at least the terminal portion of the upper layer line of the lower layer line and the upper layer line is divided into a plurality of regions which are locally continuous with each other. Even if the film formation is performed by heating film formation that provides good film quality, no protrusion is generated at the terminal portion of the upper layer line during the film formation. It is possible to prevent the occurrence of pitting corrosion in the terminal portions of the above.
【図１】本発明の第１の実施例を示すＴＦＴパネルのデ
ータライン端子部の平面図。FIG. 1 is a plan view of a data line terminal portion of a TFT panel according to a first embodiment of the present invention.
【図２】図１のＩＩ−ＩＩ線に沿う断面図。FIG. 2 is a sectional view taken along the line II-II in FIG.
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。FIG. 3 is a sectional view taken along the line III-III in FIG. 1;
【図４】ＴＦＴパネルのアドレスライン端子部の平面
図。FIG. 4 is a plan view of an address line terminal portion of the TFT panel.
【図５】図４のＶ−Ｖ線に沿う断面図。FIG. 5 is a sectional view taken along the line VV in FIG. 4;
【図６】図４のＶＩ−ＶＩ線に沿う断面図。FIG. 6 is a sectional view taken along the line VI-VI in FIG. 4;
【図７】金属膜のライン幅を５０μｍとし、その膜厚を
３５０ｎｍとしたときの、加熱温度と発生突起数との関
係を示す図。FIG. 7 is a diagram showing the relationship between the heating temperature and the number of generated protrusions when the line width of the metal film is 50 μm and the film thickness is 350 nm.
【図８】加熱温度を２５０℃とし、金属膜のライン幅を
５０μｍとしたときの、金属膜の膜厚と発生突起数との
関係を示す図。FIG. 8 is a diagram showing the relationship between the thickness of the metal film and the number of generated protrusions when the heating temperature is 250 ° C. and the line width of the metal film is 50 μm.
【図９】加熱温度を２５０℃とし、金属膜の膜厚を３５
０ｎｍとしたときの、金属膜のライン幅と発生突起数と
の関係を示す図。FIG. 9 shows a heating temperature of 250 ° C. and a metal film thickness of 35.
The figure which shows the relationship between the line width of a metal film at the time of 0 nm, and the generation | occurrence | production protrusion number.
【図１０】本発明の第２の実施例を示すＴＦＴパネルの
データライン端子部の平面図。FIG. 10 is a plan view of a data line terminal portion of a TFT panel according to a second embodiment of the present invention.
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図。FIG. 11 is a sectional view taken along the line XI-XI in FIG. 10;
【図１２】従来のＴＦＴパネルの等価回路的平面図。FIG. 12 is an equivalent circuit plan view of a conventional TFT panel.
【図１３】従来のＴＦＴパネルの１つのＴＦＴ部分の断
面図。FIG. 13 is a cross-sectional view of one TFT portion of a conventional TFT panel.
【図１４】従来のＴＦＴパネルにおけるデータライン端
子部の平面図。FIG. 14 is a plan view of a data line terminal portion in a conventional TFT panel.
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図。FIG. 15 is a sectional view taken along the line XV-XV in FIG. 14;
１…基板 １２…ゲート絶縁膜 ２３…層間絶縁膜 ２４…保護絶縁膜 ２４ａ，２４ｂ…開口 ３１…アドレスライン ａ…陽極酸化膜 ３１Ａ…端子部 ３１ａ…下層端子膜 ３１ｂ…上層端子膜 ３２…データライン ３２ａ…端子部 ３３，３４，３５…スリット ３６…非連続部 Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｃ２…分割領域 DESCRIPTION OF SYMBOLS 1 ... Substrate 12 ... Gate insulating film 23 ... Interlayer insulating film 24 ... Protective insulating film 24a, 24b ... Opening 31 ... Address line a ... Anodized film 31A ... Terminal part 31a ... Lower terminal film 31b ... Upper terminal film 32 ... Data line 32a: terminal portion 33, 34, 35 ... slit 36: discontinuous portion A1, A2, B1, B2, C1, C2 ... divided area
Claims (4)
前記基板上に配線されて前記薄膜トランジスタにゲート
信号またはデータ信号を供給する下層ラインと、前記基
板上に形成した絶縁膜の上に配線されて前記薄膜トラン
ジスタにデータ信号またはゲート信号を供給する上層ラ
インとを設けるとともに、前記上層ラインを保護絶縁膜
で覆い、この保護絶縁膜に、前記上層ラインの端子部を
その周縁部を除いて露出させる開口を形成した薄膜トラ
ンジスタパネルにおいて、 前記下層ラインと上層ラインとのうち少なくとも上層ラ
インの端子部を、局部的に互いに連続する複数の領域に
分割したことを特徴とする薄膜トランジスタパネル。1. A thin film transistor on an insulating substrate,
A lower layer line that is wired on the substrate and supplies a gate signal or a data signal to the thin film transistor; and an upper layer line that is wired on an insulating film formed on the substrate and supplies a data signal or a gate signal to the thin film transistor. And a thin film transistor panel in which the upper layer line is covered with a protective insulating film, and an opening for exposing the terminal portion of the upper layer line excluding its peripheral portion is formed in the protective insulating film, wherein the lower line and the upper line are Wherein at least a terminal portion of an upper layer line is divided into a plurality of regions which are locally continuous with each other.
された絶縁膜であり、上層ラインの端子部の膜厚は２０
０〜３５０ｎｍ、この端子部の各分割領域の幅は５０〜
４０μｍ以下であることを特徴とする請求項１に記載の
薄膜トランジスタパネル。The protective insulating film is an insulating film formed by heating at 220 to 250 ° C.
0 to 350 nm, and the width of each divided region of the terminal portion is 50 to 350 nm.
2. The thin film transistor panel according to claim 1, wherein the thickness is 40 μm or less.
端子長さ方向に沿うスリットにより分割され、この各分
割領域が、前記スリットの端部の外側において互いに連
続していることを特徴とする請求項１または２に記載の
薄膜トランジスタパネル。3. The terminal portion of the upper layer line is divided by a slit provided at the center thereof along the terminal length direction, and the divided regions are continuous with each other outside the end of the slit. The thin film transistor panel according to claim 1 or 2, wherein
て枠状に設けた少なくとも一部に非連続部を有するスリ
ットにより中央の広幅領域と周縁の狭幅領域とに分割さ
れ、この各分割領域が、前記スリットの非連続部におい
て互いに連続していることを特徴とする請求項１または
２に記載の薄膜トランジスタパネル。4. A terminal portion of the upper layer line is divided into a central wide region and a peripheral narrow region by a slit provided in a frame shape along the periphery and having a discontinuous portion in at least a part thereof. 3. The thin film transistor panel according to claim 1, wherein each of the divided regions is continuous with each other at a discontinuous portion of the slit.
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|---|---|---|---|
| JP16596593A JP2790002B2 (en) | 1993-06-14 | 1993-06-14 | Thin film transistor panel |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP16596593A JP2790002B2 (en) | 1993-06-14 | 1993-06-14 | Thin film transistor panel |
Publications (2)
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|---|---|
| JPH0772508A JPH0772508A (en) | 1995-03-17 |
| JP2790002B2 true JP2790002B2 (en) | 1998-08-27 |
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ID=15822380
Family Applications (1)
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| JP16596593A Expired - Lifetime JP2790002B2 (en) | 1993-06-14 | 1993-06-14 | Thin film transistor panel |
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| KR101049252B1 (en) * | 2004-08-23 | 2011-07-13 | 삼성전자주식회사 | A liquid crystal display device comprising the tape wiring board, the semiconductor chip package including the tape wiring board, and the semiconductor chip package. |
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-
1993
- 1993-06-14 JP JP16596593A patent/JP2790002B2/en not_active Expired - Lifetime
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| JPH0772508A (en) | 1995-03-17 |
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