JP2782027B2 - Method for manufacturing field-effect semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、大面積にわたって形成
するのに適し、信頼性および量産性に優れた薄膜トラン
ジスタの作製方法に関する。本発明の産業上の利用分野
としては、本発明を透明基板上に形成する薄膜トランジ
スタに適用すれば、液晶表示装置やイメージセンサー等
の電気光学装置の駆動回路等を作製することになる。ま
た、単結晶半導体基板上に形成された薄膜トランジスタ
にも適用すれば、メモリーやロジック等の集積回路に利
用されうる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor which is suitable for forming over a large area and has excellent reliability and mass productivity. As an industrial application field of the present invention, when the present invention is applied to a thin film transistor formed on a transparent substrate, a drive circuit of an electro-optical device such as a liquid crystal display device or an image sensor is manufactured. Further, if the present invention is applied to a thin film transistor formed over a single crystal semiconductor substrate, it can be used for an integrated circuit such as a memory or a logic.

【０００２】[0002]

【従来の技術】近年、ガラス基板等の絶縁性基板上に半
導体領域を形成し、トランジスタや集積回路を形成する
技術が研究・開発され、一部には実用化されている。特
に、このような絶縁基板上のトランジスタは薄膜トラン
ジスタ（ＴＦＴ）とよばれ、液晶表示装置やイメージセ
ンサー等を駆動するためにその技術の確立が急がれてい
る。2. Description of the Related Art In recent years, techniques for forming a transistor and an integrated circuit by forming a semiconductor region on an insulating substrate such as a glass substrate have been researched and developed, and some of them have been put to practical use. In particular, such a transistor on an insulating substrate is called a thin film transistor (TFT), and the technology for driving a liquid crystal display device, an image sensor, and the like has been urgently established.

【０００３】また、従来の半導体集積回路と同様に、単
結晶半導体基板上に形成された半導体回路のうえに、絶
縁層を介してさらに薄膜トランジスタ等で半導体回路を
形成するという立体集積回路技術も、近年、実用化され
るようになった。[0003] Similarly to a conventional semiconductor integrated circuit, a three-dimensional integrated circuit technique of forming a semiconductor circuit with a thin film transistor or the like via an insulating layer on a semiconductor circuit formed on a single crystal semiconductor substrate is also known. In recent years, it has been put to practical use.

【０００４】従来は、このようなトランジスタの半導体
材料としては、高温再結晶化による多結晶シリコンや、
気相合成によるアモルファスシリコンが使用されていた
が、前者は、その作製に１０００℃近くもの高温が要求
されるため、基板が高価な石英に限定され、また、後者
は電界移動度が低いため、情報量の多い用途には使用で
きなかった。また、半導体基板上にさらにＴＦＴを形成
する場合には高温処理は問題がないが、得られる多結晶
半導体の移動度は小さいものであった。具体的には、Ｎ
型シリコンで１０〜５０ｃｍ／Ｖｓであった。これは、
再結晶化の過程で、何らかのトラップ準位等の欠陥が多
数生じるためであると考えられている。Conventionally, as a semiconductor material of such a transistor, polycrystalline silicon produced by high-temperature recrystallization,
Amorphous silicon by vapor phase synthesis was used, but the former requires a high temperature of nearly 1000 ° C. for its production, so the substrate is limited to expensive quartz, and the latter has a low electric field mobility, It could not be used for applications with a large amount of information. In addition, when a TFT is further formed on a semiconductor substrate, high-temperature treatment has no problem, but the mobility of the obtained polycrystalline semiconductor is small. Specifically, N
It was 10 to 50 cm / Vs for mold silicon. this is,
It is considered that many defects such as some trap levels occur during the recrystallization process.

【０００５】そのような中で、近年、６００℃程度の熱
アニール（低温アニール）やレーザー光を使用したアニ
ール法（レーザーアニール）によってシリコンを結晶化
させる技術が開発された。これらの方法では、基板材料
の選択範囲は拡がり、低コスト化が期待できる。中で
も、レーザーアニールは量産性に優れた技術として注目
されている。さらに、これらの方法では、素子をプレー
ナー型としてセルフアライン的にイオン注入やレーザー
ドーピング法によってソース、ドレインを形成すること
ができ、その場合には寄生容量の削減にも有効である。
また、電界移動度に関しても、Ｎ型シリコンで５０ｃｍ
／Ｖｓ以上の特性が再現性よく得られるようになった。
特に、レーザーアニールでは２００ｃｍ／Ｖｓ以上もの
特性が得られる。Under these circumstances, a technique for crystallizing silicon by thermal annealing (low-temperature annealing) at about 600 ° C. or an annealing method using laser light (laser annealing) has recently been developed. In these methods, the selection range of the substrate material is expanded, and cost reduction can be expected. Above all, laser annealing is attracting attention as a technique excellent in mass productivity. Further, according to these methods, the source and the drain can be formed by ion implantation or laser doping in a self-aligned manner by using the element as a planar type. In this case, it is effective to reduce the parasitic capacitance.
Also, the electric field mobility is 50 cm for N-type silicon.
/ Vs or more can be obtained with good reproducibility.
In particular, characteristics as high as 200 cm / Vs or more can be obtained by laser annealing.

【０００６】このような背景をもとに、レーザーアニー
ルが積極的に研究されるようになった。レーザーアニー
ルが低温アニールに比べて有利な点を上げるとすれば、 （１）低抵抗金属ゲイトを使用することができる。 （２）電界移動度が大きい。 という２点に収束する。特に（１）に関しては、大面積
の回路（液晶ディスプレー等）において有利であり、ま
た、（２）に関しては、立体集積回路の作製において有
利である。Based on this background, laser annealing has been actively studied. If laser annealing has advantages over low-temperature annealing, (1) a low-resistance metal gate can be used. (2) The electric field mobility is large. Converges on two points. In particular, (1) is advantageous in a large-area circuit (such as a liquid crystal display), and (2) is advantageous in manufacturing a three-dimensional integrated circuit.

【０００７】しかしながら、例えば、アルミニウムゲイ
トのＴＦＴにおいてレーザーアニール法を使用する場合
において、特にアルミニウムの純度が低い場合や、粒径
が大きな場合には顕著であるが、アルミニウムが露出し
た状態でレーザー照射をおこなえば、たちまちのうちに
アルミニウムが膨張し、あるいは融解し、アルミニウム
のゲイト電極・配線が剥がれたり、飛散したり、変形し
てしまった。特にデバイスのスケールが小さくなって純
粋なアルミニウムではエレクトロマイグレーション等の
影響を受ける場合には、アルミニウムに少量のシリコン
を混入させた合金を使用するが、その場合にはレーザー
光の反射が十分でなく、上記のごときトラブルを引き起
こしやすい。However, for example, when a laser annealing method is used for an aluminum gate TFT, the laser irradiation is performed in a state where the aluminum is exposed, particularly when the purity of the aluminum is low or when the particle size is large. The aluminum immediately expanded or melted, and the aluminum gate electrode and wiring were peeled, scattered, and deformed. In particular, when the device scale is small and pure aluminum is affected by electromigration, etc., use an alloy in which a small amount of silicon is mixed into aluminum.In that case, the reflection of laser light is not sufficient. It is easy to cause troubles as mentioned above.

【０００８】このことはアルミニウムだけに限らず、チ
タンやタンタル、クロム等の金属材料であっても、ま
た、シリコンやゲルマニウム等の半導体材料であっても
同じことが起こりうる。というのは、これらの材料のあ
るものはアルミニウムに比較して、非常に高い融点を持
っているので融解することは稀だけれども、反射が十分
でなく、吸収した熱によって膨張する際に、レーザーの
照射されていない部分とでは温度が著しく異なり、ま
た、熱膨張率が異なるために被膜が剥がれやすくなるか
らである。[0008] This is not limited to aluminum, and the same may occur with a metal material such as titanium, tantalum, or chromium, or with a semiconductor material such as silicon or germanium. This is because some of these materials have a very high melting point compared to aluminum, so they rarely melt, but they do not reflect well, and when expanding due to absorbed heat, the laser This is because the temperature is remarkably different from that of the portion which has not been irradiated, and since the coefficient of thermal expansion is different, the coating is easily peeled off.

【０００９】このような問題点を解決する方法として、
本発明人らは金属ゲイト配線の周囲を陽極酸化膜で被覆
する方法を提案した（特願平３−２３７１００）。この
方法によれば、陽極酸化膜はレーザー光を吸収する度合
いが低いので、ゲイト電極が剥がれることは回避され
た。As a method of solving such a problem,
The present inventors have proposed a method of coating the periphery of a metal gate wiring with an anodic oxide film (Japanese Patent Application No. 3-237100). According to this method, the anodic oxide film has a low degree of absorbing the laser beam, so that peeling of the gate electrode was avoided.

【００１０】また、前記発明では、陽極酸化膜をマスク
として、ゲイト電極とソース、ドレイン領域の間に任意
の間隔（オフセット領域）を設けて、より特性のよいＴ
ＦＴを得ることができた。また、陽極酸化膜を緻密な絶
縁膜として利用すれば、多層配線におけるショート等の
欠陥を防止することが期待された。In the above invention, an arbitrary interval (offset region) is provided between the gate electrode and the source / drain region by using the anodic oxide film as a mask, so that a T
FT could be obtained. Also, if an anodic oxide film is used as a dense insulating film, it has been expected to prevent defects such as short-circuits in multilayer wiring.

【００１１】このようにしてＴＦＴを形成する場合に
は、通常、全てのゲイト電極・配線を１つの回路に接続
した状態で陽極酸化をおこなう必要がある。しかし、形
成されたゲイト電極や配線は、使途によっては電気的に
分離される必要がある。しかし、金属（あるいは半導
体）とその陽極酸化物と、場合によっては、その上下に
存在する薄膜とからなる複合体において、どれも同じよ
うにエッチングすることは非常な困難である。例えば、
酸化物と金属（あるいは半導体）は一般に使用されるウ
ェットエッチや反応性エッチではエッチング速度が異な
る。When forming a TFT in this way, it is usually necessary to perform anodic oxidation while all the gate electrodes and wirings are connected to one circuit. However, the formed gate electrode and wiring need to be electrically separated depending on the use. However, it is very difficult to perform the same etching in a complex composed of a metal (or a semiconductor), an anodic oxide thereof, and, in some cases, a thin film that exists above and below the composite. For example,
Oxides and metals (or semiconductors) have different etching rates in commonly used wet and reactive etches.

【００１２】特に本発明人等の観察によると、理由は明
らかでないが、線幅の大きな配線部分ではエッチングに
長時間を要した。そして、太い配線がエッチングされた
ときには細い部分はオーバーエッチングの状態になって
いた。かといって、全ての配線を最小線幅に統一するこ
とは実質的に不可能であった。そのように設計した場合
には、陽極酸化時の電圧が、先端にゆくほど低下して、
均一に陽極酸化できなかったからである。In particular, according to observations by the present inventors, although the reason is not clear, it took a long time for etching in a wiring portion having a large line width. When the thick wiring was etched, the thin portion was over-etched. However, it was practically impossible to unify all the wirings to the minimum line width. In the case of such a design, the voltage at the time of anodization decreases as it goes to the tip,
This is because uniform anodic oxidation could not be performed.

【００１３】[0013]

【発明が解決しようとする課題】本発明はこのような陽
極酸化に伴う問題点を解決する技術を提供し、あわせ
て、陽極酸化法によってＴＦＴを作製する際に、もっと
も適した全体的なプロセスを提案するものである。SUMMARY OF THE INVENTION The present invention provides a technique for solving the problems associated with such anodic oxidation, and at the same time, the most suitable overall process for producing a TFT by anodic oxidation. Is proposed.

【００１４】[0014]

【課題を解決するための手段】本発明では、陽極酸化の
ための配線は、電源（電極）に近いほど太くなるように
配置した。しかし、この際に、太い配線のエッチングを
おこなうことは非常に困難である。そこで、本発明で
は、エッチングが必要な部分は、複数の細い線幅の配線
を集合させて、実質的に電圧降下を起こさない程度の断
面積を確保する。即ち、図１（Ａ）に例示するように、
一方から他方に延在する配線を形成し、 この配線の一部
をエッチング除去し切断する部分において、 複数の細い
線幅を有する配線を並列接続した構造を採用する。 According to the present invention, the wiring for anodic oxidation is arranged so as to be thicker as it is closer to the power supply (electrode). However, at this time, it is very difficult to etch the thick wiring. Therefore, in the present invention, a portion that needs to be etched is formed by assembling a plurality of wires having a small line width to secure a cross-sectional area that does not substantially cause a voltage drop. That is, as illustrated in FIG.
Form a wiring extending from one side to the other, and part of this wiring
In the portion removed by etching was cut, a plurality of thin
A structure in which wirings having a line width are connected in parallel is adopted.

【００１５】図において、例えばＡ、Ｂ、Ｃという部分
がエッチングされるべき部分である。これらの部分は最
小線幅Ｗの１本もしくは複数の配線からなっている。配
線１は陽極酸化電源に最も近い配線（幹線）である。こ
の配線に流れる電流は、そこから先の配線の面積に比例
する。エッチングのためには細い配線が必要であるが、
十分な断線積がないと著しい電圧降下を引起し、先端の
陽極酸化が不十分となる。In the figure, for example, portions A, B and C are portions to be etched. These portions are composed of one or a plurality of wires having the minimum line width W. The wiring 1 is a wiring (main line) closest to the anodizing power supply. The current flowing through this wiring is proportional to the area of the wiring ahead. Thin wiring is necessary for etching,
If there is not enough disconnection product, a remarkable voltage drop will occur, and the anodization of the tip will be insufficient.

【００１６】最小限エッチングする部分だけ線を細くす
ると電圧降下は十分低くなるが、このような太い線はそ
の後の回路配置において存在しないほうが寄生容量を減
らすことから望ましいので、できる限り多くの部分をエ
ッチングすることが望まれる。したがって、エッチング
のためには図中のＡに示すように細い配線を多数組み合
わせて十分な断面積を確保しなければならない。If the line is thinned only for the part to be etched at the minimum, the voltage drop becomes sufficiently low. However, it is desirable that such a thick line is not present in the subsequent circuit arrangement because the parasitic capacitance is reduced. It is desired to etch. Therefore, for etching, it is necessary to secure a sufficient sectional area by combining a large number of thin wires as shown by A in the figure.

【００１７】配線２は配線１の支線である。ここでもエ
ッチングする個所（Ｂ）では必要な断面積を確保するこ
とが要求される。配線４を末端の配線（ゲイト配線）で
ある。この配線を流れる電流は少ないので、エッチング
する箇所では図中のＣのように線を細くするだけで十分
な断面積を確保できる。このようにエッチングする部分
の線幅はできるかぎりそろっていることが、均一にエッ
チングできるので望ましく、好ましくは、その配線の線
幅Ｗのばらつきは２倍以内（最大のものは最小のものの
２倍以下ということ）である。なお、図中の配線２ある
いは４に一部、線幅が大きくなっている箇所３が設けら
れているが、これはゲイト電極にコンタクトをとるため
のパッドの役目を担う。また、領域５は活性化領域であ
る。このような配線では全ての部分が電源に接続され、
しかも、ほとんど電圧降下が無い状態で陽極酸化がおこ
なわれるので、ほとんど全ての箇所の陽極酸化物の厚さ
は同じである。The wiring 2 is a branch of the wiring 1. Here as well, it is required to secure a required cross-sectional area at the portion to be etched (B). The wiring 4 is a terminal wiring (gate wiring). Since the current flowing through the wiring is small, a sufficient cross-sectional area can be secured at the portion to be etched only by thinning the line as indicated by C in the figure. It is desirable that the line width of the portion to be etched is as uniform as possible because it is possible to perform uniform etching. Preferably, the variation of the line width W of the wiring is within 2 times (the maximum is twice as large as the minimum). The following). The wiring 2 or 4 in the drawing is partially provided with a portion 3 having a large line width, which serves as a pad for making contact with the gate electrode. Region 5 is an activation region. In such wiring, all parts are connected to the power supply,
In addition, since the anodic oxidation is performed with almost no voltage drop, the thickness of the anodic oxide is almost the same at almost all points.

【００１８】このような回路を目的とする回路となるよ
うに配線したのが図１（Ｂ）である。すなわち図１
（Ａ）において、Ａ、Ｂ、Ｃで示されるような部分はエ
ッチングされ、ゲイト配線は分断される。そして、ゲイ
ト配線のパッド３や半導体領域５にコンタクトホールが
設けられて、上部配線６によって相互に接続がなされ
る。注目すべきは、配線１のエッチングされた部分の上
には、いずれも上部配線６が形成されていることであ
る。もし、上部配線６の下に配線１が残存していたなら
ば、寄生容量が生じることとなり、回路の損失や信号遅
延の原因となる。全ての箇所についてこのような配線の
交点をなくすことは不可能であるが、十分に減らすこと
は可能である。FIG. 1 (B) shows such a circuit wired as an intended circuit. That is, FIG.
In (A), the portions indicated by A, B, and C are etched, and the gate wiring is divided. Then, a contact hole is provided in the pad 3 of the gate wiring and the semiconductor region 5, and the connection is made by the upper wiring 6. It should be noted that the upper wiring 6 is formed on all the etched portions of the wiring 1. If the wiring 1 remains under the upper wiring 6, a parasitic capacitance is generated, which causes a circuit loss and a signal delay. It is not possible to eliminate such intersections of the wiring in all places, but it is possible to reduce it sufficiently.

【００１９】[0019]

【実施例】図２には本発明の工程を説明するために図１
ではよく判らなかった断面の概念的な様子を示す。上面
から見た回路の様子は図１に示されたものと同じとす
る。まず、基板２０１としてコーニング７０５９ガラス
を使用した。そしてアモルファスシリコン被膜をプラズ
マＣＶＤ法によって１５０ｎｍだけ形成した。これを６
００℃で６０時間、窒素雰囲気中でアニールし、再結晶
化させた。さらに、これをパターニングして、島状の半
導体領域２０２および２０３を形成した。ここで、半導
体領域２０２は後にＰチャネルＴＦＴとなる領域で、半
導体領域２０３はＮチャネルＴＦＴとなる領域である。FIG. 2 is a flow chart showing the steps of the present invention.
Here is a conceptual view of a cross section that was not well understood. The state of the circuit viewed from above is the same as that shown in FIG. First, Corning 7059 glass was used as the substrate 201. Then, an amorphous silicon film was formed to a thickness of 150 nm by a plasma CVD method. This is 6
Annealing was performed in a nitrogen atmosphere at 00 ° C. for 60 hours to recrystallize. Further, this was patterned to form island-shaped semiconductor regions 202 and 203. Here, the semiconductor region 202 is a region to be a P-channel TFT later, and the semiconductor region 203 is a region to be an N-channel TFT.

【００２０】さらに、酸化珪素をターゲットとする酸素
雰囲気中でのスパッタ法によって、ゲイト酸化膜２０４
を厚さ１１５ｎｍだけ堆積し、次に、電子ビーム蒸着に
よってアルミニウム被膜を形成して、これをパターニン
グし、ＰチャネルＴＦＴのゲイト電極２０６、Ｎチャネ
ルＴＦＴのゲイト電極２０７、配線２０５および２０８
を形成した。このようにして、ＴＦＴの外形を整えた。
このときのチャネルの大きさは、長さを２μｍ、幅を２
０μｍとした。また、この配線のパターニングには５ｗ
ｔ％の硝酸と燐酸の混合したものを用いた。例えばエッ
チングの温度を４０℃としたときは２２５ｎｍ／分であ
った。また、全てのゲイト電極・配線は電気的に接続さ
れている。ここまでで得られた回路の状態を図２（Ａ）
に示す。Further, the gate oxide film 204 is formed by a sputtering method in an oxygen atmosphere targeting silicon oxide.
Is deposited to a thickness of 115 nm, and then an aluminum film is formed by electron beam evaporation and then patterned to form a gate electrode 206 of a P-channel TFT, a gate electrode 207 of an N-channel TFT, and wirings 205 and 208.
Was formed. Thus, the outer shape of the TFT was adjusted.
The size of the channel at this time is 2 μm in length and 2 μm in width.
It was set to 0 μm. Also, 5 w
A mixture of t% nitric acid and phosphoric acid was used. For example, when the etching temperature was 40 ° C., it was 225 nm / min. Further, all the gate electrodes and wirings are electrically connected. The state of the circuit obtained so far is shown in FIG.
Shown in

【００２１】さらに、これらの配線・電極に電気を通
じ、陽極酸化法によって、電極・配線の周囲（上面およ
び側面）に酸化アルミニウムの被膜を形成した。陽極酸
化は、３％の酒石酸のエチレングリコール溶液を５％ア
ンモニアで中和して、ｐＨを７．０±０．２とした溶液
を使用しておこなった。まず、溶液中に陰極として白金
を浸し、さらにＴＦＴを基板ごと浸して、配線の一端を
電源の陽極に接続した。温度は２５±２℃に保った。Further, electricity was passed through these wirings / electrodes, and an aluminum oxide film was formed around the electrodes / wirings (top and side surfaces) by anodic oxidation. Anodization was performed using a solution in which a 3% solution of tartaric acid in ethylene glycol was neutralized with 5% ammonia to adjust the pH to 7.0 ± 0.2. First, platinum was immersed in the solution as a cathode, and the TFT was immersed together with the substrate, and one end of the wiring was connected to the anode of the power supply. The temperature was kept at 25 ± 2 ° C.

【００２２】この状態で、最初、０．５ｍＡ／ｃｍ² の
電流を流し、電圧が２５０Ｖに達したら、電圧を一定に
保ったまま通電し、電流が０．００５ｍＡ／ｃｍ² にな
ったところで電流を止め、陽極酸化を終了させた。この
ようにして得られた陽極酸化膜の厚さは２５０ｎｍであ
った。こうして、ゲイト電極・配線２０５〜２０８の周
囲（上面および側面）に酸化アルミニウムの被膜２０９
〜２１２を形成した。ここまでで得られた回路の状態を
図２（Ｂ）に示す。In this state, a current of 0.5 mA / cm ^{2 was} first passed, and when the voltage reached 250 V, current was supplied while the voltage was kept constant. When the current reached 0.005 mA / cm ² , Was stopped, and the anodic oxidation was terminated. The thickness of the anodic oxide film thus obtained was 250 nm. Thus, the aluminum oxide film 209 is formed around the gate electrodes / wirings 205 to 208 (upper surface and side surfaces).
To 212 were formed. The state of the circuit obtained so far is shown in FIG.

【００２３】次に、フォトレジスト２１３で半導体領域
２０３を覆った状態でイオン注入法によって、半導体領
域２０２にＰ型の不純物領域（ソース、ドレイン）２１
４および２１５を形成した。ドーパントとしては三弗化
ホウソあるいはホウソを使用し、イオンエネルギーは７
０〜１００ｋｅＶ、ドーズ量は１〜５×１０¹³ｃｍ^-2と
した。このイオン注入によって、半導体領域２０２のソ
ース、ドレイン領域はゲイト電極とかさならない部分
（オフセット領域）が酸化アルミニウムの厚さ（約２５
０ｎｍ）だけ形成されたものと推定される。ここまでで
得られた回路の状態を図２（Ｃ）に示す。Next, in a state where the semiconductor region 203 is covered with the photoresist 213, the P-type impurity regions (source and drain) 21 are formed in the semiconductor region 202 by ion implantation.
4 and 215 were formed. Boron trifluoride or boron is used as the dopant, and the ion energy is 7
The dose was 0 to 100 keV and the dose was 1 to 5 × 10 ¹³ cm ⁻² . By this ion implantation, the portion (offset region) of the source and drain regions of the semiconductor region 202 which does not overlap with the gate electrode has a thickness (about 25) of aluminum oxide.
0 nm). The state of the circuit obtained so far is shown in FIG.

【００２４】また、同様に半導体領域２０２をフォトレ
ジスト２１６によって被覆した状態で、半導体領域２０
３にＮ型の不純物領域２１７および２１８を形成した。
ドーパントとしてはリンを使用した。ドーズ量、加速エ
ネルギーはＰ型不純物のドーピングと同じ条件とした。
ここまでで得られた回路の状態を図２（Ｄ）に示す。Similarly, with the semiconductor region 202 covered with the photoresist 216,
3, N-type impurity regions 217 and 218 were formed.
Phosphorus was used as a dopant. The dose and the acceleration energy were set to the same conditions as in the doping of the P-type impurity.
The state of the circuit obtained so far is shown in FIG.

【００２５】そして、レーザーアニールをおこなった。
レーザーはＫｒＦエキシマーレーザーを用い、例えば３
５０ｍＪ／ｃｍ² のパワー密度のレーザーパルスを５０
ショット照射した。レーザーアニールは、試料をＸＹス
テージに固定して、大気中で１×３００ｍｍ² の大きさ
のレーザー光を移動させながら照射しておこなった。次
に、酸化珪素のスパッタ成膜によって層間絶縁物２１９
を形成し、公知のフォトリソグラフィー技術によって電
極用孔、例えば２２０を形成して、半導体領域あるいは
ゲイト電極・配線の表面を露出させた。Then, laser annealing was performed.
As a laser, a KrF excimer laser is used.
A laser pulse with a power density of 50 mJ / cm ²
Shot irradiation was performed. The laser annealing was performed by fixing the sample on an XY stage and irradiating a laser beam having a size of 1 × 300 mm ^{2 in} the atmosphere while moving it. Next, the interlayer insulator 219 is formed by sputtering of silicon oxide.
Was formed, and a hole for an electrode, for example, 220 was formed by a known photolithography technique to expose the surface of the semiconductor region or the gate electrode / wiring.

【００２６】このとき、エッチングは、層間絶縁物であ
る酸化珪素とゲイト電極・配線を被覆している酸化アル
ミニウムのみを選択的に除去することがのぞまれ、した
がって、酸化珪素および酸化アルミニウムに対してのエ
ッチング速度の方が、アルミニウムおよびシリコンに対
してより大きいことが必要とされる。本発明人の知見に
よれば、いわゆるバッファー弗酸（弗化水素と弗化アン
モニウムが混合された溶液）では好適なエッチング比が
得られた。例えば、半導体製造用高純度弗化水素酸（５
０ｗｔ％）と同弗化アンモニウム溶液（４０ｗｔ％）と
を１：１０の比率で混合した溶液では、酸化アルミニウ
ムのエッチング速度は６０ｎｍ／分であるのに対し、ア
ルミニウムは１５ｎｍ／分であるので、本目的には好適
である。このようにしてエッチングをおこなった。そし
て、配線の切断の必要な箇所に関しては、さらに燐酸に
よってアルミニウムを溶解せしめ、切断を完了した。す
なわち以上の工程によって、コンタクトホールの形成
と、配線の切断がなされた。At this time, it is desired that the etching selectively removes only the silicon oxide which is the interlayer insulator and the aluminum oxide which covers the gate electrode / wiring. All etch rates are required to be higher for aluminum and silicon. According to the knowledge of the present inventors, a suitable etching ratio was obtained with a so-called buffered hydrofluoric acid (a solution in which hydrogen fluoride and ammonium fluoride were mixed). For example, high purity hydrofluoric acid (5
0 wt%) and the same ammonium fluoride solution (40 wt%) in a ratio of 1:10, the etching rate of aluminum oxide is 60 nm / min, whereas aluminum is 15 nm / min. It is suitable for this purpose. Etching was performed in this manner. Then, aluminum was dissolved with phosphoric acid at locations where the wiring needed to be cut, and the cutting was completed. That is, the contact hole was formed and the wiring was cut by the above steps.

【００２７】また、四弗化炭素を用いた反応性イオンエ
ッチングでは、酸化珪素はエッチングされるが、酸化ア
ルミニウムおよびアルミニウムはほとんどエッチングさ
れない。この特性を利用して、配線のコンタクト付近の
酸化珪素のみをエッチングし、その後、バッファー弗酸
によって、配線の周囲の酸化アルミニウムのみをエッチ
ングするという方法も採用できる。このときの反応性イ
オンエッチングの条件としては、ガス流量２０ｓｃｃ
ｍ、圧力０．０８ｔｏｒｒ、ＲＦパワー１００Ｗとし
た。酸化珪素のエッチングレイトは１０ｎｍ／分であっ
た。In reactive ion etching using carbon tetrafluoride, silicon oxide is etched, but aluminum oxide and aluminum are hardly etched. By utilizing this characteristic, it is also possible to employ a method in which only silicon oxide near the contact of the wiring is etched, and thereafter, only aluminum oxide around the wiring is etched with buffered hydrofluoric acid. The conditions for the reactive ion etching at this time are as follows: a gas flow rate of 20 scc
m, pressure 0.08 torr, and RF power 100 W. The etching rate of silicon oxide was 10 nm / min.

【００２８】このようにしてコンタクトホールを形成し
た後、上部金属配線２２１〜２２３をアルミニウムによ
って形成した。このようにして配線を形成した様子を図
２（Ｅ）に示す。After forming the contact holes in this manner, upper metal wirings 221 to 223 were formed of aluminum. FIG. 2E shows a state in which the wiring is formed in this manner.

【００２９】[0029]

【発明の効果】本発明によって、基板内での陽極酸化物
の厚さが均一で、しかもエッチングの程度もそろってい
るＴＦＴが作製された。このようなＴＦＴは従来よりも
信頼性・量産性に優れている。このように本発明は、産
業上有益であると本発明人は信ずるものである。According to the present invention, a TFT having a uniform anodic oxide thickness in a substrate and a uniform degree of etching was manufactured. Such a TFT is more excellent in reliability and mass productivity than before. Thus, the present inventors believe that the present invention is industrially useful.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるＴＦＴの作製工程例（上面図）を
示す。FIG. 1 shows an example of a manufacturing process (top view) of a TFT according to the present invention.

【図２】本発明によるＴＦＴの作製工程例（断面図）を
示す。FIG. 2 shows an example (cross-sectional view) of a manufacturing process of a TFT according to the present invention.

【符号の説明】[Explanation of symbols]

１ ・・・配線（幹線） ２ ・・・配線（支線） ３ ・・・ゲイト電極パッド ４ ・・・配線（ゲイト配線） ５ ・・・半導体領域 ６ ・・・上部配線 DESCRIPTION OF SYMBOLS 1 ... Wiring (main line) 2 ... Wiring (branch line) 3 ... Gate electrode pad 4 ... Wiring (gate wiring) 5 ... Semiconductor area 6 ... Upper wiring

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/28 301 H01L 21/3205 H01L 27/12──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) H01L 29/786 H01L 21/336 H01L 21/28 301 H01L 21/3205 H01L 27/12

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 電界効果半導体装置の作製方法におい
て、 複数の細い線幅を有する配線を並列接続した構造を有し
一方から他方に延在するゲイト配線を形成する工程と、 前記ゲイト配線の表面及び側面に陽極酸化膜を形成する
工程と、該陽極酸化膜を形成する工程の後、 前記ゲイト配線の細
い線幅を有する部分をエッチング除去し前記ゲイト配線
を切断する工程と、 を有することを特徴とする電界効果半導体装置の作製方
法。1. A method for manufacturing a field-effect semiconductor device.
Forming a gate wiring having a structure in which a plurality of wirings having a narrow line width are connected in parallel and extending from one to the other; and forming an anodic oxide film on the surface and side surfaces of the gate wiring, after the step of forming the anodic oxide film, the method for manufacturing a field effect semiconductor device comprising the steps of a portion having a thin line width of the gate wiring is etched and removed to cut the gate wiring, characterized in that it has a to. 【請求項２】 請求項１において、前記ゲイト配線はア
ルミニウムを主成分としていることを特徴とする電界効
果半導体装置の作製方法。2. The method of claim 1, field effect said gate wiring, characterized in that as the main component aluminum
A method for manufacturing a semiconductor device .