JP2781600B2 - ラッチアップ保護回路 - Google Patents
ラッチアップ保護回路Info
- Publication number
- JP2781600B2 JP2781600B2 JP1119150A JP11915089A JP2781600B2 JP 2781600 B2 JP2781600 B2 JP 2781600B2 JP 1119150 A JP1119150 A JP 1119150A JP 11915089 A JP11915089 A JP 11915089A JP 2781600 B2 JP2781600 B2 JP 2781600B2
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- JP
- Japan
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- transistor
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- latch
- base
- control
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- Inverter Devices (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CMOS-ICのラッチアップを防止するための
ラッチアップ保護回路に関するものである。
ラッチアップ保護回路に関するものである。
［従来の技術］ ここで、「ラッチアップ」とは、CMOS-ICの特性であ
って、入出力端子間にグランドより低い電圧がかかった
り、電源電圧より高い電圧が加わった時に、IC電源入力
とグランド間に電流が流れて、内部短絡することをい
う。例えば、第４図において、ICの出力端子がグラン
ドより低い電位になると、→に電流が流れ、これが
→の流れを引き起こして内部短絡したり、出力端子
がへの電源電圧より高い電位になると、→への
流れにて、→の流れを引き起こすのである。
って、入出力端子間にグランドより低い電圧がかかった
り、電源電圧より高い電圧が加わった時に、IC電源入力
とグランド間に電流が流れて、内部短絡することをい
う。例えば、第４図において、ICの出力端子がグラン
ドより低い電位になると、→に電流が流れ、これが
→の流れを引き起こして内部短絡したり、出力端子
がへの電源電圧より高い電位になると、→への
流れにて、→の流れを引き起こすのである。
第４図は従来例を示し、例として充電器を示してい
る。交流電源ACを整流ブリッジRefで整流して直流に
し、その電源よりインバータブロック１の発振起動用の
抵抗Ｒ1を介してインバータ発振用のトランジスタＱ1の
ベースにベース電流ＩBを流し始める。このベース電流
Ｉaが流れ始めると、トランジスタＱ1のコレクタにコレ
クタ電流ＩCが流れ始め、発振トランスＴの一次巻線Ｌ1
の両端に電源側が、トランジスタＱ1のコレクタ側が
極性の電圧が発生する。その電圧がベース駆動用巻線
Ｌ3にトランジスタＱ1を順バイアスするように巻いてお
くと、トランジスタＱ1のベースは一次巻線Ｌ1により順
バイアスがかかり、トランジスタＱ1は一挙にターンオ
ンする。そして、トランジスタＱ1のコレクタ電流Ｉ
Cは、ＩC＝（V/L1）ｔに従って増加していく。尚、ここ
で、Ｖは入力電圧、Ｌ1は一次巻線Ｌ1のインダクタン
ス、ｔは時間である。
る。交流電源ACを整流ブリッジRefで整流して直流に
し、その電源よりインバータブロック１の発振起動用の
抵抗Ｒ1を介してインバータ発振用のトランジスタＱ1の
ベースにベース電流ＩBを流し始める。このベース電流
Ｉaが流れ始めると、トランジスタＱ1のコレクタにコレ
クタ電流ＩCが流れ始め、発振トランスＴの一次巻線Ｌ1
の両端に電源側が、トランジスタＱ1のコレクタ側が
極性の電圧が発生する。その電圧がベース駆動用巻線
Ｌ3にトランジスタＱ1を順バイアスするように巻いてお
くと、トランジスタＱ1のベースは一次巻線Ｌ1により順
バイアスがかかり、トランジスタＱ1は一挙にターンオ
ンする。そして、トランジスタＱ1のコレクタ電流Ｉ
Cは、ＩC＝（V/L1）ｔに従って増加していく。尚、ここ
で、Ｖは入力電圧、Ｌ1は一次巻線Ｌ1のインダクタン
ス、ｔは時間である。
このコレクタ電流ＩCは出力電流調整用の抵抗Ｒ3に流
れて、抵抗Ｒ3の両端電位ＶR3は、ＶR3＝ＩC×Ｒ3の電
位を発生する。そして、この電圧がトランジスタＱ2の
ベース・エミッタ間電圧ＶBEQ2と同じになると、トラン
ジスタＱ2がオンして、トランジスタＱ1のベースに流れ
ていたベース電流が流れなくなる。すると、トランジス
タＱ1のコレクタ電流の増加がなくなり、一次巻線Ｌ1の
電圧極性が反転する。すると巻線Ｌ3の両端の電位も反
転し、トランジスタＱ1を逆バイアスしてしまい、トラ
ンジスタＱ1は一挙にターンオフし、その電位が出力巻
線Ｌ2に誘起され、それをダイオードＤ1を通して整流す
る。そして、そのエネルギーを出力巻線Ｌ2を介して放
出すると、上記と同様にして又トランジスタＱ1がオン
し、これを繰り返して蓄電池Ｂを充電していく。
れて、抵抗Ｒ3の両端電位ＶR3は、ＶR3＝ＩC×Ｒ3の電
位を発生する。そして、この電圧がトランジスタＱ2の
ベース・エミッタ間電圧ＶBEQ2と同じになると、トラン
ジスタＱ2がオンして、トランジスタＱ1のベースに流れ
ていたベース電流が流れなくなる。すると、トランジス
タＱ1のコレクタ電流の増加がなくなり、一次巻線Ｌ1の
電圧極性が反転する。すると巻線Ｌ3の両端の電位も反
転し、トランジスタＱ1を逆バイアスしてしまい、トラ
ンジスタＱ1は一挙にターンオフし、その電位が出力巻
線Ｌ2に誘起され、それをダイオードＤ1を通して整流す
る。そして、そのエネルギーを出力巻線Ｌ2を介して放
出すると、上記と同様にして又トランジスタＱ1がオン
し、これを繰り返して蓄電池Ｂを充電していく。
蓄電池Ｂが充電され、100％充電されると、そこで充
電電流を制限してやらないと過充電となり、蓄電池Ｂの
容量劣化を招く虞れがある。そのために蓄電池Ｂの電
圧、温度、充電時間等を検出して、充電の制御を行うよ
うにしており、その場合、小型で安価にするために、CM
OS構造のICを使用した制御回路が用いられる。第４図で
はタイマー充電の例を示している。整流後の電源より抵
抗Ｒ5,R6で入力電圧を分圧し、コンデンサＣ3で平滑し
て、CMOS-IC構造でタイマーICからなる制御回路２の電
源を作成する。
電電流を制限してやらないと過充電となり、蓄電池Ｂの
容量劣化を招く虞れがある。そのために蓄電池Ｂの電
圧、温度、充電時間等を検出して、充電の制御を行うよ
うにしており、その場合、小型で安価にするために、CM
OS構造のICを使用した制御回路が用いられる。第４図で
はタイマー充電の例を示している。整流後の電源より抵
抗Ｒ5,R6で入力電圧を分圧し、コンデンサＣ3で平滑し
て、CMOS-IC構造でタイマーICからなる制御回路２の電
源を作成する。
AC入力が入ると同時に、電源ができるため、その電源
で、制御回路２がカウントを始める。その時は、制御回
路２の出力端子がＬレベルで、インバータ制御用のト
ランジスタＱ3がオフで蓄電池Ｂは充電を続ける。そし
て、一定時間後（抵抗Ｒ7、コンデンサＣ2、抵抗Ｒ8で
設定された時間）タイマーICの制御回路２はタイマーア
ップして、出力端子はＨレベルになり、トランジスタ
Ｑ3がオンし、トランジスタＱ1のベース電流はトランジ
スタＱ3にバイパスされて、トランジスタＱ1はオフし続
け、蓄電池Ｂの充電がストップされることになる。
で、制御回路２がカウントを始める。その時は、制御回
路２の出力端子がＬレベルで、インバータ制御用のト
ランジスタＱ3がオフで蓄電池Ｂは充電を続ける。そし
て、一定時間後（抵抗Ｒ7、コンデンサＣ2、抵抗Ｒ8で
設定された時間）タイマーICの制御回路２はタイマーア
ップして、出力端子はＨレベルになり、トランジスタ
Ｑ3がオンし、トランジスタＱ1のベース電流はトランジ
スタＱ3にバイパスされて、トランジスタＱ1はオフし続
け、蓄電池Ｂの充電がストップされることになる。
また、蓄電池Ｂの容量が無い時に、AC入力で直ぐに使
用したい場合は、負荷であるモータＭと接続したスイッ
チSW1をオンすれば良いが、この時は蓄電池Ｂにはほと
んど充電されず、負荷の方にほとんど電流が流れてしま
う。そのため、その間だけ制御回路２のカウントを一時
中断しないと、充電しても容量不足になる。さらに、充
電完了してAC入力したままスイッチSW1をオンすると、
インバータは動作をストップしているため、蓄電池Ｂか
ら負荷に電流が流れるため、せっかく充電完了したの
に、直流で使用すると容量が減ってしまっていることに
なる。そのため、負荷のモータＭを駆動するときは、ス
イッチSW1に連動して制御回路２のタイマー動作を一時
中断し、さらにインバータのストップを解除する必要が
ある。そのため、スイッチSW1に連動したスイッチSW
2で、スイッチSW1がオフのときは、スイッチSW2はトラ
ンジスタＱ3のエミッタ、スイッチSW1がオンのときはス
イッチSW2は抵抗Ｒ8と接続するように設定する。
用したい場合は、負荷であるモータＭと接続したスイッ
チSW1をオンすれば良いが、この時は蓄電池Ｂにはほと
んど充電されず、負荷の方にほとんど電流が流れてしま
う。そのため、その間だけ制御回路２のカウントを一時
中断しないと、充電しても容量不足になる。さらに、充
電完了してAC入力したままスイッチSW1をオンすると、
インバータは動作をストップしているため、蓄電池Ｂか
ら負荷に電流が流れるため、せっかく充電完了したの
に、直流で使用すると容量が減ってしまっていることに
なる。そのため、負荷のモータＭを駆動するときは、ス
イッチSW1に連動して制御回路２のタイマー動作を一時
中断し、さらにインバータのストップを解除する必要が
ある。そのため、スイッチSW1に連動したスイッチSW
2で、スイッチSW1がオフのときは、スイッチSW2はトラ
ンジスタＱ3のエミッタ、スイッチSW1がオンのときはス
イッチSW2は抵抗Ｒ8と接続するように設定する。
［発明が解決しようとする課題］ そして、問題になるのが制御回路２のタイマー動作が
タイマーアップしてスイッチSW1をオンした時である。
スイッチSW1がオフのときは制御回路２の出力端子
は、充電中はＬレベル、充電完了時はＨレベルで、制御
回路２のグランドの端子よりも低くなることはないた
め、制御回路２はラッチアップを起こさない。
タイマーアップしてスイッチSW1をオンした時である。
スイッチSW1がオフのときは制御回路２の出力端子
は、充電中はＬレベル、充電完了時はＨレベルで、制御
回路２のグランドの端子よりも低くなることはないた
め、制御回路２はラッチアップを起こさない。
しかし、制御回路２のカウント動作がタイマーアップ
してスイッチSW1がオンで、スイッチSW2がトランジスタ
Ｗ3のエミッタより離れてしまう時、制御回路２の出力
端子は、巻線Ｌ3の電圧の影響を受ける。トランジス
タＱ1がオンしている時は、トランジスタＱ1のベース側
が高電位になっているため、トランジスタＱ3のベース
・コレクタ間のPNジャンクションで制御回路２の出力端
子はＨレベルのままである。トランジスタＱ1がオフ
すると、巻線Ｌ3の両端電位が逆向きとなり、制御回路
２の端子を基準として、トランジスタＱ1のベース側
が一番低くなり、トランジスタＱ3のベース・コレクタ
間がPNジャンクションで接続されてしまい、制御回路２
の出力端子の方が低くなることになる。
してスイッチSW1がオンで、スイッチSW2がトランジスタ
Ｗ3のエミッタより離れてしまう時、制御回路２の出力
端子は、巻線Ｌ3の電圧の影響を受ける。トランジス
タＱ1がオンしている時は、トランジスタＱ1のベース側
が高電位になっているため、トランジスタＱ3のベース
・コレクタ間のPNジャンクションで制御回路２の出力端
子はＨレベルのままである。トランジスタＱ1がオフ
すると、巻線Ｌ3の両端電位が逆向きとなり、制御回路
２の端子を基準として、トランジスタＱ1のベース側
が一番低くなり、トランジスタＱ3のベース・コレクタ
間がPNジャンクションで接続されてしまい、制御回路２
の出力端子の方が低くなることになる。
一般にCMOS-ICは、＜で、端子より約0.3〜0.6V
下がるとラッチアップが発生し、制御回路２の電源とグ
ランド間がショートモードになってしまう。そのため、
制御回路２の電源電圧が低下してしまい、タイマーがリ
セットしてしまうことになる。従って、充電完了してい
るのに、スイッチSW1をオンしてオフすると、制御回路
２にタイマーリセットがかかり、もう一度出力端子が
Ｌレベルになってしまい、再充電を行い、これによって
蓄電池Ｂの容量劣化、寿命劣化を行してしまうという問
題を有している。
下がるとラッチアップが発生し、制御回路２の電源とグ
ランド間がショートモードになってしまう。そのため、
制御回路２の電源電圧が低下してしまい、タイマーがリ
セットしてしまうことになる。従って、充電完了してい
るのに、スイッチSW1をオンしてオフすると、制御回路
２にタイマーリセットがかかり、もう一度出力端子が
Ｌレベルになってしまい、再充電を行い、これによって
蓄電池Ｂの容量劣化、寿命劣化を行してしまうという問
題を有している。
本発明は、上述の点に鑑みて提供したものであって、
ラッチアップを防止するのに容易且つ安価にすることを
目的としたラッチアップ保護回路を提供するものであ
る。
ラッチアップを防止するのに容易且つ安価にすることを
目的としたラッチアップ保護回路を提供するものであ
る。
［課題を解決するための手段］ 本発明は、制御回路の出力端子と制御用トランジスタ
のベースとの間にラッチアップ防止用の抵抗を直列に挿
入接続したものである。
のベースとの間にラッチアップ防止用の抵抗を直列に挿
入接続したものである。
また、制御回路のグランド側にアノードを、制御用ト
ランジスタのベースにカソードとなるように順方向降下
電圧の低いショットキーバリアダイオードを接続したも
のである。
ランジスタのベースにカソードとなるように順方向降下
電圧の低いショットキーバリアダイオードを接続したも
のである。
［作用］ 而して本発明は、ラッチアップの電流が流れた時に
は、その電流により抵抗の両端に電圧を発生させ、制御
回路の出力端子の電位を持ち上げて、ラッチアップを抑
制するようにしている。
は、その電流により抵抗の両端に電圧を発生させ、制御
回路の出力端子の電位を持ち上げて、ラッチアップを抑
制するようにしている。
また、ショットキーバリアダイオードの低い順方向降
下電圧にて、制御回路の出力端子の電位をラッチアップ
電位より低くクランプして、ラッチアップの発生を防止
するようにしている。
下電圧にて、制御回路の出力端子の電位をラッチアップ
電位より低くクランプして、ラッチアップの発生を防止
するようにしている。
［実施例１］ 以下、本発明の一実施例を図面を参照して説明する。
第１図に具体回路図を示す。尚、インバータブロック１
及び制御回路２の構成、並びに動作は従来例と同じなの
で、説明を省略し、要旨の部分について詳述する。第１
図に示すように、制御回路２の出力端子とトランジス
タＱ3のベースとの間にラッチアップ防止用の抵抗Ｒ9を
挿入したものである。トランジスタＱ1がオフの時、制
御回路２の出力端子を通してラッチアップの電流が流
れるが、その電流が流れ始めようとすると、その電流に
よって抵抗Ｒ9の両端に電位が発生して、制御回路２の
出力端子の電位を持ち上げてラッチアップを抑制する
ものである。このように構成することで、小型で消費電
流の少ない充電制御回路を作成することができ、また、
小型の充電器を構成することができる。
第１図に具体回路図を示す。尚、インバータブロック１
及び制御回路２の構成、並びに動作は従来例と同じなの
で、説明を省略し、要旨の部分について詳述する。第１
図に示すように、制御回路２の出力端子とトランジス
タＱ3のベースとの間にラッチアップ防止用の抵抗Ｒ9を
挿入したものである。トランジスタＱ1がオフの時、制
御回路２の出力端子を通してラッチアップの電流が流
れるが、その電流が流れ始めようとすると、その電流に
よって抵抗Ｒ9の両端に電位が発生して、制御回路２の
出力端子の電位を持ち上げてラッチアップを抑制する
ものである。このように構成することで、小型で消費電
流の少ない充電制御回路を作成することができ、また、
小型の充電器を構成することができる。
［実施例２］ 第２図は実施例２を示す。ラッチアップは＜で、
0.3〜0.6V程度の電位差で発生するため、ラッチアップ
の電流が流れ始めると、抵抗Ｒ9で発生すると電圧で出
力端子を持ち上げ、さらにトランジスタＱ3のベース
電位をダイオードＤ2でクランプして制御回路２の出力
端子を持ち上げやすくしている。
0.3〜0.6V程度の電位差で発生するため、ラッチアップ
の電流が流れ始めると、抵抗Ｒ9で発生すると電圧で出
力端子を持ち上げ、さらにトランジスタＱ3のベース
電位をダイオードＤ2でクランプして制御回路２の出力
端子を持ち上げやすくしている。
［実施例３］ 実施例３を第３図に示す。制御回路２の出力端子と
グランド間にショットキーバリアダイオードＤ3を接続
し、このダイオードＤ3により出力端子の電位低下を
ダイオードＤ3の順方向降下電圧Vfでクランプするもの
で、ショットキーバリアダイオードＤ3の場合は、このV
fが低いため、ラッチアップ電位より低くクランプでき
て、ラッチアップが発生しなくなるものである。
グランド間にショットキーバリアダイオードＤ3を接続
し、このダイオードＤ3により出力端子の電位低下を
ダイオードＤ3の順方向降下電圧Vfでクランプするもの
で、ショットキーバリアダイオードＤ3の場合は、このV
fが低いため、ラッチアップ電位より低くクランプでき
て、ラッチアップが発生しなくなるものである。
［発明の効果］ 本発明は上述のように、制御回路の出力端子と制御用
トランジスタのベースとの間にラッチアップ防止用の抵
抗を直列に挿入接続したものであるから、ラッチアップ
の電流が流れた時には、その電流により抵抗の両端に電
圧を発生させて、制御回路の出力端子の電位を持ち上げ
て、ラッチアップを抑制することができるものであり、
しかも、抵抗だけでラッチアップを抑制できるため、構
成が簡単で容易であり、また、安価且つ小型にできる効
果を奏するものである。
トランジスタのベースとの間にラッチアップ防止用の抵
抗を直列に挿入接続したものであるから、ラッチアップ
の電流が流れた時には、その電流により抵抗の両端に電
圧を発生させて、制御回路の出力端子の電位を持ち上げ
て、ラッチアップを抑制することができるものであり、
しかも、抵抗だけでラッチアップを抑制できるため、構
成が簡単で容易であり、また、安価且つ小型にできる効
果を奏するものである。
また、制御回路のグランド側にアノードを、制御用ト
ランジスタのベースにカソードとなるように順方向降下
電圧の低いショットキーバリアダイオードを接続したも
のであるから、ショットキーバリアダイオードの低い順
方向降下電圧にて、制御回路の出力端子の電位をラッチ
アップ電位より低くクランプして、ラッチアップの発生
を防止することができるものである。
ランジスタのベースにカソードとなるように順方向降下
電圧の低いショットキーバリアダイオードを接続したも
のであるから、ショットキーバリアダイオードの低い順
方向降下電圧にて、制御回路の出力端子の電位をラッチ
アップ電位より低くクランプして、ラッチアップの発生
を防止することができるものである。
第１図は本発明の実施例１の具体回路図、第２図は同上
の実施例２の具体回路図、第３図は同上の実施例３の具
体回路図、第４図は従来例の具体回路図である。 １はインバータブロック、２は制御回路、Ｑ1は発振用
トランジスタ、Ｑ3は制御用トランジスタ、SW2はスイッ
チ、Ｒ9は抵抗、Ｄ3はショットキーバリアダイオード、
Ｔは発振トランス、Ｌ1は一次巻線、Ｌ2は出力巻線、Ｌ
3はベース駆動用巻線である。
の実施例２の具体回路図、第３図は同上の実施例３の具
体回路図、第４図は従来例の具体回路図である。 １はインバータブロック、２は制御回路、Ｑ1は発振用
トランジスタ、Ｑ3は制御用トランジスタ、SW2はスイッ
チ、Ｒ9は抵抗、Ｄ3はショットキーバリアダイオード、
Ｔは発振トランス、Ｌ1は一次巻線、Ｌ2は出力巻線、Ｌ
3はベース駆動用巻線である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 7/42 - 7/98 H03K 19/00 - 19/096 H02M 3/00 - 3/44 H02J 7/00 - 7/36
Claims (2)
- 【請求項１】発振用トランジスタと、一次巻線、出力巻
線及び上記発振用トランジスタのベース駆動用巻線から
なる発振トランスとを有するインバータブロックを形成
し、このインバータブロックの発振動作を制御するCMOS
構造の制御回路を設け、この制御回路の出力端子に上記
発振用トランジスタをオンオフ制御する制御用トランジ
スタのベースを接続すると共に、該制御用トランジスタ
のコレクタを上記ベース駆動用巻線を接続した発振用ト
ランジスタのベースに接続し、上記制御用トランジスタ
のエミッタとグランドとの間にスイッチを接続し、該ス
イッチがオンの時には制御回路によりインバータブロッ
クをオンオフ制御し、該スイッチがオフの時は制御回路
を非動作とするようにしたインバータ回路において、上
記制御回路の出力端子と制御用トランジスタのベースと
の間にラッチアップ防止用の抵抗を直列に挿入接続した
ことを特徴とするラッチアップ保護回路。 - 【請求項２】制御回路のグランド側にアノードを、制御
用トランジスタのベースにカソードとなるように順方向
降下電圧の低いショットキーバリアダイオードを接続し
たことを特徴とする請求項１記載のラッチアップ保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119150A JP2781600B2 (ja) | 1989-05-12 | 1989-05-12 | ラッチアップ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119150A JP2781600B2 (ja) | 1989-05-12 | 1989-05-12 | ラッチアップ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02299476A JPH02299476A (ja) | 1990-12-11 |
| JP2781600B2 true JP2781600B2 (ja) | 1998-07-30 |
Family
ID=14754156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119150A Expired - Lifetime JP2781600B2 (ja) | 1989-05-12 | 1989-05-12 | ラッチアップ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2781600B2 (ja) |
-
1989
- 1989-05-12 JP JP1119150A patent/JP2781600B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02299476A (ja) | 1990-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080515 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |