JP2777153B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
- Publication number
- JP2777153B2 JP2777153B2 JP63285679A JP28567988A JP2777153B2 JP 2777153 B2 JP2777153 B2 JP 2777153B2 JP 63285679 A JP63285679 A JP 63285679A JP 28567988 A JP28567988 A JP 28567988A JP 2777153 B2 JP2777153 B2 JP 2777153B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- schottky gate
- semiconductor device
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は，化合物半導体−金属のショットキーゲート
電極を有する半導体装置の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to an improvement of a semiconductor device having a compound semiconductor-metal Schottky gate electrode.
（従来の技術） スーパーコンピュータや高周波通信用の機器等には,S
iよりも電子移動度の高い化合物半導体（GaAsやInP）を
用いた高速の電界効果トランジスタが多く用いられてい
る。これらの電界効果トランジスタの代表的なものに,G
aAsショットキーゲート型電界効果トランジスタ（MESFE
T）がある。(Prior art) Supercomputers and high-frequency communication equipment
High-speed field-effect transistors using compound semiconductors (GaAs or InP) having higher electron mobility than i are often used. Typical of these field-effect transistors is G
aAs Schottky gate field effect transistor (MESFE
T) there.
第２図を用いて，従来のGaAs−MESFETの製造工程例を
説明する。まず半絶縁性GaAs基板21にイオン注入および
熱処理によりｎ型活性層22を形成する（第２図
（ａ））。次に全面に耐熱性または高融点の金属膜を被
着し，これを選択エッチングしてショットキーゲート電
極23を形成する（第２図（ｂ））。次にフォトレジスト
・マスク（図示せず）およびゲート電極23をマスクとし
て不純物をイオン注入して，ゲート電極23に自己整合的
に高濃度不純物層24を形成する（第２図（ｃ））。そし
てフォトレジストを除去して,As雰囲気中で温度820℃，
時間10分程度のキャップレスアニールを行い，不純物を
活性化してソース，ドレインのn+型層25,26を形成す
る。その後,AuGe/Au層からなるソース，ドレイン電極2
7,28を形成する（第２図（ｄ））。An example of a manufacturing process of a conventional GaAs-MESFET will be described with reference to FIG. First, an n-type active layer 22 is formed on a semi-insulating GaAs substrate 21 by ion implantation and heat treatment (FIG. 2A). Next, a heat-resistant or high-melting metal film is deposited on the entire surface, and this is selectively etched to form a Schottky gate electrode 23 (FIG. 2B). Next, impurities are ion-implanted using a photoresist mask (not shown) and the gate electrode 23 as a mask to form a high-concentration impurity layer 24 on the gate electrode 23 in a self-aligned manner (FIG. 2C). Then, the photoresist is removed, and the temperature is 820 ° C. in an As atmosphere.
Capless annealing is performed for about 10 minutes to activate the impurities to form the source and drain n + -type layers 25 and 26. After that, source and drain electrodes 2 consisting of AuGe / Au layers
7, 28 are formed (FIG. 2 (d)).
このように従来法においては，ショットキーゲート電
極の形成後に不純物のイオン注入と注入不純物の活性化
のための高温の熱処理が行われる。この高温の熱処理工
程では，ゲート電極下の基板領域から基板構成元素であ
るAsやGaがゲート電極内に拡散し，特に原子半径の小さ
いAsはゲート電極を突抜けて外部にまで飛散する，とい
う現象が生じる。この結果，ゲート電極の界面特性が変
化し，所望のショットキー特性が得られなくなるという
問題が生じる。また，同一基板上に多数のMESFETを形成
して集積回路を構成する場合には，各素子でのショット
キー特性のバラツキが生じ，これは各素子のしきい値電
圧のバラツキとなり，集積回路の信頼性や歩留り低下の
大きい原因となる。As described above, in the conventional method, after forming the Schottky gate electrode, high-temperature heat treatment for ion implantation of impurities and activation of the implanted impurities is performed. In this high-temperature heat treatment process, As and Ga, which are constituent elements of the substrate, diffuse into the gate electrode from the substrate region under the gate electrode. A phenomenon occurs. As a result, there arises a problem that the interface characteristics of the gate electrode change, and desired Schottky characteristics cannot be obtained. Also, when an integrated circuit is formed by forming a large number of MESFETs on the same substrate, variations in the Schottky characteristics of each element occur, which results in variations in the threshold voltage of each element. This causes a large decrease in reliability and yield.
上述した基板元素の外部拡散は,MESFETのショットキ
ーゲート電極に用いられる窒化物が多結晶質であり，多
くの粒界が存在するためである，とも言われている。そ
こでこの外部拡散を抑制するためには，ショットキーゲ
ート電極の構成物質の粒径を微細化することが考えられ
る。具体的には例えば，窒化物に比べて粒径が微細な高
融点金属の硅化物をショットキーゲート電極に用いるこ
とが考えられる。ところが硅化物をショットキーゲート
電極として用いると，その電極中のSiが熱処理工程で逆
に基板中に拡散してドナー不純物となり，チャネル領域
の電子濃度が変化してしまう。このことは実際に報告も
なされている。また一般に硅化物によるショットキーゲ
ート特性は，高融点金属単体やその窒化物に比べて劣っ
ている。It is also said that the above-mentioned external diffusion of the substrate element is due to the fact that the nitride used for the Schottky gate electrode of the MESFET is polycrystalline and there are many grain boundaries. Therefore, in order to suppress this external diffusion, it is conceivable to reduce the particle diameter of the constituent material of the Schottky gate electrode. Specifically, for example, it is conceivable to use silicide of a refractory metal having a finer particle size than nitride for the Schottky gate electrode. However, when silicide is used as a Schottky gate electrode, Si in the electrode is diffused into the substrate in the heat treatment step and becomes a donor impurity, and the electron concentration in the channel region changes. This has been reported in practice. In general, the Schottky gate characteristics of silicide are inferior to those of a high melting point metal alone or its nitride.
（発明が解決しようとする課題） 以上のように化合物半導体を用いたMESFETにおいて
は，特にショットキーゲート電極形成後に高温熱工程を
必要とする場合，良好なショットキーゲート特性を得る
ことが難しい，という問題があった。(Problems to be Solved by the Invention) As described above, in a MESFET using a compound semiconductor, it is difficult to obtain good Schottky gate characteristics, particularly when a high-temperature heating step is required after forming a Schottky gate electrode. There was a problem.
本発明は，この様な問題を解決して優れたショットキ
ーゲート特性を持つ半導体装置を提供することを目的と
する。An object of the present invention is to provide a semiconductor device having excellent Schottky gate characteristics by solving such a problem.
［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は，化合物半導体層に形成された
ショットキーゲート電極を有するものにおいて，前記シ
ョットキーゲート電極が，前記半導体層と接する耐熱性
または高融点金属の窒化物層からなる第一の層と，この
第一の層の上部に設けられた耐熱性または高融点金属の
硅窒化物層からなる第二の層とを有してなることを特徴
とする。[Structure of the Invention] (Means for Solving the Problems) In a semiconductor device according to the present invention, which has a Schottky gate electrode formed on a compound semiconductor layer, the Schottky gate electrode has a heat resistant contact with the semiconductor layer. A first layer made of a nitride layer of a refractory or high melting point metal, and a second layer made of a silicon nitride layer of a heat resistant or high melting point metal provided on the first layer. It is characterized by becoming.
また，この発明の半導体装置の製造方法は，化合物半
導体層に形成されたショットキーゲート電極を有する場
合において，前記ショットキーゲート電極は，前記半導
体層と接する部分に耐熱性または高融点金属の窒化物層
からなる第一の層を形成する工程と，この第一の層の上
部に耐熱性または高融点金属の硅窒化物層からなる第二
の層を形成する工程とからなることを特徴とする。Further, in the method of manufacturing a semiconductor device according to the present invention, in the case where a Schottky gate electrode is formed on a compound semiconductor layer, the Schottky gate electrode has a heat-resistant or high-melting-point metal nitride at a portion in contact with the semiconductor layer. Forming a first layer made of a material layer, and forming a second layer made of a silicon nitride layer of a heat-resistant or high-melting-point metal on the first layer. I do.
（作用） 本発明においては，ショットキーゲート電極の表面部
の硅窒化物層が，熱処理時の基板構成元素の外部拡散に
対するバリアとして働く。またこの硅窒化物層の下地は
窒化物層であり，これにより良好なショットキーゲート
特性が得られ，また硅窒化物層のシリコンの基板への拡
散も防止される。(Operation) In the present invention, the silicon nitride layer on the surface of the Schottky gate electrode functions as a barrier against external diffusion of the constituent elements of the substrate during the heat treatment. The silicon nitride layer is underlaid with a nitride layer, whereby good Schottky gate characteristics are obtained and diffusion of the silicon nitride layer into the substrate is prevented.
（実施例） 以下，本発明の実施例を説明する。(Example) Hereinafter, an example of the present invention will be described.
第１図（ａ）〜（ｆ）は，一実施例のGaAsMESFETの製
造工程を示す断面図である。まず，半絶縁性GaAs基板１
に,Siのイオン注入によりｎ型活性層２を形成する
（ａ）。イオン注入条件は例えば，加速電圧50keV,ドー
ズ量２×1012/cm2とする。イオン注入後,As雰囲気中で8
20℃,20分のキャップレス・アニールを施して，不純物
活性化を行なう。1 (a) to 1 (f) are cross-sectional views showing steps of manufacturing a GaAs MESFET according to one embodiment. First, the semi-insulating GaAs substrate 1
Next, an n-type active layer 2 is formed by ion implantation of Si (a). The ion implantation conditions are, for example, an acceleration voltage of 50 keV and a dose of 2 × 10 12 / cm 2 . After ion implantation, 8 in As atmosphere
Perform capless annealing at 20 ° C for 20 minutes to activate the impurities.
次に，活性層２領域を含む基板全面に,2000Åの窒化
タングステン層（WNx層）３を反応性スパッタリング性
により形成する。続いて全面に,Siの低エネルギー，高
ドーズのイオン注入を行い，熱処理してWNx膜３の表面
部約1000Åを窒化タングステン・シリサイド層４とする
（ｂ）。例えばイオン注入条件は，加速電圧30keV,ドー
ズ量１×1016/cm2とし，熱処理条件は500℃,10分とす
る。Next, a 2000 nm tungsten nitride layer (WNx layer) 3 is formed on the entire surface of the substrate including the active layer 2 region by reactive sputtering. Subsequently, low-energy, high-dose ion implantation of Si is performed on the entire surface, and heat treatment is performed to form a tungsten nitride silicide layer 4 on the surface portion of the WNx film 3 having a thickness of about 1000 ° (b). For example, ion implantation conditions are an acceleration voltage of 30 keV, a dose of 1 × 10 16 / cm 2 , and a heat treatment condition of 500 ° C. for 10 minutes.
その後，全面にフォトレジストを塗布し，パターン形
成してマスクを設け,CF4とO2ガスを用いた反応性イオン
エッチングにより窒化タングステン・シリサイド層４と
WNx層３をパターニングしてショットキーゲート電極５
を形成する（ｄ）。次いで，フォトレジストの塗布，パ
ターニングによりソース，ドレイン形成領域に窓を有す
るレジスト・マスク６を形成し、Siの高濃度イオン注入
層７を形成する（ｅ）。このときのイオン注入条件は，
例えば加速電圧120keV,ドーズ量３×1013/cm2とする。
そしてレジスト・マスク６を除去した後,AsH3雰囲気中
で820℃,20分の熱処理により不純物活性化を行い，ソー
ス，ドレイン層７′を形成する。Thereafter, a photoresist is applied to the entire surface, a pattern is formed, a mask is provided, and the tungsten nitride silicide layer 4 is formed by reactive ion etching using CF 4 and O 2 gas.
Pattern the WNx layer 3 to form a Schottky gate electrode 5
(D). Next, a resist mask 6 having windows in the source and drain formation regions is formed by applying and patterning a photoresist, and a high-concentration ion-implanted layer 7 of Si is formed (e). The ion implantation conditions at this time are as follows:
For example, the acceleration voltage is 120 keV and the dose is 3 × 10 13 / cm 2 .
Then, after removing the resist mask 6, the impurities are activated by heat treatment at 820 ° C. for 20 minutes in an AsH 3 atmosphere to form source and drain layers 7 ′.
その後，リフトオフ法によって,AuGe/Ni/Auの３層構
造からなるソース，ドレイン電極8,9を形成する。最後
に全面に絶縁膜10を堆積してこれにコンタクト孔を開け
て,Ti/Pt/Auの３層構造からなる配線11〜13を形成して
完成する（ｆ）。Thereafter, source and drain electrodes 8 and 9 having a three-layer structure of AuGe / Ni / Au are formed by a lift-off method. Finally, an insulating film 10 is deposited on the entire surface, contact holes are formed in the insulating film 10, and wirings 11 to 13 having a three-layer structure of Ti / Pt / Au are formed to complete (f).
WNx層のみからなるショットキーゲート電極は,600℃
程度から特性の劣化が認められ，特にソース，ドレイン
の不純物活性化の熱処理工程で大きい特性劣化が見られ
る。これに対し，この実施例のショットキーゲート電極
構造ではこの様な特性劣化は認められない。これは，シ
ョットキーゲート電極の表面部の窒化タングステン・シ
リサイド層４が基板構成元素の外部拡散を抑制するため
である。また，窒化タングステン・シリサイド層４は直
接基板に接触しないため，熱処理工程でシリコンがショ
ットキーゲート電極から基板に拡散されることもなく，
この結果しきい値変動のない安定なMESFET特性が得られ
る。600 ° C for Schottky gate electrode consisting only of WNx layer
Deterioration of characteristics is recognized from the degree, and large characteristic deterioration is particularly observed in the heat treatment step of activating the impurities of the source and the drain. On the other hand, in the Schottky gate electrode structure of this embodiment, such a characteristic deterioration is not recognized. This is because the tungsten nitride silicide layer 4 on the surface of the Schottky gate electrode suppresses external diffusion of the constituent elements of the substrate. In addition, since the tungsten nitride silicide layer 4 does not directly contact the substrate, silicon is not diffused from the Schottky gate electrode to the substrate during the heat treatment process.
As a result, a stable MESFET characteristic without threshold value fluctuation can be obtained.
具体的データを挙げる。上記実施例によるGaAsMESFET
を，ウェハ上に100個形成し，そのしきい値電圧V thと
その分散σを測定した。比較のため,WNx層のみからなる
ショットキーゲート電極を持つ他，実施例と同じ条件で
形成したGaAsMESFETについてもデータをとった。実施例
のGaAsMESFETでは,V th＝−0.047［Ｖ］，σ＝14［mV］
であるのに対し，比較例においては,V th＝＋0.031
［Ｖ］，σ＝38［mV］であった。この結果から，本発明
によりGaAsMESFETのしきい値のバラツキは従来構造の約
37％に低減されている。Specific data is given below. GaAs MESFET according to the above embodiment
Were formed on a wafer, and the threshold voltage Vth and its variance σ were measured. For comparison, data was obtained for a GaAs MESFET formed under the same conditions as in the example, in addition to having a Schottky gate electrode consisting of only the WNx layer. In the GaAs MESFET of the embodiment, V th = −0.047 [V] and σ = 14 [mV]
On the other hand, in the comparative example, V th = + 0.031
[V], σ = 38 [mV]. From these results, it can be seen that the variation in the threshold value of the GaAs MESFET according to the present invention is about
It has been reduced to 37%.
実施例では，ショットキーゲート表面部の窒化タング
ステン・シリサイド層の形成法としてイオン注入を利用
したが，これは例えばスパッタ法やCVD法によりシリコ
ンを堆積させることによっても形成できる。また，シリ
コンのほかに窒素を積極的に導入することで，窒素を含
むシリサイド・ナイトライド（硅窒化物）としてもよ
い。ショットキーゲート電極の母材もＷ以外の耐熱性或
いは高融点金属を用い得るし，電極の上部と下部で異な
る金属を用いてもよい。In the embodiment, ion implantation is used as a method for forming the tungsten nitride silicide layer on the surface of the Schottky gate. However, it can also be formed by depositing silicon by a sputtering method or a CVD method. Alternatively, silicide / nitride (silicon nitride) containing nitrogen may be obtained by positively introducing nitrogen in addition to silicon. As a base material of the Schottky gate electrode, a heat-resistant or high-melting-point metal other than W may be used, or different metals may be used in the upper part and the lower part of the electrode.
［発明の効果］ 以上述べたように本発明によれば，熱処理工程でショ
ットキーゲート特性の劣化を来たすことのない安定した
特性の化合物半導体装置を得ることがきる。[Effects of the Invention] As described above, according to the present invention, it is possible to obtain a compound semiconductor device having stable characteristics without deteriorating Schottky gate characteristics in the heat treatment step.
第１図（ａ）〜（ｆ）は，本発明の一実施例のGaAsMESF
ETの製造工程を示す断面図，第２図（ａ）〜（ｄ）は従
来のGaAsMESFETの製造工程例を示す断面図である。 １……半絶縁性GaAs基板,2……ｎ型活性層,3……WNx層,
4……窒化タングステン・シリサイド層,5……ショット
キーゲート電極,6……フォトレジスト,7……イオン注入
層,7′……ソース，ドレイン層,8,9……ソース，ドレイ
ン電極,10……絶縁膜,11〜13……配線。FIGS. 1A to 1F show a GaAs MESF according to an embodiment of the present invention.
2 (a) to 2 (d) are cross-sectional views showing a manufacturing process of a conventional GaAs MESFET. 1 ... semi-insulating GaAs substrate, 2 ... n-type active layer, 3 ... WNx layer,
4 ... Tungsten nitride silicide layer, 5 ... Schottky gate electrode, 6 ... Photoresist, 7 ... Ion implantation layer, 7 '... Source and drain layer, 8,9 ... Source and drain electrode, 10 …… Insulation film, 11-13 …… Wiring.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872──────────────────────────────────────────────────続 き Continued on the front page (58) Investigated field (Int.Cl. 6 , DB name) H01L 21/337-21/338 H01L 27/095-27/098 H01L 29/775-29/778 H01L 29 / 80-29/812 H01L 21/28-21/288 H01L 21/44-21/445 H01L 29/40-29/51 H01L 29/872
Claims (6)
ゲート電極を有する半導体装置において， 前記ショットキーゲート電極が，前記半導体層と接する
耐熱性または高融点金属の窒化物層からなる第一の層
と，この第一の層の上部に設けられた耐熱性または高融
点金属の硅窒化物層からなる第二の層とを有してなるこ
とを特徴とする半導体装置。1. A semiconductor device having a Schottky gate electrode formed on a compound semiconductor layer, wherein the Schottky gate electrode is a first layer made of a heat-resistant or refractory metal nitride layer in contact with the semiconductor layer. And a second layer made of a silicon nitride layer of a heat-resistant or high-melting-point metal provided on the first layer.
あり，この基板の前記ショットキーゲート電極が形成さ
れる部位には，イオン注入により活性層が形成されてい
ることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein said compound semiconductor layer is a semi-insulating GaAs substrate, and an active layer is formed by ion implantation at a portion of said substrate where said Schottky gate electrode is to be formed. Item 2. The semiconductor device according to item 1.
り，前記第二の層は前記窒化タングステン層の表面にシ
リコンのイオン注入により形成された窒化タングステン
・シリサイド層であることを特徴とする請求項１に記載
の半導体装置。3. The method according to claim 1, wherein the first layer is a tungsten nitride layer, and the second layer is a tungsten nitride silicide layer formed on the surface of the tungsten nitride layer by ion implantation of silicon. The semiconductor device according to claim 1.
ゲート電極を有する半導体装置の製造方法において， 前記ショットキーゲート電極は，前記半導体層と接する
部分に耐熱性または高融点金属の窒化物層からなる第一
の層を形成する工程と，この第一の層の上部に耐熱性ま
たは高融点金属の硅窒化物層からなる第二の層を形成す
る工程とからなることを特徴とする半導体装置の製造方
法。4. A method for manufacturing a semiconductor device having a Schottky gate electrode formed on a compound semiconductor layer, wherein the Schottky gate electrode is formed of a heat-resistant or high-melting metal nitride layer at a portion in contact with the semiconductor layer. Forming a first layer made of a heat-resistant or high-melting metal silicide layer on top of the first layer. Manufacturing method.
あり，この基板の前記ショットキーゲート電極が形成さ
れる部位には，イオン注入により活性層が形成されてい
ることを特徴とする請求項４に記載の半導体装置の製造
方法。5. The semiconductor device according to claim 1, wherein said compound semiconductor layer is a semi-insulating GaAs substrate, and an active layer is formed by ion implantation at a portion of said substrate where said Schottky gate electrode is to be formed. Item 5. The method for manufacturing a semiconductor device according to Item 4.
形成し，前記第二の層として前記窒化タングステン層の
表面にシリコンのイオン注入により窒化タングステン・
シリサイド層を形成するものであることを特徴とする請
求項４に記載の半導体装置の製造方法。6. A tungsten nitride layer is formed as the first layer, and tungsten nitride is formed on the surface of the tungsten nitride layer by ion implantation of silicon as the second layer.
The method for manufacturing a semiconductor device according to claim 4, wherein a silicide layer is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285679A JP2777153B2 (en) | 1988-11-14 | 1988-11-14 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285679A JP2777153B2 (en) | 1988-11-14 | 1988-11-14 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02132839A JPH02132839A (en) | 1990-05-22 |
| JP2777153B2 true JP2777153B2 (en) | 1998-07-16 |
Family
ID=17694645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285679A Expired - Fee Related JP2777153B2 (en) | 1988-11-14 | 1988-11-14 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777153B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5358893B2 (en) * | 2007-04-03 | 2013-12-04 | 三菱電機株式会社 | Transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246870A (en) * | 1987-04-02 | 1988-10-13 | Toshiba Corp | Compound semiconductor device and manufacture thereof |
-
1988
- 1988-11-14 JP JP63285679A patent/JP2777153B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02132839A (en) | 1990-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3229012B2 (en) | Method for manufacturing semiconductor device | |
| US5739557A (en) | Refractory gate heterostructure field effect transistor | |
| US5143856A (en) | Method of manufacturing MES FET | |
| JPH0235462B2 (en) | ||
| JPH05183160A (en) | Semiconductor device and fabrication thereof | |
| US4712291A (en) | Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs | |
| JP2777153B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2001110818A (en) | Semiconductor device and its manufacturing method | |
| US6306763B1 (en) | Enhanced salicidation technique | |
| JPH0235777A (en) | Semiconductor device and manufacture thereof | |
| JP3171902B2 (en) | Method for manufacturing semiconductor device | |
| JP3035917B2 (en) | Field effect type semiconductor device and method of manufacturing the same | |
| JP2889240B2 (en) | Compound semiconductor device and method of manufacturing the same | |
| JPS63202951A (en) | Compound semiconductor device | |
| JPH04282841A (en) | Manufacture of semiconductor device | |
| JPH05235288A (en) | Manufacture of bimos semiconductor device | |
| JPS6057980A (en) | Manufacture of semiconductor device | |
| JP2731194B2 (en) | Method for manufacturing compound semiconductor device | |
| JP2874885B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3438100B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JP3220624B2 (en) | Compound semiconductor device and method of manufacturing the same | |
| JPH03280552A (en) | Manufacture of field effect transistor | |
| JPH028454B2 (en) | ||
| JPH04359468A (en) | Compound semiconductor device and manufacture thereof | |
| JPH01189960A (en) | Manufacture of compound semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |