JP2776410B2

JP2776410B2 - Readout circuit of data storage device

Info

Publication number: JP2776410B2
Application number: JP20764795A
Authority: JP
Inventors: 正博島氏
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-07-21
Filing date: 1995-07-21
Publication date: 1998-07-16
Anticipated expiration: 2015-07-21
Also published as: JPH0935412A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、情報処理装置に使
用するデータ記憶装置に関し、特に高速で書き込み読み
出しを行い、装置内の記憶アドレスによって周波数が異
なる磁気ディスク装置や光磁気ディスク装置の読み出し
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data storage device used for an information processing device, and more particularly to a read circuit for a magnetic disk device or a magneto-optical disk device which performs high-speed writing and reading and has a different frequency depending on a storage address in the device. About.

【０００２】[0002]

【従来の技術】従来、この種のデータ記憶装置の読み出
し回路は、書き込み読み出し用増幅器から出力される読
み出し信号を自動利得制御回路（Automatic Gain Contr
ol：「ＡＧＣ回路」という）により信号振幅を一定にし
て、信号検出の余裕度を向上している。2. Description of the Related Art Conventionally, a read circuit of a data storage device of this type converts a read signal output from a write / read amplifier into an automatic gain control circuit.
ol: referred to as an “AGC circuit”) to keep the signal amplitude constant and improve the margin of signal detection.

【０００３】この書き込み読み出し増幅器とＡＧＣ回路
の接続において、書き込み読み出し増幅器の出力直流バ
イアス電圧とＡＧＣ回路の入力直流バイアス電圧の差に
よるＡＧＣ回路の誤動作を防ぐため、接続線に直列にコ
ンデンサ（結合コンデンサ）を挿入し、直流電圧の伝達
を除去している。In the connection between the write / read amplifier and the AGC circuit, a capacitor (coupling capacitor) is connected in series with the connection line to prevent malfunction of the AGC circuit due to a difference between the output DC bias voltage of the write / read amplifier and the input DC bias voltage of the AGC circuit. ) To eliminate the transmission of DC voltage.

【０００４】このとき、結合コンデンサとＡＧＣ回路の
入力抵抗とで構成されるＣＲ回路による微分回路の時定
数は、読み出し信号の周波数に対して十分大きくなるよ
うに設定される。At this time, the time constant of the differentiating circuit constituted by the CR circuit including the coupling capacitor and the input resistance of the AGC circuit is set to be sufficiently large with respect to the frequency of the read signal.

【０００５】一方、データ記憶装置の動作が書き込み動
作から、読み出し動作に切り替わると、書き込み読み出
し増幅器が書き込み動作から読み出し動作に切り替わ
る。On the other hand, when the operation of the data storage device switches from the write operation to the read operation, the write / read amplifier switches from the write operation to the read operation.

【０００６】このとき、書き込み読み出し増幅器の出力
である読み出し信号線に直流電圧の変化が生じる。At this time, a change in the DC voltage occurs in the read signal line which is the output of the write / read amplifier.

【０００７】その際、前記のコンデンサにより静的な直
流電圧の伝達は除去できるものの、ステップ状の変化は
除去できず、ステップ電圧がＡＧＣ回路に入力される。At this time, although the transmission of the static DC voltage can be removed by the capacitor, the step-like change cannot be removed, and the step voltage is input to the AGC circuit.

【０００８】ＡＧＣ回路はこのステップ電圧に対して利
得制御を行うため、追従応答に乱れが生じる。Since the AGC circuit performs gain control on the step voltage, the tracking response is disturbed.

【０００９】上記の問題に対処する従来例として、本発
明者により、例えば特公昭６２−２３３６３号公報にお
いて、外部制御信号によってコンデンサと接地の間の抵
抗値を切り換えることにより、常時は読み出し信号の周
期に対して十分大きな時定数を有し、過渡応答時には直
流成分を除去して正常動作を行なうようにした構成が提
案されている。これを利用した回路構成を図７に示す。
また、図１１に図７の各部の波形を示す。As a conventional example for addressing the above-mentioned problem, the present inventor disclosed in Japanese Patent Publication No. 62-23363, for example, by switching a resistance value between a capacitor and ground by an external control signal, so that a read signal is always output. A configuration has been proposed which has a sufficiently large time constant with respect to the period and performs a normal operation by removing a DC component during a transient response. FIG. 7 shows a circuit configuration utilizing this.
FIG. 11 shows waveforms at various points in FIG.

【００１０】図７は、磁気ディスク装置の読み出し回路
の従来例の構成（「第１の従来例」という）を示す図で
あり、磁気ヘッド１と書き込み読み出し増幅器２と、２
個のコンデンサ７と、ＡＧＣ回路２７と、２個の抵抗器
Ｄと、２個の電界効果トランジスタ（「ＦＥＴ」とい
う）１１を含む。FIG. 7 is a diagram showing the configuration of a conventional read circuit of a magnetic disk drive (referred to as a "first conventional example").
It includes two capacitors 7, an AGC circuit 27, two resistors D, and two field effect transistors (referred to as “FETs”) 11.

【００１１】図７を参照して、第１の従来例の構成の主
要部は、コンデンサ７と抵抗ＤとＦＥＴ１１にあり、Ｆ
ＥＴ１１のゲートに印加する抵抗切り替え信号ｔにより
ＦＥＴ１１のＯＮ／ＯＦＦを制御してＡＧＣ入力端子と
接地間の抵抗を制御するものである。Referring to FIG. 7, the main parts of the configuration of the first conventional example are a capacitor 7, a resistor D and an FET 11, and F
The resistance switching signal t applied to the gate of the ET 11 controls ON / OFF of the FET 11 to control the resistance between the AGC input terminal and the ground.

【００１２】図１１の波形図を参照して、第１の従来例
の動作を説明する。図１１は読み出しアドレスが内周シ
リンダの条件（「内周条件」という）と、外周シリンダ
の条件（「外周条件」という）とをそれぞれ示してい
る。The operation of the first conventional example will be described with reference to the waveform diagram of FIG. FIG. 11 shows the condition of the inner cylinder (referred to as “inner condition”) and the condition of the outer cylinder (referred to as “outer condition”), respectively.

【００１３】近年の磁気ディスク装置は、記憶容量を拡
大するために、マルチゾーンレコーディングを採用して
いる場合が多い。これは、線記録密度をディスク全面で
均一化をはかり、記録効率を向上する方式である。Recent magnetic disk drives often employ multi-zone recording in order to increase the storage capacity. In this method, the linear recording density is made uniform over the entire surface of the disk to improve the recording efficiency.

【００１４】このため、信号周波数は半径位置により変
化し、外周シリンダの信号周波数は内周よりかなり高く
なる。例えば３．５″ディスクで線記録密度を一定とす
ると、外周シリンダと内周シリンダの信号周波数は約
１．７倍の差になる。そして、ディスク径が小さくなる
と、この比（外周と内周との信号周波数の比）は更に増
大する。For this reason, the signal frequency changes depending on the radial position, and the signal frequency of the outer cylinder becomes considerably higher than that of the inner cylinder. For example, if the linear recording density is fixed for a 3.5 ″ disk, the signal frequency of the outer cylinder and the inner cylinder is about 1.7 times the difference. Signal frequency ratio).

【００１５】セクタのビット構成は、シリンダ間で大き
な差はないためビット周波数が異なると時間的なセクタ
長はビット周波数に反比例する。Since the bit configuration of the sector does not greatly differ between cylinders, if the bit frequency is different, the temporal sector length is inversely proportional to the bit frequency.

【００１６】図１１には、周波数比が最も異なる内周条
件の波形（図１１（Ａ）参照）と、外周条件との波形
（図１１（Ｂ）参照）とが示されている。FIG. 11 shows a waveform under the inner circumference condition (see FIG. 11A) having the most different frequency ratio, and a waveform under the outer circumference condition (see FIG. 11B).

【００１７】図１１（Ａ）の内周条件及び図７を参照し
て、Ｗ／Ｒゲート信号ｃは、磁気ヘッド１への書き込み
読み出し動作を行う書き込み読み出し増幅器２の状態制
御信号であり、“Ｌ”レベル時は書き込み動作を、
“Ｈ”レベル時は読み出し動作をそれぞれ示している。Referring to the inner circumference condition of FIG. 11A and FIG. 7, the W / R gate signal c is a state control signal of the write / read amplifier 2 for performing a write / read operation to the magnetic head 1, At the time of L level, the write operation is performed.
The "H" level indicates a read operation.

【００１８】書き込み読み出し増幅器２が、書き込み動
作から読み出し動作に変化したとき、書き込み読み出し
増幅器２の出力信号である読み出し信号ｂにはヘッド再
生信号を増幅した信号の出現と直流電圧ステップが生じ
る。When the write / read amplifier 2 changes from the write operation to the read operation, the read signal b, which is the output signal of the write / read amplifier 2, has an appearance of a signal obtained by amplifying the head reproduction signal and a DC voltage step.

【００１９】コンデンサ７の通過後のＡＧＣ入力信号ｒ
には、このステップ電圧が重畳され、コンデンサ７とＡ
ＧＣ回路２７の入力抵抗の時定数で低下する。AGC input signal r after passing through capacitor 7
This step voltage is superimposed on the capacitor 7 and A
It decreases with the time constant of the input resistance of the GC circuit 27.

【００２０】このステップ電圧の低下速度を早めるため
に、抵抗切り替え信号ｔにより接地間の抵抗を小さく
し、ステップ電圧が読み出し信号ｂのＧＡＰ情報中にお
いて収束し、ヘッダ情報を読み出す前に信号が安定にな
るようにしている。In order to increase the step voltage decreasing speed, the resistance between the grounds is reduced by the resistance switching signal t, the step voltage converges in the GAP information of the read signal b, and the signal is stabilized before the header information is read. I am trying to be.

【００２１】[0021]

【発明が解決しようとする課題】しかしながら、図１１
（Ｂ）の外周条件を参照すると、信号周波数は高くなっ
ているので、書き込み動作から読み出し動作に変化した
際のステップ電圧は、ＧＡＰ情報の時間が短いためにＧ
ＡＰ情報中に収束できず、ヘッダ情報読み出し時にも残
留電圧Ｖｒが発生し、このためヘッダ読み出しの信頼度
を低下させるという問題を有している。However, FIG.
Referring to the outer peripheral condition of (B), since the signal frequency is high, the step voltage at the time of changing from the write operation to the read operation is G
There is a problem that it is not possible to converge in the AP information, and a residual voltage Vr is generated even when the header information is read, thereby lowering the reliability of the header read.

【００２２】コンデンサ７の容量値を小さくしてステッ
プ電圧の収束を早めると、伝達特性の低域カットオフ周
波数が上昇し、内周シリンダの信号伝達に不具合が生じ
るため、この手法（コンデンサ７の容量値の低減）を採
用することはできない。If the capacitance value of the capacitor 7 is reduced and the convergence of the step voltage is accelerated, the low cut-off frequency of the transfer characteristic increases and a problem occurs in the signal transmission of the inner peripheral cylinder. (Reduction of the capacitance value) cannot be adopted.

【００２３】ＡＧＣ回路の応答改善に関する従来技術と
して、例えば特開昭６１−１９９２７４号公報、あるい
は特開平５−１０１３０３号公報等に提案されたのもの
がある。As a conventional technique for improving the response of the AGC circuit, there is a technique proposed in, for example, JP-A-61-199274 or JP-A-5-101303.

【００２４】前記特開昭６１−１９９２７４号公報の記
載に基づく従来の構成（「第２の従来例」という）を図
８に、前記特開平５−１０１３０３号公報の記載に基づ
く従来の構成（「第３の従来例」という）を図９にそれ
ぞれ示す。図１０は、図８の各部の波形を示した波形図
である。FIG. 8 shows a conventional configuration (referred to as "second conventional example") based on the description in JP-A-61-199274, and FIG. 8 shows a conventional configuration based on the description in JP-A-5-101303. FIG. 9 shows a “third conventional example”. FIG. 10 is a waveform diagram showing the waveform of each part in FIG.

【００２５】図８を参照して、第２の従来例は、磁気ヘ
ッド１と、書き込み読み出し増幅器２と、２個のコンデ
ンサ７と、ＡＧＣ増幅器２０と、ＡＧＣ信号作成回路２
１と、ＡＧＣ信号切り替え回路２２と、固定ＡＧＣ電圧
作成回路２３と、を含む。なお、コンデンサ７は、前記
特開昭６１−１９９２７４号公報には図示されていない
が、実用上必要であるため、図８では図示してある。Referring to FIG. 8, a second conventional example is a magnetic head 1, a write / read amplifier 2, two capacitors 7, an AGC amplifier 20, and an AGC signal generation circuit 2.
1, an AGC signal switching circuit 22, and a fixed AGC voltage generation circuit 23. The capacitor 7 is not shown in the above-mentioned Japanese Patent Application Laid-Open No. 61-199274, but is shown in FIG. 8 because it is necessary for practical use.

【００２６】図８及び図１０を参照して、第２の従来例
の動作を説明する。The operation of the second conventional example will be described with reference to FIGS.

【００２７】読み出し時は、書き込み読み出し増幅器２
の出力信号（読み出し信号）ｂを入力するＡＧＣ増幅器
２０はＡＧＣ信号切り替え回路２２の出力信号電圧に対
応した利得で読み出し信号を増幅する。At the time of reading, the write / read amplifier 2
The AGC amplifier 20 to which the output signal (read signal) b of the above is input amplifies the read signal with a gain corresponding to the output signal voltage of the AGC signal switching circuit 22.

【００２８】ＡＧＣ信号切り替え回路２２は、読み出し
時はＷ／Ｒゲート信号ｃによりＡＧＣ信号作成回路２１
の出力信号を出力する。The AGC signal switching circuit 22 uses the W / R gate signal c at the time of reading to generate the AGC signal
Output signal.

【００２９】ＡＧＣ信号作成回路２１は、ＡＧＣ増幅器
２０の出力信号振幅に対応した電圧の信号を出力する。
読み出し時には、以上のようにＡＧＣ出力信号ｎの振幅
制御を行う。The AGC signal generating circuit 21 outputs a signal of a voltage corresponding to the output signal amplitude of the AGC amplifier 20.
At the time of reading, the amplitude control of the AGC output signal n is performed as described above.

【００３０】一方、書き込み時には、ＡＧＣ信号切り替
え回路２２は固定ＡＧＣ電圧作成回路２３の出力信号を
出力する。この信号は、読み出し信号振幅に依存せず一
定であるため、ＡＧＣ増幅器２０の利得は一定である。On the other hand, at the time of writing, the AGC signal switching circuit 22 outputs the output signal of the fixed AGC voltage generation circuit 23. Since this signal is constant without depending on the read signal amplitude, the gain of the AGC amplifier 20 is constant.

【００３１】この回路は、書き込み中には、読み出し信
号ｂが現われないためにＡＧＣ増幅器２０の利得が最大
になり、読み出し時に読み出し信号ｂが出現したときＡ
ＧＣ増幅器２０の応答時間の増大を防ぎ、高速収束を図
ることは可能であるが、図１１に示すような書き込み読
み出し増幅器２に現れる直流電圧ステップの影響を除去
することはできない。In this circuit, since the read signal b does not appear during writing, the gain of the AGC amplifier 20 is maximized.
Although it is possible to prevent an increase in the response time of the GC amplifier 20 and achieve high-speed convergence, it is not possible to eliminate the influence of the DC voltage step appearing in the write / read amplifier 2 as shown in FIG.

【００３２】即ち、書き込み動作から読み出し動作切替
え時におけるＡＧＣ入力信号ｕのステップ残留電圧によ
りＡＧＣ出力信号ｎの振幅安定に時間を要し、ヘッダ情
報の読み出しの信頼性を悪化させる。That is, it takes time to stabilize the amplitude of the AGC output signal n due to the step residual voltage of the AGC input signal u when switching from the write operation to the read operation, thereby deteriorating the reliability of reading the header information.

【００３３】図９を参照して、第３の従来例は、磁気ヘ
ッド１と、書き込み読み出し増幅器２と、波形発生手段
２４と、切り替え手段２５と、２個のコンデンサ７と、
ＡＧＣ回路２６と、を含む。なお、図中のコンデンサ７
は、前記特開平５−１０１３０３号公報には記載されて
いないが、実用上必要であるため図示した。Referring to FIG. 9, a third conventional example is a magnetic head 1, a write / read amplifier 2, a waveform generating means 24, a switching means 25, two capacitors 7,
An AGC circuit 26. It should be noted that the capacitor 7 in FIG.
Are not described in the above-mentioned Japanese Patent Application Laid-Open No. 5-101303, but are shown because they are practically necessary.

【００３４】第３の従来例の作用効果も前記第２の従来
例と同様なものである。即ち、書き込み中、書き込み読
み出し増幅器２の出力信号である読み出し信号ｂが出現
しないので、ＡＧＣ回路２６の利得が最大となり、書き
込み状態から読み出し状態に切り替わったときＡＧＣ回
路２６の引き込み動作が遅くなることを回避するため、
書き込み時には、読み出し信号ｂと同様な振幅を持つ擬
似読み出し信号ｐを波形発生手段２４から発生し、ＡＧ
Ｃ回路２６に入力して利得が大きくなり過ぎないように
している。The operation and effect of the third conventional example are the same as those of the second conventional example. That is, since the read signal b, which is the output signal of the write / read amplifier 2, does not appear during writing, the gain of the AGC circuit 26 becomes maximum, and the pull-in operation of the AGC circuit 26 becomes slow when switching from the write state to the read state. To avoid
At the time of writing, a pseudo read signal p having the same amplitude as the read signal b is generated from the waveform
The gain is input to the C circuit 26 to prevent the gain from becoming too large.

【００３５】しかし、この回路においても、切り替え時
に直流ステップ電圧が読み出し信号に出現した場合は、
前記第２の従来例と同様に読み出しの信頼性を悪化す
る。However, also in this circuit, when a DC step voltage appears in the read signal at the time of switching,
As in the second conventional example, the reliability of reading is deteriorated.

【００３６】従って、本発明は上記問題点を解消し、マ
ルチゾーンレコーディングを採用しているデータ記憶装
置において、読み出し動作の信頼性を悪化することなく
書き込みから読み出しまでの時間を短縮するデータ記憶
装置の読み出し回路を提供することを目的とする。Accordingly, the present invention solves the above-mentioned problems and, in a data storage device employing multi-zone recording, reduces the time from writing to reading without deteriorating the reliability of the reading operation. It is an object of the present invention to provide a read circuit.

【００３７】[0037]

【課題を解決するための手段】前記目的を達成するた
め、本発明は、トランスデューサを介して記録媒体に書
き込み・読み出しを行うデータ記憶装置の読み出し回路
であって、該トランスデューサからの再生信号を増幅す
る増幅手段の出力端と、該増幅手段の後段に配される自
動利得制御回路の入力端との間にコンデンサを直列に接
続してなる読み出し回路において、前記自動利得制御回
路の入力端と前記自動利得制御回路のバイアス電圧との
間の抵抗値を記録位置に対応して可変させる手段と、書
き込み時および書き込みが終了後記録位置に対応した長
さの時間まで前記自動利得制御回路に対して自動利得制
御動作を停止させるように制御する手段と、を具備する
ことを特徴とするデータ記憶装置の読み出し回路を提供
する。In order to achieve the above object, the present invention relates to a read circuit of a data storage device for writing / reading data to / from a recording medium via a transducer, wherein a read signal from the transducer is amplified. A readout circuit in which a capacitor is connected in series between an output terminal of the amplifying means and an input terminal of an automatic gain control circuit arranged at a stage subsequent to the amplifying means. Means for varying the resistance value between the bias voltage of the automatic gain control circuit and the recording position, and the automatic gain control circuit with a length corresponding to the recording position at the time of writing and after the writing is completed. Means for controlling the automatic gain control operation to stop. The read circuit of the data storage device is provided.

【００３８】また、本発明は、トランスデューサを介し
て記録媒体に書き込み・読み出しを行うデータ記憶装置
の読み出し回路であって、該トランスデューサからの再
生信号を増幅する増幅手段の出力端と、該増幅手段の後
段に配される自動利得制御回路の入力端との間にコンデ
ンサを直列に接続してなる読み出し回路において、前記
自動利得制御回路の差動入力端子間の抵抗値を記録位置
に対応して可変させる手段と、書き込み時および書き込
みが終了後記録位置に対応した長さの時間まで前記自動
利得制御回路に対して自動利得制御動作を停止させるよ
うに制御する手段と、を具備することを特徴とするデー
タ記憶装置の読み出し回路を提供する。The present invention also relates to a read circuit of a data storage device for writing / reading data to / from a recording medium via a transducer, comprising: an output terminal of amplifying means for amplifying a reproduction signal from the transducer; In a readout circuit in which a capacitor is connected in series between an input terminal of an automatic gain control circuit disposed in a subsequent stage, a resistance value between differential input terminals of the automatic gain control circuit corresponding to a recording position. Means for making the variable, and means for controlling the automatic gain control circuit to stop the automatic gain control operation until the time corresponding to the recording position at the time of writing and after the writing is completed. And a reading circuit of the data storage device.

【００３９】本発明によれば、書き込み動作から読み出
し動作への切替え時に前記コンデンサを介して前記自動
利得制御回路の入力端に印加されるステップ電圧を記憶
位置に応じた所定の時定数で収束させると共に、該ステ
ップ電圧が収束した後においてヘッダ情報の出現前に
（記憶位置に応じて）自動利得制御回路のホールド（自
動利得制御動作の停止）を解除するように制御するよう
にしたことにより、内周条件及び外周条件のいずれの場
合にも、ヘッダ情報を安定して読み出すことが可能とさ
れ、マルチゾーンレコーディングのデータ記憶装置の読
み出しの信頼性を損なうことなく容量効率をあげること
ができ、信頼性の高い大容量データ記憶装置を提供する
ものである。According to the present invention, the step voltage applied to the input terminal of the automatic gain control circuit via the capacitor at the time of switching from the write operation to the read operation is made to converge at a predetermined time constant according to the storage position. At the same time, after the step voltage converges and before the appearance of the header information (in accordance with the storage position), control is performed so as to release the hold (stop of the automatic gain control operation) of the automatic gain control circuit. In either case of the inner circumference condition and the outer circumference condition, the header information can be stably read, and the capacity efficiency can be increased without impairing the read reliability of the multi-zone recording data storage device, An object of the present invention is to provide a highly reliable large-capacity data storage device.

【００４０】[0040]

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００４１】[0041]

【実施形態１】図１は本発明の第１の実施形態の構成を
示すブロック図である。図１を参照して、本発明の第１
の実施形態は、磁気ヘッド１と、書き込み読み出し増幅
器２と、２個のコンデンサ７と、ＡＧＣ回路６と、ホー
ルド信号発生回路８と、２個の多値抵抗切り替え回路１
０と、アドレスデコーダ９と、を含む。Embodiment 1 FIG. 1 is a block diagram showing a configuration of a first embodiment of the present invention. Referring to FIG. 1, a first embodiment of the present invention will be described.
The embodiment has a magnetic head 1, a write / read amplifier 2, two capacitors 7, an AGC circuit 6, a hold signal generation circuit 8, and two multi-value resistance switching circuits 1.
0 and an address decoder 9.

【００４２】磁気ヘッド１の両端線は書き込み読み出し
増幅器２のヘッダ接続端子と接続され、書き込み読み出
し増幅器２の読み出し信号差動出力端子はそれぞれ２個
のコンデンサ７の一側端子と接続され、２個のコンデン
サ７の他側端子はそれぞれＡＧＣ回路６の差動入力端子
に接続されている。Both ends of the magnetic head 1 are connected to a header connection terminal of the write / read amplifier 2, and a read signal differential output terminal of the write / read amplifier 2 is connected to one terminal of two capacitors 7, respectively. The other terminals of the capacitors 7 are connected to the differential input terminals of the AGC circuit 6, respectively.

【００４３】そして、ＡＧＣ回路６の差動入力端子の一
方は一の多値抵抗切り替え回路１０のＣ端子に接続さ
れ、ＡＧＣ回路６の差動入力端子の他方は他の多値抵抗
切り替え回路１０のＣ端子と接続され、２個の多値抵抗
切り替え回路１０のＤ端子にはそれぞれＡＧＣ入力バイ
アス電圧Ｖが印加される。One of the differential input terminals of the AGC circuit 6 is connected to the C terminal of one multi-valued resistance switching circuit 10, and the other of the differential input terminals of the AGC circuit 6 is connected to the other multi-valued resistance switching circuit 10. , And the AGC input bias voltage V is applied to the D terminals of the two multi-value resistance switching circuits 10, respectively.

【００４４】ホールド信号発生回路８の入力端子は、書
き込み読み出し増幅器２のＷ／Ｒゲート入力端子と接続
され、ホールド信号発生回路８の出力端子はＡＧＣ回路
６のホールド端子と接続され、アドレスデコーダ９の複
数の出力は２個の多値抵抗切り替え回路１０の抵抗選択
入力端子に接続されている。An input terminal of the hold signal generation circuit 8 is connected to a W / R gate input terminal of the write / read amplifier 2, an output terminal of the hold signal generation circuit 8 is connected to a hold terminal of the AGC circuit 6, and an address decoder 9 Are connected to the resistance selection input terminals of the two multi-value resistance switching circuits 10.

【００４５】次に本発明の第１の実施形態の動作を説明
する。Next, the operation of the first embodiment of the present invention will be described.

【００４６】書き込み読み出し増幅器２は、Ｗ／Ｒゲー
ト入力端子に印加するＷ／Ｒゲート信号（書き込み読み
出し制御信号）ｃにより書き込み動作と読み出し動作に
切り替わる。すなわち、Ｗ／Ｒゲート信号ｃが“Ｌ”レ
ベルのときは書き込み動作となり、書き込みデータａに
対応した電流を磁気ヘッド１に流しデータを記録する。
Ｗ／Ｒゲート信号ｃが“Ｈ”レベルのときは磁気ヘッド
１から読み出した信号を増幅して読み出し信号差動出力
端子に出力する。The write / read amplifier 2 is switched between a write operation and a read operation by a W / R gate signal (write / read control signal) c applied to the W / R gate input terminal. That is, when the W / R gate signal c is at "L" level, a write operation is performed, and a current corresponding to the write data a is passed through the magnetic head 1 to record data.
When the W / R gate signal c is at the "H" level, the signal read from the magnetic head 1 is amplified and output to the read signal differential output terminal.

【００４７】ホールド信号発生回路８は入力信号（Ｗ／
Ｒゲート信号）が、“Ｈ”レベルから“Ｌ”レベルに切
り替わるとき、そのタイミングより所定の時間遅延し
て、“Ｈ”レベルから“Ｌ”レベルに切り替わるＡＧＣ
ホールド信号ｊを出力する。The hold signal generation circuit 8 receives the input signal (W /
When the R gate signal changes from the “H” level to the “L” level, the AGC switches from the “H” level to the “L” level with a predetermined delay from the timing.
Output the hold signal j.

【００４８】この遅延時間は、入力されるアドレス信号
ｄに対応して変化する。アドレス信号ｄはデータを記録
・再生するシリンダ番号を示す。This delay time changes according to the input address signal d. The address signal d indicates a cylinder number for recording and reproducing data.

【００４９】アドレスデコーダ９は、アドレス信号ｄに
対応した抵抗選択信号ｋを出力する。The address decoder 9 outputs a resistance selection signal k corresponding to the address signal d.

【００５０】多値抵抗切り替え回路１０は、Ｃ端子とＤ
端子との間の抵抗値を切り替える回路であり、その抵抗
値は抵抗選択信号ｋに対応して選択的に定められる。The multi-value resistance switching circuit 10 has a C terminal and a D terminal.
This is a circuit for switching a resistance value between the terminal and the terminal, and the resistance value is selectively determined according to a resistance selection signal k.

【００５１】多値抵抗切り替え回路１０の内部回路の構
成例を図３、図４及び図５にそれぞれ示す。FIGS. 3, 4, and 5 show examples of the configuration of the internal circuit of the multi-value resistance switching circuit 10. FIG.

【００５２】図３は、多値抵抗切り替え回路１０の第１
の実施形態の構成を示す図である。FIG. 3 shows a first example of the multi-value resistance switching circuit 10.
It is a figure showing composition of an embodiment.

【００５３】図３を参照して、多値抵抗切り替え回路１
０は、３個のＦＥＴ１１ａ、ＦＥＴ１１ｂ、ＦＥＴ１１
ｃと、３種類の抵抗Ａ，Ｂ，Ｃと、を含み、抵抗Ａ，
Ｂ，Ｃの一側端子は互いに共通接続され、その共通接続
点はＣ端子と接続されている。そして、抵抗Ａ、Ｂ、Ｃ
の他側端子はＦＥＴ１１ａ、ＦＥＴ１１ｂ、ＦＥＴ１１
ｃのドレインにそれぞれ接続され、ＦＥＴ１１ａ、ＦＥ
Ｔ１１ｂ、ＦＥＴ１１ｃのソースは互いに共通接続さ
れ、その共通接続点はＤ端子と接続されている。Referring to FIG. 3, multivalued resistance switching circuit 1
0 indicates three FETs 11a, 11b and 11
c, and three types of resistors A, B, and C.
One terminals of B and C are commonly connected to each other, and the common connection point is connected to the C terminal. And resistors A, B, C
The other side terminals are FET11a, FET11b, FET11
c, respectively, connected to the drain of FET 11a, FE
The sources of T11b and FET 11c are commonly connected to each other, and the common connection point is connected to the D terminal.

【００５４】３線の抵抗選択信号ｋはそれぞれＦＥＴ１
１ａ、ＦＥＴ１１ｂ、ＦＥＴ１１ｃのゲートに印加され
る。抵抗選択信号ｋの電圧がＤ端子の電圧より大きいと
ＦＥＴ１１ａ、ＦＥＴ１１ｂ、ＦＥＴ１１ｃはオンし、
Ｄ端子より低いとオフする。The three-line resistance selection signal k is connected to the FET1
1a, applied to the gates of FET 11b and FET 11c. When the voltage of the resistance selection signal k is higher than the voltage of the D terminal, the FET 11a, the FET 11b, and the FET 11c are turned on,
It turns off when it is lower than the D terminal.

【００５５】従って、抵抗選択信号ｋの３線の電圧の組
み合わせで、抵抗Ａ，Ｂ，Ｃの並列組み合わせが８種類
でき、Ｃ端子とＤ端子間抵抗が８通り制御可能となる。Accordingly, eight kinds of parallel combinations of the resistors A, B, and C can be formed by combining the voltages of the three lines of the resistance selection signal k, and eight kinds of resistance between the C terminal and the D terminal can be controlled.

【００５６】図４は、多値抵抗切り替え回路１０の第２
の実施形態の構成を示す図である。FIG. 4 shows a second example of the multi-value resistance switching circuit 10.
It is a figure showing composition of an embodiment.

【００５７】図４を参照して、多値抵抗切り替え回路１
０は、Ｄ／Ａコンバータ１２と、ＦＥＴ１１ｄと、を含
み、Ｃ端子はＦＥＴ１１ｄのドレインと接続され、Ｄ端
子はＦＥＴ１１ｄのソースと接続され、Ｄ／Ａコンバー
タの出力端子はＦＥＴ１１ｄのゲートに接続される。Referring to FIG. 4, multivalued resistance switching circuit 1
0 includes the D / A converter 12 and the FET 11d, the C terminal is connected to the drain of the FET 11d, the D terminal is connected to the source of the FET 11d, and the output terminal of the D / A converter is connected to the gate of the FET 11d. You.

【００５８】抵抗選択信号ｋは３線あり、この３線の信
号レベルの組み合わせで対応した電圧がＤ／Ａコンバー
タ１２からＦＥＴ１１ｄのゲート電圧として出力され
る。ＦＥＴ１１ｄはＤ／Ａコンバータ１２の出力電圧と
Ｄ端子電圧間の電圧に対応したオン抵抗を示し、この結
果８通りの抵抗を制御できる。The resistance selection signal k has three lines, and a voltage corresponding to the combination of the signal levels of the three lines is output from the D / A converter 12 as the gate voltage of the FET 11d. The FET 11d has an on-resistance corresponding to the voltage between the output voltage of the D / A converter 12 and the voltage at the D terminal. As a result, eight kinds of resistances can be controlled.

【００５９】図５は、多値抵抗切り替え回路１０の第３
の実施形態の構成を示す図である。FIG. 5 shows a third example of the multi-value resistance switching circuit 10.
It is a figure showing composition of an embodiment.

【００６０】図５を参照して、多値抵抗切り替え回路１
０は、３個のＦＥＴ１１ａ₁、ＦＥＴ１１ｂ₁、ＦＥＴ１
１ｃ₁と、３種類の抵抗Ａ１，Ｂ１，Ｃ１（２組）と、
を含み、第１組の抵抗Ａ１，Ｂ１，Ｃ１の一側端子は互
いに共通接続され、その共通接続点はＣ端子と接続さ
れ、第１組の抵抗Ａ１、Ｂ１、Ｃ１の他側端子はＦＥＴ
１１ａ、ＦＥＴ１１ｂ₁、ＦＥＴ１１ｃ₁のドレインにそ
れぞれ接続されている。第２組の抵抗Ａ１，Ｂ１，Ｃ１
の一側端子はＦＥＴ１１ａ₁、ＦＥＴ１１ｂ₁、ＦＥＴ１
１ｃ₁のソースにそれぞれ接続され、第２組の抵抗Ａ
１，Ｂ１，Ｃ１の他側端子は互いに共通接続され、その
共通接続点はＤ端子と接続されている。Referring to FIG. 5, multivalued resistance switching circuit 1
0 indicates three FETs 11a ₁ , 11b ₁ , and ₁
And 1c _1, 3 kinds of resistors A1, B1, C1 and (2 pairs),
One terminal of the first set of resistors A1, B1, C1 is commonly connected to each other, the common connection point is connected to the C terminal, and the other side terminal of the first set of resistors A1, B1, C1 is a FET.
11a, it is connected to the drains of FET11b _{_1,} FET11c _1. Second set of resistors A1, B1, C1
One terminal of FET11a _{_1,} FET11b _1, FET1
1c ₁ connected to the sources of the second set of resistors A
The other terminals of B1, C1 and C1 are commonly connected to each other, and the common connection point is connected to the D terminal.

【００６１】３線の抵抗選択信号ｋはそれぞれＦＥＴ１
１ａ₁、ＦＥＴ１１ｂ₁、ＦＥＴ１１ｃ₁のゲートに印加
され、ＦＥＴ１１ａ₁、ＦＥＴ１１ｂ₁、ＦＥＴ１１ｃ₁
のオン／オフを制御し、Ｃ端子とＤ端子間抵抗が８通り
制御可能となる。The three-line resistance selection signal k is connected to the FET1
1a ₁ , FET 11b ₁ , applied to the gate of FET 11c ₁ , and applied to FET 11a ₁ , FET 11b ₁ , FET 11c ₁
ON / OFF, and eight kinds of resistances between the C terminal and the D terminal can be controlled.

【００６２】図１を参照して、コンデンサ７の定数（容
量値）と多値抵抗切り替え回路１０の抵抗値とは、読み
出し信号ｂの周波数に従い設定される。Referring to FIG. 1, the constant (capacitance value) of capacitor 7 and the resistance value of multi-value resistance switching circuit 10 are set according to the frequency of read signal b.

【００６３】読み出し信号ｂの最低繰り返し周波数をｆ
_LFとし、マルチゾーンレコーディングの場合のゾーン分
割を８とし、各ゾーンの最低繰り返し周波数をｆ
_LF（ｉ）（ただしｉ＝１−８）とする。The minimum repetition frequency of the read signal b is f
_LF , the zone division for multi-zone recording is 8, and the minimum repetition frequency of each zone is f
_LF (i) (where i = 1-8).

【００６４】コンデンサ７の容量値をＣ７、多値抵抗切
り替え回路１０の抵抗値をＲ１０とすると、コンデンサ
７と多値抵抗切り替え回路１０の抵抗値で形成される広
域フィルタのカットオフ周波数ｆｃは次式（１）で表さ
れる。Assuming that the capacitance value of the capacitor 7 is C7 and the resistance value of the multi-value resistor switching circuit 10 is R10, the cut-off frequency fc of the wide band filter formed by the capacitor 7 and the resistance value of the multi-value resistor switching circuit 10 is It is represented by equation (1).

【００６５】ｆｃ＝１／（２×π×Ｃ７×Ｒ１０） …（１）Fc = 1 / (2 × π × C7 × R10) (1)

【００６６】読み出し信号ｂの最低繰り返し周波数ｆ_LF
に対するカットオフ周波数ｆｃの設定は変調方式に依存
するが、一般的な１−７変調方式の場合には、ｆｃ≦ｆ
_LF／１０で行う。The minimum repetition frequency f _LF of the read signal b
The setting of the cut-off frequency fc with respect to the modulation method depends on the modulation method. In the case of the general 1-7 modulation method, fc ≦ f
Perform at _LF / 10.

【００６７】ただし、ＰＲＭＬ（Partial Responce Max
imum Likelihood）方式のように、振幅検出方式の場合
には、カットオフ周波数ｆｃをより小とすることが必要
である。However, PRML (Partial Response Max.
In the case of the amplitude detection method such as the imum likelihood method, it is necessary to make the cutoff frequency fc smaller.

【００６８】ゾーンｉに対する多値抵抗切り替え回路１
０の抵抗値Ｒ１０をＲ１０（ｉ）とすると、次式（２）
を満足するように定数を設定する。Multi-value resistance switching circuit 1 for zone i
If the resistance value R10 of 0 is R10 (i), the following equation (2) is obtained.
Set a constant so that is satisfied.

【００６９】ｆ_LF(i)／10≧1／（２×π×C7×Ｒ10(i)） …（２）F _LF (i) / 10 ≧ 1 / (2 × π × C7 × R10 (i)) (2)

【００７０】抵抗値Ｒ１０（ｉ）の選択はアドレスの対
応した抵抗選択信号ｋで行う。The selection of the resistance value R10 (i) is performed by the resistance selection signal k corresponding to the address.

【００７１】以上のように設定したときの実施形態の各
部の波形を図６に示す。図６は、内周条件の波形（図６
（Ａ）参照）と外周条件の波形（図６（Ｂ）参照）を示
している。FIG. 6 shows the waveforms of the respective parts of the embodiment when the settings are made as described above. FIG. 6 shows waveforms of the inner circumference condition (FIG. 6).
(A) and the waveform of the outer circumference condition (see FIG. 6B).

【００７２】Ｗ／Ｒゲート信号ｃで書き込み読み出し増
幅器２が書き込み状態から読み出し状態に切り替わる
と、読み出し信号ｂに読み出し情報の出現と同時に直流
電圧ステップが生じる。コンデンサ７の出力側であるＡ
ＧＣ入力信号ｅはこの直流電圧ステップに対してＣ７×
Ｒ１０の時定数で収束する。When the write / read amplifier 2 is switched from the write state to the read state by the W / R gate signal c, a DC voltage step occurs in the read signal b simultaneously with the appearance of read information. A which is the output side of the capacitor 7
The GC input signal e is C7 × for this DC voltage step.
It converges with the time constant of R10.

【００７３】ＧＡＰ情報の長さはこの収束時間に対応し
て設定している。The length of the GAP information is set according to the convergence time.

【００７４】ホールド信号発生回路８は、ＡＧＣ回路６
に対するホールド時間を、この収束が完了する時間に解
除するように、ホールド信号ｊを発生する。この時間も
またアドレスに対応して設定される。The hold signal generation circuit 8 includes an AGC circuit 6
The hold signal j is generated so as to release the hold time with respect to the time when the convergence is completed. This time is also set according to the address.

【００７５】このように設定することで、図６（Ａ）の
内周条件に示すように、ヘッダ情報が出現する頃には、
波形のバイアス電圧は安定する。By setting in this way, as shown in the inner circumference condition of FIG. 6A, when the header information appears,
The bias voltage of the waveform stabilizes.

【００７６】トラック容量の効率化のためセクタのビッ
ト構成を内周と同一にしたとき、外周条件での波形を説
明する。A description will be given of the waveform under the outer circumference condition when the bit configuration of the sector is the same as the inner circumference in order to increase the track capacity efficiency.

【００７７】図６（Ｂ）の外周条件を参照して、Ｗ／Ｒ
ゲート信号ｃで書き込み読み出し増幅器２が書き込み状
態から読み出し状態に切り替わると、読み出し信号ｂに
読み出し情報の出現と同時に直流電圧ステップが生じ
る。Referring to the outer circumferential condition of FIG.
When the write / read amplifier 2 is switched from the write state to the read state by the gate signal c, a DC voltage step occurs at the same time as the appearance of the read information in the read signal b.

【００７８】図６（Ｂ）を参照して、読み出し信号ｂに
ヘッダ情報が出現する時間は、外周の信号周波数が内周
より高いため、図６（Ａ）の内周条件よりも、早くなっ
ている。Referring to FIG. 6B, the time when the header information appears in read signal b is earlier than the inner circumference condition in FIG. 6A because the outer signal frequency is higher than the inner circumference. ing.

【００７９】しかし、本実施形態においては、時定数が
多値抵抗切り替え回路１０により信号周波数に反比例す
るように切り替えるため、ＡＧＣ入力信号ｅの収束は内
周と同様にＧＡＰ情報内で完了する。However, in this embodiment, since the time constant is switched by the multi-value resistance switching circuit 10 so as to be inversely proportional to the signal frequency, the convergence of the AGC input signal e is completed within the GAP information as in the case of the inner circumference.

【００８０】また、ホールド信号ｊもまたアドレスに対
応して、内周条件よりも早くＡＧＣ回路６のホールドを
解除する。The hold signal j also releases the hold of the AGC circuit 6 earlier than the inner circumference condition in accordance with the address.

【００８１】このようにして、本実施形態によれば、外
周においても、ヘッダ情報読み出しの信頼性を悪化させ
ない。As described above, according to the present embodiment, the reliability of reading the header information is not deteriorated even on the outer periphery.

【００８２】[0082]

【実施形態２】次に、本発明の第２の実施形態を説明す
る。図２は、本発明の第２の実施形態の構成を示すブロ
ック図である。Second Embodiment Next, a second embodiment of the present invention will be described. FIG. 2 is a block diagram showing the configuration of the second exemplary embodiment of the present invention.

【００８３】図２を参照して、本発明の第２の実施形態
は、磁気ヘッド１と、書き込み読み出し増幅器２と、２
個のコンデンサ７と、ＡＧＣ回路６と、ホールド信号発
生回路８と、多値抵抗切り替え回路１０と、アドレスデ
コーダ９と、を含む。Referring to FIG. 2, in a second embodiment of the present invention, a magnetic head 1, a write / read amplifier 2,
It includes a plurality of capacitors 7, an AGC circuit 6, a hold signal generation circuit 8, a multi-value resistance switching circuit 10, and an address decoder 9.

【００８４】磁気ヘッド１の両端線は書き込み読み出し
増幅器２のヘッド接続端子と接続され、書き込み読み出
し増幅器２の読み出し信号差動出力端子は、それぞれ２
個のコンデンサ７の一側端子と接続され、２個のコンデ
ンサ７の他側端子はＡＧＣ回路６の差動入力端子に接続
されている。Both ends of the magnetic head 1 are connected to the head connection terminal of the write / read amplifier 2, and the read signal differential output terminals of the write / read amplifier 2
The other terminals of the two capacitors 7 are connected to the differential input terminals of the AGC circuit 6.

【００８５】ＡＧＣ回路６の差動入力端子の一方は多値
抵抗切り替え回路１０のＣ端子に接続され、ＡＧＣ回路
６の差動入力端子の他方は多値抵抗切り替え回路１０の
Ｄ端子と接続されている。One of the differential input terminals of the AGC circuit 6 is connected to the C terminal of the multi-value resistance switching circuit 10, and the other of the differential input terminals of the AGC circuit 6 is connected to the D terminal of the multi-value resistance switching circuit 10. ing.

【００８６】ホールド信号発生回路８の入力端子は、書
き込み読み出し増幅器２のＷ／Ｒゲート入力端子と接続
され、Ｗ／Ｒゲート信号ｃを入力し、ホールド信号発生
回路８の出力端子はＡＧＣ回路６のホールド端子と接続
されている。The input terminal of the hold signal generation circuit 8 is connected to the W / R gate input terminal of the write / read amplifier 2 and receives a W / R gate signal c. The output terminal of the hold signal generation circuit 8 is connected to the AGC circuit 6 Is connected to the hold terminal.

【００８７】アドレスデコーダの複数の出力は多値抵抗
切り替え回路１０の抵抗選択入力端子に接続される。A plurality of outputs of the address decoder are connected to a resistance selection input terminal of the multi-value resistance switching circuit 10.

【００８８】次に、本発明の第２の実施形態の動作を説
明する。Next, the operation of the second embodiment of the present invention will be described.

【００８９】書き込み読み出し増幅器２は、Ｗ／Ｒゲー
ト入力端子に印加するＷ／Ｒゲート信号ｃにより書き込
み動作と読み出し動作に切り替わる。Ｗ／Ｒゲート信号
ｃが“Ｌ”レベルのときは書き込み動作となり、書き込
みデータａに対応した電流を磁気ヘッド１に流しデータ
を記録する。The write / read amplifier 2 is switched between a write operation and a read operation by a W / R gate signal c applied to a W / R gate input terminal. When the W / R gate signal c is at the "L" level, a write operation is performed, and a current corresponding to the write data a is passed through the magnetic head 1 to record data.

【００９０】Ｗ／Ｒゲート信号ｃが“Ｈ”レベルのとき
には、磁気ヘッド１から読み出した信号を増幅して読み
出し信号差動出力端子に出力する。When the W / R gate signal c is at "H" level, the signal read from the magnetic head 1 is amplified and output to the read signal differential output terminal.

【００９１】ホールド信号発生回路８は入力信号（Ｗ／
Ｒゲート信号ｃ）が“Ｈ”レベルから“Ｌ”レベルに切
り替わるとき、そのタイミングより所定の時間遅延して
“Ｈ”レベルから“Ｌ”レベルに切り替わるＡＧＣホー
ルド信号ｊを出力する。その遅延時間は入力するアドレ
ス信号ｄに対応して変化する。アドレス信号ｄはデータ
を記録・再生するシリンダ番号を示す。The hold signal generation circuit 8 receives the input signal (W /
When the R gate signal c) switches from the "H" level to the "L" level, an AGC hold signal j that switches from the "H" level to the "L" level with a predetermined delay from that timing is output. The delay time changes according to the input address signal d. The address signal d indicates a cylinder number for recording and reproducing data.

【００９２】アドレスデコーダ９はアドレス信号ｄに対
応した抵抗選択信号ｋを出力する。The address decoder 9 outputs a resistance selection signal k corresponding to the address signal d.

【００９３】多値抵抗切り替え回路１０は、Ｃ端子とＤ
端子との間の抵抗値を切り替える回路であり、その抵抗
値は抵抗選択信号ｋに対応する。The multi-value resistance switching circuit 10 has a C terminal and a D terminal.
This is a circuit for switching a resistance value between the terminal and the terminal, and the resistance value corresponds to a resistance selection signal k.

【００９４】多値抵抗切り替え回路１０は、前記第１の
実施形態と同様、図３、図４又は図５に示した構成のい
ずれかからなる。なお図３〜図５の説明は省略する。The multi-value resistance switching circuit 10 has one of the configurations shown in FIG. 3, FIG. 4, or FIG. 5, as in the first embodiment. The description of FIGS. 3 to 5 is omitted.

【００９５】前記第１の実施形態と同じように、コンデ
ンサ７の容量値と多値抵抗切り替え回路１０の抵抗値と
は読み出し信号ｂの周波数に従い設定される。As in the first embodiment, the capacitance value of the capacitor 7 and the resistance value of the multi-value resistor switching circuit 10 are set according to the frequency of the read signal b.

【００９６】読み出し信号ｂの最低繰り返し周波数をｆ
_LFとし、マルチゾーンレコーディングの場合のゾーン分
割を８とし、各ゾーンの最低繰り返し周波数をｆ
_LF（ｉ）（ただしｉ＝１−８）とする。The minimum repetition frequency of the read signal b is f
_LF , the zone division for multi-zone recording is 8, and the minimum repetition frequency of each zone is f
_LF (i) (where i = 1-8).

【００９７】コンデンサ７の容量値をＣ７、多値抵抗切
り替え回路１０の抵抗値をＲ１０とすると、コンデンサ
７と多値抵抗切り替え回路１０の抵抗値で形成される広
域フィルタのカットオフ周波数ｆｃは次式（３）で表さ
れる。Assuming that the capacitance value of the capacitor 7 is C7 and the resistance value of the multivalued resistance switching circuit 10 is R10, the cutoff frequency fc of the wide band filter formed by the capacitor 7 and the resistance value of the multivalued resistance switching circuit 10 is It is represented by equation (3).

【００９８】ｆｃ＝１／（π×Ｃ７×Ｒ１０） …（３）Fc = 1 / (π × C7 × R10) (3)

【００９９】読み出し信号ｂの最低繰り返し周波数ｆ_LF
に対するカットオフ周波数ｆｃの設定は変調方式に依存
するが、一般的な１−７変調方式の場合はｆｃ≦ｆ_LF／
１０で行う。ただし、ＰＲＭＬ方式のように振幅検出方
式の場合はｆｃをもっと小さくする必要がある。ゾーン
ｉのＲ１０をＲ１０（ｉ）とすると、次式（４）を満足
するように定数を設定する。The lowest repetition frequency f _LF of the read signal b
The setting of the cutoff frequency fc with respect to is dependent on the modulation scheme, but in the case of a general 1-7 modulation scheme, fc ≦ f _LF /
Perform at 10. However, in the case of the amplitude detection method like the PRML method, it is necessary to further reduce fc. Assuming that R10 of zone i is R10 (i), a constant is set so as to satisfy the following equation (4).

【０１００】ｆ_LF（ｉ）／１０≧１／（π×Ｃ７×Ｒ１０（ｉ）） …（４）F _LF (i) / 10 ≧ 1 / (π × C7 × R10 (i)) (4)

【０１０１】Ｒ１０（ｉ）の選択はアドレスの対応した
抵抗選択信号ｋで行う。The selection of R10 (i) is performed by the resistance selection signal k corresponding to the address.

【０１０２】本実施形態の動作は前記第１の実施形態と
同様であり、その詳細な説明は省略する。The operation of this embodiment is the same as that of the first embodiment, and a detailed description thereof will be omitted.

【０１０３】本実施形態と前記第１の実施形態との相違
点は、多値抵抗切り替え回路１０が、ＡＧＣ回路６の差
動入力端子間に挿入されているため、読み出し信号ｂの
ステップ電圧の収束を早める効果は差動間のステップ電
圧に対してのみ発揮され、ＡＧＣバイアス電圧（同相信
号）に対するステップに対しては効果は少ない。The difference between the present embodiment and the first embodiment is that the multivalued resistance switching circuit 10 is inserted between the differential input terminals of the AGC circuit 6, and thus the step voltage of the read signal b is reduced. The effect of accelerating the convergence is exerted only on the step voltage between the differentials, and has little effect on the step on the AGC bias voltage (common-mode signal).

【０１０４】しかし、多値抵抗切り替え回路１０が１回
路で済み、ＡＧＣ回路６の入力同相電圧変動に強い回路
を採用することにより、前記第１の実施形態と同等の作
用効果を奏することができる。However, by using only one multi-value resistance switching circuit 10 and employing a circuit that is resistant to the input common-mode voltage fluctuation of the AGC circuit 6, the same operation and effect as in the first embodiment can be obtained. .

【０１０５】[0105]

【発明の効果】以上説明したように、本発明によれば、
マルチゾーンレコーディングのデータ記憶装置の読み出
しの信頼性を損なうことなく容量効率をあげることがで
き、信頼性の高い大容量データ記憶装置を提供するとい
う効果を有する。As described above, according to the present invention,
It is possible to increase the capacity efficiency without impairing the reading reliability of the data storage device for multi-zone recording, and to provide a highly reliable large-capacity data storage device.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態の構成を示すブロック
図である。FIG. 1 is a block diagram illustrating a configuration of a first exemplary embodiment of the present invention.

【図２】本発明の第２の実施形態の構成を示すブロック
図である。FIG. 2 is a block diagram illustrating a configuration of a second exemplary embodiment of the present invention.

【図３】本発明の実施形態における多値抵抗切り替え回
路１０の一回路構成を示した図である。FIG. 3 is a diagram showing one circuit configuration of the multi-value resistance switching circuit 10 according to the embodiment of the present invention.

【図４】本発明の実施形態における多値抵抗切り替え回
路１０の別の回路構成を示した図である。FIG. 4 is a diagram showing another circuit configuration of the multi-value resistance switching circuit 10 according to the embodiment of the present invention.

【図５】本発明の実施形態における多値抵抗切り替え回
路１０のさらに別の回路構成を示した図である。FIG. 5 is a diagram showing still another circuit configuration of the multi-value resistance switching circuit 10 according to the embodiment of the present invention.

【図６】本発明の実施形態における主な信号（端子）の
波形を示した波形図である。FIG. 6 is a waveform diagram showing waveforms of main signals (terminals) according to the embodiment of the present invention.

【図７】第１の従来例の構成を示す図である。FIG. 7 is a diagram showing a configuration of a first conventional example.

【図８】第２の従来例の構成を示す図である。FIG. 8 is a diagram showing a configuration of a second conventional example.

【図９】第３の従来例の構成を示す図である。FIG. 9 is a diagram showing a configuration of a third conventional example.

【図１０】第２の従来例の主な信号（端子）の波形を示
した波形図である。FIG. 10 is a waveform diagram showing waveforms of main signals (terminals) of a second conventional example.

【図１１】第１の従来例の主な信号（端子）の波形を示
した波形図である。FIG. 11 is a waveform diagram showing waveforms of main signals (terminals) of the first conventional example.

【符号の説明】[Explanation of symbols]

１磁気ヘッド２書き込み読み出し増幅器６ＡＧＣ回路７コンデンサ８ホールド信号発生回路９アドレスデコーダ１０多値抵抗切り替え回路１１ａ、１１ｂ、１１ｃ、１１ｄ電解効果トランジス
タ（ＦＥＴ）抵抗Ａ，Ｂ，Ｃ抵抗器DESCRIPTION OF SYMBOLS 1 Magnetic head 2 Write / read amplifier 6 AGC circuit 7 Capacitor 8 Hold signal generation circuit 9 Address decoder 10 Multi-value resistance switching circuit 11a, 11b, 11c, 11d Field effect transistor (FET) Resistance A, B, C Resistor

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】トランスデューサを介して記録媒体に書き
込み・読み出しを行うデータ記憶装置の読み出し回路で
あって、該トランスデューサからの再生信号を増幅する
増幅手段の出力端と、該増幅手段の後段に配される自動
利得制御回路の入力端との間にコンデンサを直列に接続
してなる読み出し回路において、前記自動利得制御回路の入力端と前記自動利得制御回路
のバイアス電圧との間の抵抗値を記録位置に対応して可
変させる手段と、書き込み時および書き込みが終了後記録位置に対応した
長さの時間まで前記自動利得制御回路に対して自動利得
制御動作を停止させるように制御する手段と、を具備することを特徴とするデータ記憶装置の読み出し
回路。1. A reading circuit of a data storage device for writing / reading data to / from a recording medium via a transducer, comprising: an output terminal of amplifying means for amplifying a reproduction signal from the transducer; A readout circuit having a capacitor connected in series between the input terminal of the automatic gain control circuit and a resistance value between the input terminal of the automatic gain control circuit and a bias voltage of the automatic gain control circuit. Means for varying the position according to the position, and means for controlling the automatic gain control circuit to stop the automatic gain control operation until the time corresponding to the recording position at the time of writing and after the writing is completed. A reading circuit of a data storage device, comprising:

【請求項２】トランスデューサを介して記録媒体に書き
込み・読み出しを行うデータ記憶装置の読み出し回路で
あって、該トランスデューサからの再生信号を増幅する
増幅手段の出力端と、該増幅手段の後段に配される自動
利得制御回路の入力端との間にコンデンサを直列に接続
してなる読み出し回路において、前記自動利得制御回路の差動入力端子間の抵抗値を記録
位置に対応して可変させる手段と、書き込み時および書き込みが終了後記録位置に対応した
長さの時間まで前記自動利得制御回路に対して自動利得
制御動作を停止させるように制御する手段と、を具備することを特徴とするデータ記憶装置の読み出し
回路。2. A reading circuit of a data storage device for writing / reading data to / from a recording medium via a transducer, comprising: an output terminal of an amplifying means for amplifying a reproduction signal from the transducer; and a downstream stage of the amplifying means. A readout circuit in which a capacitor is connected in series between the input terminal of the automatic gain control circuit and a means for varying a resistance value between differential input terminals of the automatic gain control circuit in accordance with a recording position. Means for controlling the automatic gain control circuit to stop the automatic gain control operation at the time of writing and for a length of time corresponding to the recording position after the writing is completed, and data storage. Readout circuit of the device.

【請求項３】前記自動利得制御回路の差動入力端子のそ
れぞれについて前記自動利得制御回路のバイアス電圧と
の間の抵抗値を記録位置に対応して可変させる手段を備
えたことを特徴とする請求項１記載のデータ記憶装置の
読み出し回路。3. The automatic gain control circuit according to claim 1, further comprising means for varying a resistance value between each of the differential input terminals of the automatic gain control circuit and a bias voltage of the automatic gain control circuit in accordance with a recording position. The read circuit of the data storage device according to claim 1.

【請求項４】書き込み時および書き込みが終了後記録位
置に対応した長さの時間まで前記自動利得制御回路に対
して自動利得制御動作を停止させるように制御する手段
が、書き込み・読み出しを制御する制御信号と記憶アド
レスとを入力し、書き込み動作から読み出し動作への切
り替え時において、該制御信号の遷移時点から前記記憶
アドレスに対応して定められる遅延時間経過後に前記自
動利得制御回路のホールドを解除するための信号を出力
することを特徴とする請求項１又は２記載のデータ記憶
装置の読み出し回路。4. A means for controlling the automatic gain control circuit to stop the automatic gain control operation at the time of writing and until the time corresponding to the recording position after the writing is completed controls the writing / reading. A control signal and a storage address are input, and at the time of switching from a write operation to a read operation, the hold of the automatic gain control circuit is released after a delay time determined according to the storage address from the transition of the control signal. 3. The read circuit of a data storage device according to claim 1, wherein the read circuit outputs a signal for performing a read operation.

【請求項５】前記抵抗値を記録位置に対応して可変させ
る手段が、複数にゾーン分割された記憶装置のゾーン情
報に基づき、抵抗値を可変させることを特徴とする請求
項１又は２記載のデータ記憶装置の読み出し回路。5. The apparatus according to claim 1, wherein said means for varying the resistance value in accordance with the recording position varies the resistance value based on zone information of a storage device divided into a plurality of zones. Read circuit of the data storage device.

【請求項６】前記コンデンサの容量値と前記抵抗値で定
まるカットオフ周波数が、読み出し信号の周波数に対し
て所定の割合以下に設定されたことを特徴とする請求項
１又は２記載のデータ記憶装置の読み出し回路。6. The data storage according to claim 1, wherein a cutoff frequency determined by a capacitance value of the capacitor and the resistance value is set to a predetermined ratio or less with respect to a frequency of a read signal. Readout circuit of the device.

【請求項７】トランスデューサを介して記録媒体に書き
込み・読み出しを行うデータ記憶装置の読み出し回路で
あって、該トランスデューサからの再生信号を増幅する
増幅手段の出力端と、該増幅手段の後段に配される自動
利得制御回路の入力端との間にコンデンサを直列に接続
してなる読み出し回路において、書き込み動作から読み出し動作への切替え時に前記コン
デンサを介して前記自動利得制御回路の入力端に印加さ
れるステップ電圧を記憶位置に応じた所定の時定数で収
束させると共に、該ステップ電圧が収束した後において
ヘッダ情報の出現前に前記自動利得制御回路のホールド
を解除するように制御することを特徴とするデータ記憶
装置の読み出し回路。7. A read circuit of a data storage device for writing / reading to / from a recording medium via a transducer, comprising: an output terminal of amplifying means for amplifying a reproduction signal from the transducer; A read circuit having a capacitor connected in series between the input terminal of the automatic gain control circuit and the input terminal of the automatic gain control circuit via the capacitor when switching from a write operation to a read operation. And converging the step voltage with a predetermined time constant corresponding to the storage position, and controlling the automatic gain control circuit to release the hold before the appearance of the header information after the step voltage converges. Readout circuit of a data storage device.