JP2772051B2 - Programmable input / output circuit and programmable logic element - Google Patents
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Description
本発明は、プログラマブルな集積回路に用いられる、
該集積回路外部の外部回路と、該集積回路内部の内部論
理回路との間のインタフエースを行うためのプログラマ
ブル入出力回路及び該入出力回路を含むプログラマブル
論理素子に係り、特に、ユーザが手元で任意の回路を電
気的にプログラム可能なプログラマブル論理素子に用い
るのに好適な、前記集積回路内部の内部論理回路のバス
と前記集積回路外部のバスとの間で、信号の授受を効率
良く行うことが可能なプログラマブル入出力回路及び該
入出力回路を含むプログラマブル論理素子に関するもの
である。The present invention is used for a programmable integrated circuit,
The present invention relates to a programmable input / output circuit for performing an interface between an external circuit outside the integrated circuit and an internal logic circuit inside the integrated circuit, and a programmable logic element including the input / output circuit. Efficient transmission and reception of signals between a bus of an internal logic circuit inside the integrated circuit and a bus outside the integrated circuit, which is suitable for using an arbitrary circuit as an electrically programmable programmable logic element And a programmable logic element including the input / output circuit.
従来より、ユーザが手元において任意の論理回路を実
現可能に構成された集積回路であるプログラマブル論理
素子（以下、PLDと称する）が知られている。 このPLDは、主は、ユーザ独自の論理を構築するため
のコンフイグラブルなプログラマブル論理要素（以下、
PLEと称する）と、該PLEの論理機能及び内部配線の接続
を決定するための回路機構定義用のメモリ・セルと、前
記PLDの外部回路と内部論理回路（PLE）との間のインタ
フエースを行うためのプログラマブル入出力ブロツク
（以下、IOBと称する）と、から構成されている。 前記IOB35は、例えば第76図に示す如く、内部論理回
路のバスに接続される出力端子12と、内部論理回路のプ
ログラマブルな配線に接続される入力端子14と、外部回
路に接続されるパツド16と、例えばTTL（1.4V）レベル
とCMOS（2.5V）レベルとの間で互換性を保つように、ス
レツシユホールドを検出して、パツド16に印加された外
部信号を内部論理レベルに変換するための入力バツフア
18と、該入力バツフア18の出力をラツチするための、例
えばエツジ・トリガ型のＤフリツプ・フロツプ20と、予
め書き込まれたメモリ・セル（図示省略）の内容に従つ
て、前記入力バツフア18の出力又は前記Ｄフリツプ・フ
ロツプ20出力のいずれか一方を前記入力端子14に伝える
ためのプログラブルな２入力マルチプレクサ22と、前記
出力端子12に伝えられる、高フアンアウトのCMOS又はTT
Lレベルの出力信号を、所定の駆動電流に変換して前記
パツド16に伝えるための出力バツフア24と、該出力バツ
フア24を、そのバツフアのオン又はオフによつて、ある
いは内部論理回路のトライステート・バツフア・コント
ロールを選択する２つの回路機能定義メモリ・セル（図
示省略）によつて、又は、出力制御端子26に加えられる
IOB出力制御信号によつて制御する３入力マルチプレク
サ28とを含んでいる。 一方、PLD内部にバスを設けることに関しては、例え
ば、「Electronic Design July 11,1985」の111頁に開
示されている。2. Description of the Related Art Conventionally, there has been known a programmable logic element (hereinafter, referred to as a PLD) which is an integrated circuit configured so that a user can realize an arbitrary logic circuit at hand. This PLD mainly consists of configurable programmable logic elements (hereinafter referred to as
PLE), a memory cell for defining a circuit mechanism for determining the logic function of the PLE and the connection of the internal wiring, and an interface between an external circuit and an internal logic circuit (PLE) of the PLD. And a programmable input / output block (hereinafter referred to as IOB) for performing the operation. The IOB 35 has an output terminal 12 connected to a bus of an internal logic circuit, an input terminal 14 connected to a programmable wiring of the internal logic circuit, and a pad 16 connected to an external circuit, as shown in FIG. 76, for example. In order to maintain compatibility between, for example, TTL (1.4V) level and CMOS (2.5V) level, a threshold is detected and an external signal applied to pad 16 is converted to an internal logic level. Input buffer for
In accordance with the contents of a memory cell (not shown) written in advance, for example, an edge trigger type D flip-flop 20, for latching the output of the input buffer 18, and an edge trigger type, the input buffer 18 is provided. A programmable two-input multiplexer 22 for transmitting either the output or the D flip-flop 20 output to the input terminal 14, and a high fanout CMOS or TT signal transmitted to the output terminal 12.
An output buffer 24 for converting an L-level output signal into a predetermined drive current and transmitting it to the pad 16; and turning the output buffer 24 on or off, or tri-stating an internal logic circuit. Added by two circuit function defining memory cells (not shown) for selecting buffer control or to output control terminal 26
And a three-input multiplexer 28 controlled by an IOB output control signal. On the other hand, the provision of a bus inside the PLD is disclosed, for example, on page 111 of “Electronic Design July 11, 1985”.
しかしながら、いずれにしても、従来は、PLD内の各P
LEを連結するバスと、PLD外部のバスが接続される入出
力ピンが独立しており、しかも、入力端子と出力端子が
共通ではないので、ボード上に構成されたバス上の信号
（集積回路外の信号）を、集積回路（PLD）内のバスに
直接取り込むことは困難であり、他の信号経路を利用し
て入れる必要があった。従つて、外部の集積回路30のバ
ス31と当該PLD32内部の論理回路（PLE）34のバス36を接
続するに際して、従来は、例えば第８図に示す如く、外
部からの信号を、例えば第７図に示したような構成のIO
B35を介して、一旦プログラマブルな配線37に入力し、
配線状態を切換えるためのスイツチ38を含む該プログラ
マブル配線37を経由して内部論理回路34に入れる必要が
あり、中継する素子数が多くなり、動作に時間がかかっ
て、信号の授受を効率良く行うことができないという問
題点を有していた。 本発明は、前記従来の問題点を解消するべくなされた
もので、集積回路外部の信号を、集積回路内部のバスに
直接取り込むことができるプログラマブル入出力回路及
び該入出力回路を含むPLDを提供することを課題とす
る。However, in any case, conventionally, each P in the PLD
Since the bus connecting the LEs and the I / O pins connecting the bus outside the PLD are independent, and the input and output terminals are not common, the signals on the bus configured on the board (integrated circuit It is difficult to take external signals) directly into a bus in an integrated circuit (PLD), and it was necessary to use other signal paths to input the signals. Therefore, when connecting the bus 31 of the external integrated circuit 30 to the bus 36 of the logic circuit (PLE) 34 in the PLD 32, conventionally, for example, as shown in FIG. IO with configuration as shown in the figure
Once input to the programmable wiring 37 via B35,
It is necessary to enter the internal logic circuit 34 via the programmable wiring 37 including the switch 38 for switching the wiring state, the number of relay elements increases, the operation takes time, and the transmission and reception of signals is performed efficiently. There was a problem that it was not possible. The present invention has been made in order to solve the above-mentioned conventional problems, and provides a programmable input / output circuit capable of directly taking a signal external to an integrated circuit into a bus inside the integrated circuit, and a PLD including the input / output circuit. The task is to
本発明は、プログラマブルな集積回路の内部で、複数
のプログラマブル論理要素、該プログラマブル論理要素
間をスイッチで選択的に接続する複数のプログラマブル
な配線及びバスを含む内部論理回路と、前記集積回路外
部の外部回路との間のインタフエースを行うためのプロ
グラマブル入出力回路において、前記内部論理回路のバ
スに接続される入出力端子と、前記内部論理回路のプロ
グラマブルな配線に接続される入力端子と、前記外部回
路からの入力信号を、前記入出力端子に伝えるための、
トライステート状態を有する第１の入力バツフアと、前
記外部回路からの入力信号を、前記入力端子に伝えるた
めの、トライステート状態を有する第２の入力バツフア
と、前記内部論理回路からの前記入出力端子に伝えられ
る出力信号を前記外部回路に伝えるための、トライステ
ート状態を有する出力バツフアとを備え、前記第１の入
力バツフアの入力と前記第２の入力バツフアの入力およ
び前記出力バツフアの出力を共通に接続することによ
り、前記課題を達成したものである。 本発明は、又は、プログラマブル入出力回路を持つプ
ログラマブル論理素子において、前記プログラマブル入
出力回路に設けられた入力制御信号発生手段と、前記プ
ログラマブル入出力回路に設けられた入力制御用端子
と、前記プログラマブル入出力回路に設けられた入出力
端子と、電気的に接続をプログラミング可能な配線要素
と、イネーブル制御入力端子を持つトライステートバツ
フアとを含み、該トライステートバツフアの入力を前記
入出力端子に接続し、該トライステートバツフアの出力
を前記配線要素に接続し、該トライステートバツフアの
イネーブル制御入力端子を前記入力制御端子に接続し、
該トライステートバツフアのイネーブル制御を、前記プ
ログラマブル入出力回路内の前記入力制御信号発生手段
で発生した制御信号により行うようにして、前記課題を
達成したものである。The present invention provides an internal logic circuit including a plurality of programmable logic elements inside a programmable integrated circuit, a plurality of programmable wirings and buses for selectively connecting the programmable logic elements with switches, and an external logic circuit outside the integrated circuit. In a programmable input / output circuit for performing an interface with an external circuit, an input / output terminal connected to a bus of the internal logic circuit, an input terminal connected to a programmable wiring of the internal logic circuit, For transmitting an input signal from an external circuit to the input / output terminal,
A first input buffer having a tri-state state, a second input buffer having a tri-state state for transmitting an input signal from the external circuit to the input terminal, and the input / output from the internal logic circuit. An output buffer having a tristate state for transmitting an output signal transmitted to a terminal to the external circuit, wherein an input of the first input buffer, an input of the second input buffer, and an output of the output buffer are provided. The above object has been achieved by connecting them in common. The present invention is also directed to a programmable logic element having a programmable input / output circuit, wherein: an input control signal generating means provided in the programmable input / output circuit; an input control terminal provided in the programmable input / output circuit; An input / output terminal provided in the input / output circuit; a wiring element capable of electrically programming a connection; and a tri-state buffer having an enable control input terminal. The input of the tri-state buffer is connected to the input / output terminal. Connecting the output of the tristate buffer to the wiring element, connecting the enable control input terminal of the tristate buffer to the input control terminal,
The object is achieved by enabling the tristate buffer to be controlled by a control signal generated by the input control signal generating means in the programmable input / output circuit.
本発明においては、第１図に例示する如く、集積回路
内部の内部論理回路（図の左側）のバスに接続される入
出力端子40を備え、トライステート状態を有する第１及
び第２の入力バツフア44、48の状態を切換えることによ
つて、集積回路外部の外部回路（図の右側）からパツド
16に入力される入力信号を、前記入出力端子40又は入力
端子42のいずれかに伝えることができるようにしてい
る。従つて、前記第１の入力バツフア44をオンとするこ
とにより、外部回路からパツド16に入力される入力信号
を前記入出力端子40に伝えるようにして、外部回路から
の入力信号を、内部論理回路のバスに直接入力すること
ができる。よつて、集積回路内部のバスと集積回路外部
のバスとの間で、信号の授受を効率良く行うことができ
る。 一方、集積回路外部の信号を集積回路内部のバスに直
接取り込む必要がない場合には、前記第２の入力バツフ
ア48により、外部回路からパツド16に入力される入力信
号が前記入力端子42に伝えられるようにして、従来のプ
ログラマブル入出力回路と同等の機能を持たせることが
できる。 又、本発明に係るプログラマブル入出力回路をPLDに
適用した場合、入出力回路ブロツク（IOB）80の信号端
子40とPLD30内の配線要素102間の接続は、第２図に示す
如く、NMOSトランジスタ104によつて行うのが通常であ
る。しかしながら、PLD30内の配線要素102は、長さ、自
由度等にいくつかの種類があり、特に本発明に係るプロ
グラマブル入出力回路を使用する際に利点の大きなPLD
は、バスラインを内蔵している。ところが、該バスライ
ンは、他の配線要素に比べ浮遊容量が大きく、従つて、
NMOSトランジスタ104を通して駆動することは動作速度
の低下に繋がる。 そこで、本発明に係るPLDでは、第３図に例示する如
く、IOB80とバスラインとして使用する配線要素102間
に、イネーブル制御入力端子を持つトライステートバツ
フア106を設けて、駆動能力を高めている。従つて、動
作速度を向上することができる。その際、トライステー
トバツフア106のイネーブル信号をIOB80内から供給し
て、信号の方法を決定することができる。In the present invention, as illustrated in FIG. 1, an input / output terminal 40 connected to a bus of an internal logic circuit (left side in the figure) inside an integrated circuit is provided, and first and second inputs having a tri-state state are provided. By switching the state of the buffers 44 and 48, pads from an external circuit (right side in the figure) outside the integrated circuit are switched.
An input signal input to 16 can be transmitted to either the input / output terminal 40 or the input terminal 42. Therefore, by turning on the first input buffer 44, an input signal input from the external circuit to the pad 16 is transmitted to the input / output terminal 40, and the input signal from the external circuit is converted into an internal logic signal. Can be input directly to the circuit bus. Therefore, signals can be efficiently exchanged between the bus inside the integrated circuit and the bus outside the integrated circuit. On the other hand, when it is not necessary to directly take in a signal outside the integrated circuit to the bus inside the integrated circuit, the input signal input to the pad 16 from the external circuit is transmitted to the input terminal 42 by the second input buffer 48. As a result, the same function as that of the conventional programmable input / output circuit can be provided. When the programmable input / output circuit according to the present invention is applied to a PLD, the connection between the signal terminal 40 of the input / output circuit block (IOB) 80 and the wiring element 102 in the PLD 30 is, as shown in FIG. This is usually done by 104. However, the wiring element 102 in the PLD 30 has several types in length, degree of freedom, and the like, and a PLD having a great advantage particularly when the programmable input / output circuit according to the present invention is used.
Has a built-in bus line. However, the bus line has a large stray capacitance as compared with other wiring elements.
Driving through the NMOS transistor 104 leads to a reduction in operation speed. Therefore, in the PLD according to the present invention, as shown in FIG. 3, a tri-state buffer 106 having an enable control input terminal is provided between the IOB 80 and the wiring element 102 used as a bus line to increase the driving capability. I have. Therefore, the operation speed can be improved. At this time, the enable signal of the tri-state buffer 106 can be supplied from within the IOB 80 to determine the signal method.
以下、図面を参照して、本発明の実施例を詳細に説明
する。 本発明に係るプログラマブル入出力回路の第１実施例
は、第１図に示した如く、内部論理回路のバスに接続さ
れる入出力（IN/OUT）端子40と、内部論理回路のプログ
ラマブルな配線（図示省略）に接続される入力（IN/C
E）端子42と、集積回路の外部回路に接続されるパツド1
6と、該パツド16に印加された外部信号を、TTL又はCMOS
論理レベルから内部論理レベルに変換する入力バツフア
18と、該入力バツフア18の出力を、前記入出力端子40に
伝えるための、トライステート状態を有する第１の入力
バツフア44と、前記入力バツフア18の出力を前記入力端
子42に伝えるための、例えば不揮発性記憶回路で構成さ
れたメモリ・セルＭの記憶内容によつてオンオフ状態が
制御される、トライステート状態を有する第２の入力バ
ツフア48と、前記入力端子42から入力される、チツプ・
イネーブル（CE）信号又はアース信号のいずれか一方を
選択して、前記入力バツフア44の状態制御信号とする、
メモリ・セル（図示省略）が内蔵された２入力マルチプ
レクサ50と、前記入出力端子40に伝えられる内部論理回
路からの出力信号を前記パツド16に伝えるための、内部
論理回路から出力制御端子26に印加されるアウトプツト
・イネーブル（OE）信号によりオンオフ状態が制御され
る、トライステート状態を有する出力バツフア24とから
構成されている。 以下、第１実施例の作用を説明する。 まず、集積回路外部の信号を集積回路内のバスに直接
取り込む必要のない通常時は、前記第１の入力バツフア
44をオフとし、第２の入力バツフア48をオンとしてお
く。すると、パツド16に入力された外部信号が、入力バ
ツフア18及び48を介して、入力端子42から内部論理回路
のプログラマブルな配線に入力される。一方、内部論理
回路からの出力信号は、入出力端子40に入力され、従来
と同様に出力バツフア24を介してパツド16に出力され
る。この際、出力バツフア24のオンオフ状態は、内部論
理回路から出力制御端子26に印加されるOE信号の状態に
よつて制御される。 一方、集積回路外部の信号を集積回路内部のバスに直
接取り込む必要がある場合には、前記第１の入力バツフ
ア44をオンとし、前記第２の入力バツフア48をオフとす
る。すると、パツド16が、入出力端子40を介して内部論
理回路のバスに接続され、入出力信号が該入出力端子40
を介して、入力時には入力バツフア18及び44を経て、出
力時には出力バツフア24を経てパツド16に伝えられるこ
とになり、集積回路外部のバスと集積回路内部のバスと
の間で信号の授受を効率良く行うことが可能となる。 本実施例においては、構成が極めて簡略である。な
お、TTLレベルとCMOSレベルの間で互換性を保つ必要が
ない場合には、入力バツフア18を省略することもでき
る。 次に、第４図を参照して、本発明に係るプログラマブ
ル入出力回路の第２実施例を詳細に説明する。 この第２実施例は、前記第１実施例と同様のパツド1
6、メモリ・セルＭを備えた入力バツフア18、出力制御
（TS）端子26、直接入出力（Direct In）用の入出力端
子40、通常（Registered In又はInternal Bus Tri-Stat
e）用の入力端子42、第１の入力バツフア44、メモリ・
セルＭを備えた第２の入力バツフア48、２入力マルチプ
レクサ50を備えたプログラマブル入出力回路において、
更に、パツド16の電位を、無信号時に電源電圧まで持ち
上げるためのプルアツプ抵抗51及び該プルアツプ抵抗51
をオンオフするためのメモリ・セルＭを内蔵したパスト
ランジスタ52と、前記入力バツフア18出力の入力信号を
ラツチするためのＤフリツプ・フロツプ20と、該Ｄフリ
ツプ・フロツプ20の出力信号Ｑ又は前記入力バツフア18
の出力のいずれか一方を選択するための２入力マルチプ
レクサ22と、該２入力マルチプレクサ22の出力を、必要
に応じて反転して前記第２の入力バツフア48に入力する
ための、メモリ・セルＭを備えたエクスクルーシブORゲ
ート54と、前記２入力マルチプレクサ50の出力を、必要
に応じて反転して前記第１の入力バツフア44に状態制御
信号として入力するための、メモリ・セルＭを備えたエ
クスクルーシブORゲート56と、前記入力バツフア18の出
力信号を、必要に応じて反転して前記第１の入力バツフ
ア44に入力するための、メモリ・セルＭを備えたエクス
クルーシブORゲート58と、前記直結用入出力端子40から
独立された、通常用の出力端子60と、該出力端子60から
入力される出力信号をラツチするためのＤフリツプ・フ
ロツプ62と、該Ｄフリツプ・フロツプ62の出力信号Ｑ、
前記出力端子60の信号、又は前記入出力端子40の信号の
いずれか１つを選択して出力するための、３入力マルチ
プレクサ64と、該３入力マルチプレクサ64の出力を、必
要に応じて反転して前記出力バツフア24に入力するため
の、メモリ・セルＭを備えたエクスクルーシブORゲート
66と、前記出力制御端子26に印加される信号を、必要に
応じて反転して前記出力バツフア24に状態制御信号とし
て入力するための、メモリ・セルＭを備えたエクスクル
ーシブORゲート68と、リセツト信号が入力されるリセツ
ト端子70と、グローバル・リセツト信号が入力されるリ
セツト端子72と、該リセツト端子70又は72に印加される
信号の論理和の否定を、前記Ｄフリツプ・フロツプ及び
62にリセツト信号Ｒとして入力するためのNORゲート74
と、前記Ｄフリツプ・フロツプ62に第１のクロツク信号
CLK1を入力するためのクロツク端子76と、前記Ｄフリツ
プ・フロツプ20にクロツク信号CLK2を入力するためのク
ロツク端子78とを備えたものである。 他の点及び基本的な作用に関しては、前記第１実施例
と同様であるので説明は省略する。 この第２実施例においては、プルアツプ抵抗51、ラツ
チ用のＤフリツプ・フロツプ20、62、信号選択用のマル
チプレクサ22、50、64、信号反転用のエクスクルーシブ
ORゲート54、56、58、66、68、通常用の出力端子60、２
つのクロツク端子76、78等を付加し、これらをプログラ
マブルに利用可能としているので、汎用性が更に高い。 本発明に係るIOB80は、第５図に示す如く、内部論理
回路を構成するPLE34、スイツチステーシヨン（SS）84
及びバス36を含むものに適用され、例えばIOB80の出力
がプルアツプ抵抗88を介して各バス36に直接接続されて
いる。 なお、第５図に破線で例示する如く、各PLE34とスイ
ツチステーシヨン84間は内部配線90によつて相互に接続
されている。 なお、集積回路内部のバス36とPLE34をトライステー
トのバツフアを介して接続してもよい。 本発明に係るプログラマブル入出力回路によれば、従
来例により前出第８図に対して、第６図に示す如く、外
部の集積回路（PLD30）を連絡する、当該集積回路（PLD
32）の外部のバス31が、本発明によるIOB80のみを介し
て、当該集積回路（PLD32）の内部の内部論理回路（PLE
34）のバス36と接続される。従つて、当該集積回路（PL
D32）内部のバス36と外部のバス31の間で、信号の授受
を効率良く行うことができる。 次に、本発明に係るプログラマブル入出力回路を含む
PLDの実施例を詳細に説明する。 本実施例は、前出第３図に示した如く、PLD30におい
て、入力制御用端子108、出力制御用端子110、及び、入
力制御信号発生手段112、出力制御信号発生手段114が設
けられたIOB80と、バスラインとして使用する、電気的
に接続をプログラミング可能な配線要素102と、イネー
ブル制御入力端子を持つトライステートバツフア106と
を備え、該トライステートバツフア106のイネーブル制
御を、前記IOB80内の入力制御信号発生手段112で発生し
た制御信号により行うようにしたものである。図におい
て、104はNMOSトランジスタである。 本実施例によれば、配線要素102の駆動能力が高めら
れるので、PLD30の動作速度を向上することができる。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. As shown in FIG. 1, a first embodiment of a programmable input / output circuit according to the present invention includes an input / output (IN / OUT) terminal 40 connected to a bus of an internal logic circuit and a programmable wiring of the internal logic circuit. Input (IN / C) connected to (not shown)
E) Terminal 42 and pad 1 connected to the external circuit of the integrated circuit
6 and the external signal applied to the pad 16 is TTL or CMOS
Input buffer for converting from logic level to internal logic level
A first input buffer 44 having a tri-state state for transmitting the output of the input buffer 18 to the input / output terminal 40; and a first input buffer 44 for transmitting the output of the input buffer 18 to the input terminal 42. For example, a second input buffer 48 having a tri-state state, the on / off state of which is controlled by the storage contents of a memory cell M constituted by a nonvolatile storage circuit, and a chip input from the input terminal 42,
Selecting either an enable (CE) signal or a ground signal to be a state control signal for the input buffer 44;
A two-input multiplexer 50 having a built-in memory cell (not shown) and an internal logic circuit for transmitting an output signal from the internal logic circuit transmitted to the input / output terminal 40 to the pad 16 to the output control terminal 26. An output buffer 24 having a tri-state state, the on / off state of which is controlled by an applied output enable (OE) signal. Hereinafter, the operation of the first embodiment will be described. First, in a normal case where it is not necessary to take a signal external to the integrated circuit directly into a bus in the integrated circuit, the first input buffer is used.
44 is turned off and the second input buffer 48 is turned on. Then, the external signal input to the pad 16 is input from the input terminal 42 to the programmable wiring of the internal logic circuit via the input buffers 18 and 48. On the other hand, the output signal from the internal logic circuit is input to the input / output terminal 40 and output to the pad 16 via the output buffer 24 as in the conventional case. At this time, the on / off state of the output buffer 24 is controlled by the state of the OE signal applied from the internal logic circuit to the output control terminal 26. On the other hand, when it is necessary to take a signal outside the integrated circuit directly into the bus inside the integrated circuit, the first input buffer 44 is turned on and the second input buffer 48 is turned off. Then, the pad 16 is connected to the bus of the internal logic circuit via the input / output terminal 40, and the input / output signal is applied to the input / output terminal 40.
Through the input buffers 18 and 44 at the time of input, and to the pad 16 at the time of output via the output buffer 24, thereby efficiently transmitting and receiving signals between the bus outside the integrated circuit and the bus inside the integrated circuit. It is possible to do well. In this embodiment, the configuration is extremely simple. If there is no need to maintain compatibility between the TTL level and the CMOS level, the input buffer 18 can be omitted. Next, a second embodiment of the programmable input / output circuit according to the present invention will be described in detail with reference to FIG. This second embodiment has a pad 1 similar to that of the first embodiment.
6. Input buffer 18 with memory cell M, output control (TS) terminal 26, input / output terminal 40 for direct input / output (Direct In), normal (Registered In or Internal Bus Tri-Stat)
e) input terminal 42, first input buffer 44, memory
In a programmable input / output circuit with a second input buffer 48 with cells M and a two-input multiplexer 50,
Further, a pull-up resistor 51 for raising the potential of the pad 16 to the power supply voltage when there is no signal, and the pull-up resistor 51
A pass transistor 52 having a built-in memory cell M for turning on and off, a D flip-flop 20 for latching an input signal of the output of the input buffer 18, and an output signal Q of the D flip-flop 20 or the input signal. Ball 18
And a memory cell M for inverting the output of the two-input multiplexer 22 as required and inputting the inverted signal to the second input buffer 48. And an exclusive OR gate 54 having a memory cell M for inverting the output of the two-input multiplexer 50 as necessary and inputting it to the first input buffer 44 as a state control signal. An OR gate 56, an exclusive OR gate 58 having a memory cell M for inverting the output signal of the input buffer 18 as required and inputting the inverted signal to the first input buffer 44; A normal output terminal 60 independent of the input / output terminal 40, a D flip-flop 62 for latching an output signal input from the output terminal 60, and a D flip-flop 62 The output signal Q of rop 62,
A three-input multiplexer 64 for selecting and outputting one of the signal of the output terminal 60 and the signal of the input / output terminal 40, and inverting the output of the three-input multiplexer 64 as necessary. Exclusive OR gate having a memory cell M for inputting to the output buffer 24
An exclusive OR gate 68 having a memory cell M for inverting a signal applied to the output control terminal 26 as required and inputting the inverted signal to the output buffer 24 as a state control signal; The reset terminal 70 to which the signal is input, the reset terminal 72 to which the global reset signal is input, and the negation of the logical sum of the signals applied to the reset terminal 70 or 72 are determined by the D flip-flop and the D flip-flop.
NOR gate 74 for inputting as reset signal R to 62
And a first clock signal to the D flip-flop 62.
A clock terminal 76 for inputting CLK1 and a clock terminal 78 for inputting a clock signal CLK2 to the D flip-flop 20 are provided. The other points and the basic operation are the same as those of the first embodiment, and the description thereof is omitted. In this second embodiment, a pull-up resistor 51, D flip-flops 20 and 62 for latching, multiplexers 22, 50 and 64 for signal selection, and an exclusive signal inverting signal are provided.
OR gates 54, 56, 58, 66, 68, normal output terminals 60, 2
Since two clock terminals 76, 78, etc. are added and these can be used in a programmable manner, versatility is further improved. As shown in FIG. 5, an IOB 80 according to the present invention comprises a PLE 34 and a switch station (SS) 84 which constitute an internal logic circuit.
For example, the output of the IOB 80 is directly connected to each bus 36 via a pull-up resistor 88. As shown by the broken line in FIG. 5, each PLE 34 and the switch station 84 are interconnected by an internal wiring 90. The bus 36 and the PLE 34 in the integrated circuit may be connected via a tri-state buffer. According to the programmable input / output circuit according to the present invention, an external integrated circuit (PLD 30) is connected to an external integrated circuit (PLD 30) as shown in FIG.
32), the external bus 31 is connected to the internal logic circuit (PLE) inside the integrated circuit (PLD32) only through the IOB 80 according to the present invention.
34) Connected to bus 36. Therefore, the integrated circuit (PL
D32) Signals can be efficiently exchanged between the internal bus 36 and the external bus 31. Next, including the programmable input / output circuit according to the present invention
An embodiment of the PLD will be described in detail. In this embodiment, as shown in FIG. 3, the PLD 30 includes an input control terminal 108, an output control terminal 110, an input control signal generation unit 112, and an output control signal generation unit 114. A wiring element 102 that can be used as a bus line and that can be electrically connected, and a tri-state buffer 106 having an enable control input terminal. The enable control of the tri-state buffer 106 is performed within the IOB 80. The control signal is generated by the control signal generated by the input control signal generating means 112. In the figure, reference numeral 104 denotes an NMOS transistor. According to the present embodiment, since the driving capability of the wiring element 102 is enhanced, the operation speed of the PLD 30 can be improved.
第１図は、本発明に係るプログラマブル入出力回路の第
１実施例の構成を示す回路図、 第２図は、本発明に係るプログラマブル入出力回路を含
むPLDの比較例の構成を示すブロツク線図、 第３図は、本発明に係るPLDの実施例の構成を示すブロ
ツク線図、 第４図は、本発明に係るプログラマブル入出力回路の第
２実施例の構成を示す回路図、 第５図は、本発明に係るプログラマブル入出力回路が用
いられるPLDの全体構成の例を示す平面図、 第６図は、本発明に係るプログラマブル入出力回路によ
る、外部のバスとの接続状態を示す回路図、 第７図は、従来のプログラマブル入出力回路の構成の例
を示す回路図、 第８図は、従来のプログラマブル入出力回路による、外
部のバスとの接続状態を示す回路図である。 16……パツド、18、44、48……入力バツフア、24……出
力バツフア、26……出力制御端子、31、36……バス、34
……プログラマブル論理要素（PLE）、40……入出力端
子、42……入力端子、50……２入力マルチプレクサ、80
……プログラマブル入出力ブロツク（IOB）、84……ス
イツチステーシヨン（SS）、102……配線要素（バスラ
イン）、104……NMOSトランジスタ、106……トライステ
ートバツフア、108……入力制御用端子、110……出力制
御用端子、112……入力制御信号発生手段、114……出力
制御信号発生手段。FIG. 1 is a circuit diagram showing a configuration of a first embodiment of a programmable input / output circuit according to the present invention. FIG. 2 is a block line showing a configuration of a comparative example of a PLD including a programmable input / output circuit according to the present invention. FIG. 3 is a block diagram showing the configuration of an embodiment of the PLD according to the present invention. FIG. 4 is a circuit diagram showing the configuration of a second embodiment of the programmable input / output circuit according to the present invention. FIG. 1 is a plan view showing an example of the overall configuration of a PLD using a programmable input / output circuit according to the present invention. FIG. 6 is a circuit diagram showing a connection state with an external bus by the programmable input / output circuit according to the present invention. FIG. 7 is a circuit diagram showing an example of a configuration of a conventional programmable input / output circuit. FIG. 8 is a circuit diagram showing a state of connection with an external bus by the conventional programmable input / output circuit. 16 pad, 18, 44, 48 ... input buffer, 24 ... output buffer, 26 ... output control terminal, 31, 36 ... bus, 34
……………………………………………………………………………………………………………………………………………………………………………….
... Programmable input / output block (IOB), 84 ... Switching station (SS), 102 ... Wiring element (bus line), 104 ... NMOS transistor, 106 ... Tristate buffer, 108 ... Input control terminal .., 110... Output control terminals, 112... Input control signal generating means, 114... Output control signal generating means.
Claims (2)
のプログラマブル論理要素、該プログラマブル論理要素
間をスイッチで選択的に接続する複数のプログラマブル
な配線及びバスを含む内部論理回路と、前記集積回路外
部の外部回路との間のインタフエースを行うためのプロ
グラマブル入出力回路において、 前記内部論理回路のバスに接続される入出力端子と、 前記内部論理回路のプログラマブルな配線に接続される
入力端子と、 前記外部回路からの入力信号を、前記入出力端子に伝え
るための、トライステート状態を有する第１の入力バツ
フアと、 前記外部回路からの入力信号を、前記入力端子に伝える
ための、トライステート状態を有する第２の入力バツフ
アと、 前記内部論理回路からの前記入出力端子に伝えられる出
力信号を前記外部回路に伝えるための、トライステート
状態を有する出力バツフアとを備え、 前記第１の入力バツフアの入力と前記第２の入力バツフ
アの入力および前記出力バツフアの出力が共通に接続さ
れていることを特徴とするプログラマブル入出力回路。1. An internal logic circuit including a plurality of programmable logic elements inside a programmable integrated circuit, a plurality of programmable wirings and buses for selectively connecting the programmable logic elements with switches, and an external logic circuit. A programmable input / output circuit for performing an interface with an external circuit of the internal logic circuit, an input / output terminal connected to a bus of the internal logic circuit, and an input terminal connected to a programmable wiring of the internal logic circuit; A first input buffer having a tri-state for transmitting an input signal from the external circuit to the input / output terminal; and a tri-state for transmitting an input signal from the external circuit to the input terminal. A second input buffer having the following configuration: and an output signal transmitted from the internal logic circuit to the input / output terminal. An output buffer having a tri-state for transmitting to an external circuit, wherein an input of the first input buffer, an input of the second input buffer, and an output of the output buffer are commonly connected. A programmable input / output circuit.
マブル論理素子において、 前記プログラマブル入出力回路に設けられた入力制御信
号発生手段と、 前記プログラマブル入出力回路に設けられた入力制御用
端子と、 前記プログラマブル入出力回路に設けられた入出力端子
と、 電気的に接続をプログラミング可能な配線要素と、 イネーブル制御入力端子を持つトライステートバツフア
とを含み、 該トライステートバツフアの入力が前記入出力端子に接
続され、該トライステートバツフアの出力が前記配線要
素に接続され、該トライステートバツフアのイネーブル
制御入力端子が前記入力制御端子に接続され、該トライ
ステートバツフアのイネーブル制御を、前記プログラマ
ブル入出力回路内の前記入力制御信号発生手段で発生し
た制御信号により行うことを特徴とするプログラマブル
論理素子。2. A programmable logic device having a programmable input / output circuit, comprising: an input control signal generating means provided in the programmable input / output circuit; an input control terminal provided in the programmable input / output circuit; An input / output terminal provided in the output circuit; a wiring element capable of electrically programming a connection; and a tri-state buffer having an enable control input terminal. The input of the tri-state buffer is connected to the input / output terminal. Connected, the output of the tristate buffer is connected to the wiring element, the enable control input terminal of the tristate buffer is connected to the input control terminal, and the enable control of the tristate buffer is controlled by the programmable input. Control generated by the input control signal generating means in the output circuit Programmable logic device, which comprises carrying out the items.
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1989
- 1989-08-09 JP JP1206398A patent/JP2772051B2/en not_active Expired - Fee Related
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