JP2765629B2 - Superlattice semiconductor device having negative resistance, method for changing negative resistance, and microwave oscillation circuit - Google Patents
Superlattice semiconductor device having negative resistance, method for changing negative resistance, and microwave oscillation circuitInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、負性抵抗を有する
超格子半導体装置と負性抵抗を変化するための方法及び
マイクロ波発振回路に関する。The present invention relates to a superlattice semiconductor device having a negative resistance, a method for changing the negative resistance, and a microwave oscillation circuit.
【０００２】[0002]
【従来の技術】半導体による負性抵抗素子として、従来
は江崎ダイオード等のトンネルダイオードが用いられて
きた。この従来のトンネルダイオードの負性抵抗は、不
純物濃度の高いｐ型半導体と不純物濃度の高いｎ型半導
体とのｐｎ接合においては、低い順方向の電圧が印加さ
れてもトンネル電流が流れることを利用したものであ
り、高速動作が可能であるという特徴を有している。2. Description of the Related Art Conventionally, a tunnel diode such as an Ezaki diode has been used as a semiconductor negative resistance element. The negative resistance of this conventional tunnel diode utilizes the fact that a tunnel current flows even when a low forward voltage is applied to a pn junction between a p-type semiconductor having a high impurity concentration and an n-type semiconductor having a high impurity concentration. And has a feature that high-speed operation is possible.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、トンネ
ルダイオードは、負性抵抗を大きくしてかつ大きな電流
密度を得ることが困難であるため、大きな電力の発振信
号を得ることができないという問題点があった。However, the tunnel diode has a problem in that it is difficult to obtain a large power oscillation signal because it is difficult to increase the negative resistance and obtain a large current density. Was.
【０００４】本発明の第１の目的は、以上の問題点を解
決し、トンネルダイオードに比較して、負性抵抗を大き
くできしかも大きな電流密度を得ることができる負性抵
抗を有する超格子半導体装置と当該超格子半導体装置の
負性抵抗を変化するための方法を提供することにある。A first object of the present invention is to solve the above-mentioned problems and to provide a superlattice semiconductor having a negative resistance capable of increasing the negative resistance and obtaining a large current density as compared with a tunnel diode. It is an object to provide a device and a method for changing the negative resistance of the superlattice semiconductor device.
【０００５】本発明の第２の目的は、以上の問題点を解
決し、大きな電力の発振信号を発振して出力することが
できるマイクロ波発振回路を提供することにある。A second object of the present invention is to solve the above problems and to provide a microwave oscillation circuit capable of oscillating and outputting an oscillation signal of a large power.
【０００６】[0006]
【課題を解決するための手段】本発明に係る請求項１記
載の超格子半導体装置は、２つの電極間に、障壁層と量
子井戸層とが交互に積層されてなる超格子構造を有する
真性半導体ｉ層を挟設してなるｐｉｎ型ダイオード素子
を備えた超格子半導体装置であって、第１の電圧Ｖｂ１
と上記第１の電圧Ｖｂ１より大きい第２の電圧Ｖｂ２と
の間の逆バイアス電圧を上記２つの電極間に印加したと
きに、上記量子井戸層のΓ点の準位と、隣接する障壁層
と量子井戸層とを隔てて位置する障壁層のＸ点の準位と
が互いに共鳴するように、かつ上記第２の電圧Ｖｂ２以
上の逆バイアス電圧を印加したときに、上記障壁層のＸ
点の準位と隣接する量子井戸層のΓ点の準位とが互いに
共鳴するように、上記障壁層の厚さと上記量子井戸層の
厚さとを設定することにより負性抵抗を有することを特
徴とする。According to a first aspect of the present invention, there is provided a superlattice semiconductor device having a superlattice structure in which barrier layers and quantum well layers are alternately stacked between two electrodes. A superlattice semiconductor device comprising a pin diode element sandwiching a semiconductor i-layer, comprising a first voltage Vb1
When a reverse bias voltage between the two electrodes and a second voltage Vb2 higher than the first voltage Vb1 is applied between the two electrodes, the level of the Γ point of the quantum well layer and the adjacent barrier layer When a reverse bias voltage equal to or higher than the second voltage Vb2 is applied so that the level of the X point of the barrier layer located apart from the quantum well layer resonates with each other, the X of the barrier layer is applied.
It has a negative resistance by setting the thickness of the barrier layer and the thickness of the quantum well layer so that the point level and the Γ point level of the adjacent quantum well layer resonate with each other. And
【０００７】また、請求項２記載の超格子半導体装置
は、請求項１記載の超格子半導体装置において、上記ｐ
ｉｎ型ダイオード素子のｐ層側から光が入射されたとき
に、上記量子井戸層においてキャリアを生成して負性抵
抗動作をさせることを特徴とする。The superlattice semiconductor device according to claim 2 is the superlattice semiconductor device according to claim 1,
When light is incident from the p-layer side of the in-type diode element, carriers are generated in the quantum well layer to perform a negative resistance operation.
【０００８】本発明に係る請求項３記載の超格子半導体
装置は、２つの電極間に、ｎ+型半導体層と、障壁層と
量子井戸層とが交互に積層されてなる超格子構造を有す
るｎ-型半導体層と、ｎ+型半導体層とを挟設してなるダ
イオード素子を備えた超格子半導体装置であって、第１
の電圧Ｖｂ１と上記第１の電圧Ｖｂ１より大きい第２の
電圧Ｖｂ２との間のバイアス電圧を上記２つの電極間に
印加したときに、上記量子井戸層のΓ点の準位と、隣接
する障壁層と量子井戸層とを隔てて位置する障壁層のＸ
点の準位とが互いに共鳴するように、かつ上記第２の電
圧Ｖｂ２以上のバイアス電圧を印加したときに、上記障
壁層のＸ点の準位と隣接する量子井戸層のΓ点の準位と
が互いに共鳴するように、上記障壁層の厚さと上記量子
井戸層の厚さとを設定することにより負性抵抗を有する
ことを特徴とする。A superlattice semiconductor device according to a third aspect of the present invention has a superlattice structure in which an n + type semiconductor layer, a barrier layer and a quantum well layer are alternately stacked between two electrodes. A superlattice semiconductor device comprising a diode element sandwiching an n − type semiconductor layer and an n + type semiconductor layer,
When a bias voltage between the first voltage Vb1 and the second voltage Vb2 higher than the first voltage Vb1 is applied between the two electrodes, the level of the Γ point of the quantum well layer and the adjacent barrier X of the barrier layer located between the layer and the quantum well layer
When a bias voltage higher than the second voltage Vb2 is applied so that the levels of the points resonate with each other and the level of the X point of the barrier layer and the level of the Γ point of the adjacent quantum well layer are applied. Are characterized by having a negative resistance by setting the thickness of the barrier layer and the thickness of the quantum well layer such that the resonances with each other.
【０００９】また、請求項４記載の超格子半導体装置の
負性抵抗を変化するための方法は、請求項１乃至３のう
ちの１つに記載の超格子半導体装置において、上記直流
電源による上記２つの電極に印加される逆バイアス電圧
又はバイアス電圧を変化することにより、上記超格子半
導体装置の負性抵抗を変化させることを特徴とする。According to a fourth aspect of the present invention, there is provided a method for changing the negative resistance of a superlattice semiconductor device according to any one of the first to third aspects. The negative resistance of the superlattice semiconductor device is changed by changing the reverse bias voltage or the bias voltage applied to the two electrodes.
【００１０】さらに、請求項５記載の超格子半導体装置
は、請求項１乃至３のうちの１つに記載の超格子半導体
装置において、上記直流電源による上記２つの電極に印
加される逆バイアス電圧又はバイアス電圧を所定の値に
設定することにより、上記２つの電極の間に高周波電流
を発生させることを特徴とする。Further, the superlattice semiconductor device according to the fifth aspect is the superlattice semiconductor device according to any one of the first to third aspects, wherein a reverse bias voltage applied to the two electrodes by the DC power supply is provided. Alternatively, a high-frequency current is generated between the two electrodes by setting a bias voltage to a predetermined value.
【００１１】また、請求項６記載の超格子半導体装置
は、請求項１乃至３のうちの１つに記載の超格子半導体
装置において、上記直流電源による上記２つの電極に印
加される逆バイアス電圧又はバイアス電圧を所定の値に
設定することにより、上記真性半導体ｉ層に光を発生さ
せることを特徴とする。A superlattice semiconductor device according to a sixth aspect is the superlattice semiconductor device according to any one of the first to third aspects, wherein a reverse bias voltage applied to the two electrodes by the DC power supply is provided. Alternatively, light is generated in the intrinsic semiconductor i-layer by setting a bias voltage to a predetermined value.
【００１２】また、請求項７記載のマイクロ波発振回路
は、請求項１乃至３のうちの１つに記載の超格子半導体
装置と、上記超格子半導体装置に接続された負荷回路と
を備え、上記直流電源による上記２つの電極に印加され
る逆バイアス電圧又はバイアス電圧を所定の値に設定す
ることにより、高周波信号を上記負荷回路に発生させる
ことを特徴とする。A microwave oscillation circuit according to a seventh aspect includes the superlattice semiconductor device according to any one of the first to third aspects, and a load circuit connected to the superlattice semiconductor device. A high frequency signal is generated in the load circuit by setting a reverse bias voltage or a bias voltage applied to the two electrodes by the DC power supply to a predetermined value.
【００１３】[0013]
【発明の実施の形態】以下、図面を参照して本発明に係
る実施形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１４】＜第１の実施形態＞図１は、本発明に係る
第１の実施形態である超格子半導体装置１０を示す断面
図である。この超格子半導体装置１０は、図１に示すよ
うに、障壁層２１−０乃至２１−Ｎ（以下、総称する場
合は２１と示す。）と量子井戸層２２−０乃至２２−Ｎ
（以下、総称する場合は２２と示す。）とが交互に繰り
返して積層されてなる超格子構造を有する真性半導体ｉ
層１５を備えたヘテロ接合ｐｉｎ型ダイオード半導体素
子である。ここで、当該素子においては、電極１１，１
２間に可変直流電源３０から、電圧Ｖｂ１と電圧Ｖｂ２
との間の逆バイアス電圧Ｖｂを印加したときに、量子井
戸層２２−ｎの第１準位Γ１と、隣接する障壁層２１−
（ｎ＋１）と量子井戸層２２−（ｎ＋１）とを隔てて位
置する障壁層２１−（ｎ＋２）の第１準位Ｘ１又は第２
準位Ｘ２とが互いに共鳴するように、かつ電圧Ｖｂ２以
上の逆バイアス電圧を印加したときに、上記障壁層２１
−ｎの第２準位Ｘ２と隣接する量子井戸層２２−ｎの第
２準位Γ２とが互いに共鳴するように、障壁層２１−０
乃至２１−Ｎの各厚さと量子井戸層２２−０乃至２２−
Ｎの各厚さとを設定して、２つの電極１１，１２間に可
変直流電源３０により第１の電圧Ｖｂ１と第２の電圧Ｖ
ｂ２との間の逆バイアス電圧Ｖｂを印加することにより
負性抵抗を生じさせたことを特徴とする。ここで、超格
子半導体装置１０において、電極１１，１２間に印加す
る逆バイアス電圧を変化させることにより、真性半導体
層ｉ層１５を通過する電子の走行速度を変化することが
でき、これによって、超格子半導体装置１０の生じる負
性抵抗を変化させることができる。<First Embodiment> FIG. 1 is a sectional view showing a superlattice semiconductor device 10 according to a first embodiment of the present invention. As shown in FIG. 1, the superlattice semiconductor device 10 includes barrier layers 21-0 to 21-N (hereinafter, generically referred to as 21) and quantum well layers 22-0 to 22-N.
(Hereinafter, collectively referred to as 22). The intrinsic semiconductor i having a superlattice structure is alternately and repeatedly laminated.
It is a heterojunction pin type diode semiconductor device having a layer 15. Here, in the element, the electrodes 11, 1
Between the variable DC power supply 30 and the voltage Vb1 and the voltage Vb2.
When the reverse bias voltage Vb is applied between the first level Γ1 of the quantum well layer 22-n and the adjacent barrier layer 21-n.
The first level X1 or the second level X1 of the barrier layer 21- (n + 2) located between the (n + 1) and the quantum well layer 22- (n + 1).
When a reverse bias voltage higher than the voltage Vb2 is applied so that the level X2 resonates with each other, the barrier layer 21
-N second level X2 of the adjacent quantum well layer 22-n and the barrier layer 21-0 such that the second level Γ2 of the adjacent quantum well layer 22-n resonates with each other.
To 21-N and quantum well layers 22-0 to 22-
N, the first voltage Vb1 and the second voltage Vb are set between the two electrodes 11 and 12 by the variable DC power supply 30.
It is characterized in that a negative resistance is generated by applying a reverse bias voltage Vb with respect to b2. Here, in the superlattice semiconductor device 10, by changing the reverse bias voltage applied between the electrodes 11 and 12, the traveling speed of the electrons passing through the intrinsic semiconductor layer i-layer 15 can be changed. The negative resistance generated by the superlattice semiconductor device 10 can be changed.
【００１５】本実施形態の超格子半導体装置１０は、図
１に示すように、裏面に平板形状のＡｕからなる電極１
２が形成され、Ｓｉにてなるｎ型不純物イオンが例えば
注入量１０18／ｃｍ3だけ注入されたｎ−ＧａＡｓにて
なる厚さ３００μｍのｎ型半導体基板２０上に、以下の
各層が順次、ｎ型半導体基板２０から近接した側から積
層されて形成される。 （ａ）Ｓｉにてなるｎ型不純物イオンが例えば注入量２
×１０18／ｃｍ3だけ注入されたｎ−ＧａＡｓにてなる
厚さ０．８μｍのｎ型バッファ層１７； （ｂ）ｉ−ＧａＡｓにてなる厚さ１０ｎｍのｉ型クラッ
ド層１６； （ｃ）超格子構造を有する厚さ約１μｍの真性半導体ｉ
層（ｉ−ＳＬ）１５； （ｄ）ｉ−ＧａＡｓにてなる厚さ１０ｎｍのｉ型クラッ
ド層１４； （ｅ）Ｂｅにてなるｐ型不純物イオンが例えば注入量５
×１０18／ｃｍ3だけ注入されたｐ−ＧａＡｓにてなる
厚さ５０ｎｍのｐ型キャップ層１３；並びに、 （ｆ）厚さ方向に貫通する孔が中央部に形成されたリン
グ形状のＡｕからなる電極１１。ここで、ｉ型クラッド
層１４とｐ型キャップ層１３とは上述のように薄く形成
されて、ｐ型キャップ層１３側から入力される光を透過
させる。As shown in FIG. 1, a superlattice semiconductor device 10 of the present embodiment has a flat back electrode 1 made of Au.
2 are formed, and the following layers are sequentially formed on a 300 μm thick n-type semiconductor substrate 20 made of n-GaAs in which n-type impurity ions made of Si are implanted at, for example, an implantation amount of 10 18 / cm 3 . It is formed by being stacked from the side close to the n-type semiconductor substrate 20. (A) An n-type impurity ion made of Si
A 0.8 μm-thick n-type buffer layer 17 made of n-GaAs implanted by × 10 18 / cm 3 ; (b) a 10-nm-thick i-type cladding layer 16 made of i-GaAs; (c) Intrinsic semiconductor i having a superlattice structure and having a thickness of about 1 μm
Layer (i-SL) 15; (d) i-type cladding layer 14 of i-GaAs having a thickness of 10 nm;
A 50 nm thick p-type cap layer 13 made of p-GaAs implanted at a dose of × 10 18 / cm 3 ; and (f) a ring-shaped Au in which a hole penetrating in the thickness direction is formed in the center. Electrode 11. Here, the i-type cladding layer 14 and the p-type cap layer 13 are formed to be thin as described above, and transmit light input from the p-type cap layer 13 side.
【００１６】なお、電極１１をリング形状にするのは、
上記の積層を行った後に所定のエッチング方法により行
われる。また、上記真性半導体ｉ層１５は、例えば、量
子井戸層２２−Ｎがｉ型クラッド層１６に隣接するよう
に、ＧａＡｓにてなり２２原子層の厚さ約６２Åの量子
井戸層２２と、ＡｌＡｓにてなり１２原子層の厚さ約３
４Åの障壁層２１とを交互に、例えば１００周期（すな
わち１００対）で積層されて形成される。そして、電極
１１は逆バイアス電圧Ｖｂの可変直流電源３０の負極に
接続され、電極１２は可変直流電源３０の正極に接続さ
れることによって、超格子半導体装置１０の電極１１，
１２間に所定の電界が印加されることになる。The reason why the electrode 11 is formed into a ring shape is as follows.
After the above-mentioned lamination is performed, it is performed by a predetermined etching method. The intrinsic semiconductor i-layer 15 is made of, for example, GaAs such that the quantum well layer 22-N is adjacent to the i-type cladding layer 16 and has a thickness of 22 atomic layers and a thickness of about 62 °. And a thickness of about 12 atomic layers
It is formed by alternately stacking 4 ° barrier layers 21 at, for example, 100 periods (ie, 100 pairs). The electrode 11 is connected to the negative electrode of the variable DC power supply 30 having the reverse bias voltage Vb, and the electrode 12 is connected to the positive electrode of the variable DC power supply 30.
A predetermined electric field is applied between 12.
【００１７】ところで、本実施形態のように、超格子構
造を有する真性半導体ｉ層１５の部分でその障壁層２１
の厚みが非常に薄いと、電界によって加速された電子は
トンネリング現象によって隣り合う離れた障壁層２１中
のＸ点準位に遷移できる。これに対して、超格子構造で
はなく、総て単一組成のバルク型半導体である場合に
は、このＸ点は空間的に連続して存在するため、一旦Ｘ
点に入った電子はＸ点の中を流れることができる。とこ
ろが、超格子構造を有する真性半導体ｉ層１５において
は、障壁層２１と量子井戸層２２の組成が異なるためそ
のＸ点のエネルギー準位も大きく異なっており、障壁層
２１中のＸ点の電子は量子井戸層２２へは流れ込めず、
障壁層２１中に局在する。一旦障壁層２１中のＸ点に捕
われた電子は一般的にその緩和時間が非常に長いため、
ほとんど電流の伝導に寄与できない。以上が一般的な超
格子構造を有する真性半導体ｉ層１５内における電子伝
導に対する障壁層２１中のＸ点の作用である。しかし、
超格子構造を以下のようなある特殊な構造にすることに
より、所定の範囲の逆バイアス電圧Ｖｂが印加されたと
きには、電子の伝導を阻害するようにＸ点を作用させて
負性抵抗を生じさせ、当該所定の範囲以上の逆バイアス
電圧Ｖｂを印加することにより、Ｘ点を電子の伝導に積
極的に寄与するように作用させて、電流を流れるように
することができる。By the way, as in the present embodiment, the barrier layer 21 is formed at the portion of the intrinsic semiconductor i-layer 15 having the superlattice structure.
Is too thin, electrons accelerated by the electric field can transition to the X point level in the adjacent barrier layer 21 due to the tunneling phenomenon. On the other hand, in the case of a bulk type semiconductor having a single composition instead of a superlattice structure, since the X point exists spatially continuously,
The electrons entering the point can flow through the point X. However, in the intrinsic semiconductor i-layer 15 having the superlattice structure, the energy levels at the X point are greatly different because the compositions of the barrier layer 21 and the quantum well layer 22 are different, and the electrons at the X point in the barrier layer 21 are different. Cannot flow into the quantum well layer 22,
Localized in the barrier layer 21. An electron once trapped at the point X in the barrier layer 21 generally has a very long relaxation time.
Can hardly contribute to current conduction. The above is the action of the point X in the barrier layer 21 on electron conduction in the intrinsic semiconductor i-layer 15 having a general superlattice structure. But,
By making the superlattice structure a special structure as described below, when a predetermined range of reverse bias voltage Vb is applied, point X acts so as to hinder electron conduction, thereby generating negative resistance. Then, by applying a reverse bias voltage Vb that is equal to or higher than the predetermined range, the point X acts so as to positively contribute to the conduction of electrons, so that a current can flow.
【００１８】まず、第１の実施形態の超格子半導体装置
１０における真性半導体ｉ層１５のエネルギーバンド構
造について説明する。真性半導体ｉ層１５は、各障壁層
２１の厚さが各量子井戸層２２の厚さに比較して薄い半
導体超格子構造を有しており、図２は、真性半導体ｉ層
１５の逆バイアス電圧Ｖｂに対するエネルギーバンド図
であり、図３は、真性半導体ｉ層１５の厚さ方向の位置
に対するエネルギーバンド図である。First, the energy band structure of the intrinsic semiconductor i-layer 15 in the superlattice semiconductor device 10 according to the first embodiment will be described. The intrinsic semiconductor i-layer 15 has a semiconductor superlattice structure in which the thickness of each barrier layer 21 is smaller than the thickness of each quantum well layer 22. FIG. FIG. 3 is an energy band diagram with respect to the voltage Vb, and FIG. 3 is an energy band diagram with respect to the position of the intrinsic semiconductor i-layer 15 in the thickness direction.
【００１９】図２及び図３において、Γは、量子井戸層
２２において、波数ベクトルｋ＝０又は（０００）とな
るときの波数ベクトルｋ空間における伝導帯下端の点で
あり、Ｘは、障壁層２１において、波数ベクトルｋ＝
（１００）となるときの波数ベクトルｋ空間における伝
導帯下端の点である。また、障壁層２１がバルク型半導
体でないときの第１準位、第２準位、…のＸ点をそれぞ
れＸ１点、Ｘ２点、…と示す一方、量子井戸層２２がバ
ルク型半導体でないときの第１準位、第２準位、…のΓ
点をそれぞれΓ１点、Γ２点、…と示している。さら
に、図２及び図３において、Γ２（０）は量子井戸層２
２−０におけるΓ２点を示し、Γ２（１）は量子井戸層
２２−１におけるΓ２点を示し、以下同様である。ま
た、Ｘ１（１／２）は、量子井戸層２２−０と量子井戸
層２２−１との間の障壁層２１−１におけるＸ１点を示
し、Ｘ１（１・１／２）は、量子井戸層２２−１と量子
井戸層２２−２との間の障壁層２１−２におけるＸ１点
を示し、以下同様である。In FIGS. 2 and 3, Γ denotes a point at the lower end of the conduction band in the wave vector k space when the wave vector k = 0 or (000) in the quantum well layer 22, and X denotes a barrier layer. At 21, the wavenumber vector k =
This is the point at the bottom of the conduction band in the wave vector k-space when (100) is reached. The X points of the first level, the second level,... When the barrier layer 21 is not a bulk type semiconductor are shown as X1, X2,. 1st level, 2nd level, ...
Points are indicated as # 1 point, # 2 point, ... respectively. Further, in FIGS. 2 and 3, Γ2 (0) is the quantum well layer 2
2-0 indicates a Γ2 point, Γ2 (1) indicates a Γ2 point in the quantum well layer 22-1, and so on. X1 (1/2) indicates the X1 point in the barrier layer 21-1 between the quantum well layer 22-0 and the quantum well layer 22-1, and X1 (1 ・) indicates the quantum well layer. The point X1 in the barrier layer 21-2 between the layer 22-1 and the quantum well layer 22-2 is shown, and so on.
【００２０】図２から明らかなように、逆バイアス電圧
Ｖｂを高くすることにより、各層２１，２２における閉
じ込め効果は弱くなり、各Ｘ点及び各Γ点における準位
エネルギーは低下してくることがわかる。また、図２の
グラフからさらに、次のことがわかる。すなわち、第１
の実施形態においては、逆バイアス電圧Ｖｂが約７．５
Ｖの所で、量子井戸層２２−０の第１準位Γ１（０）
と、障壁層２１−１と量子井戸層２２−１とを隔てて位
置する障壁層２１−２の第１準位Ｘ１（１・１／２）と
を一致させ、量子井戸層２２−０の第１準位Γ１（０）
と障壁層２１−２の第１準位Ｘ１（１・１／２）とが共
鳴させている。これによって、量子井戸層２２−０の第
１準位Γ１（０）にある電子は、逆バイアス電圧Ｖｂ＝
７．５Ｖの前後で、障壁層２１−２の第１準位Ｘ１（１
・１／２）にトラップされるようになる。As is apparent from FIG. 2, by increasing the reverse bias voltage Vb, the confinement effect in each of the layers 21 and 22 is weakened, and the level energy at each X point and each Γ point may decrease. Recognize. Further, the following can be seen from the graph of FIG. That is, the first
In the embodiment, the reverse bias voltage Vb is about 7.5.
At V, the first level Γ1 (0) of the quantum well layer 22-0
And the first level X1 (1 ・) of the barrier layer 21-2 located between the barrier layer 21-1 and the quantum well layer 22-1 is matched, and the quantum well layer 22-0 1st level Γ1 (0)
And the first level X1 (1 ・) of the barrier layer 21-2 resonates. As a result, electrons at the first level Γ1 (0) of the quantum well layer 22-0 have the reverse bias voltage Vb =
At around 7.5 V, the first level X1 (1
・ 1/2) will be trapped.
【００２１】また、逆バイアス電圧Ｖｂが約１２Ｖの所
で、量子井戸層２２−０の第１準位Γ１（０）と、障壁
層２１−２の第２準位Ｘ２（１・１／２）とを一致さ
せ、量子井戸層２２−０の第１準位Γ１（０）と障壁層
２１−２の第２準位Ｘ２（１・１／２）とを共鳴させて
いる。これによって、量子井戸層２２−０の第１準位Γ
１（０）にある電子は、逆バイアス電圧Ｖｂ＝１２Ｖの
前後で、障壁層２１−２の第２準位Ｘ２（１・１／２）
にトラップされるようになる。逆バイアス電圧Ｖｂが約
１３Ｖの所では、障壁層２１−１の第２準位Ｘ２（１／
２）と、障壁層２１−１に隣接する量子井戸層２２−１
の第２準位Γ２（１）とを一致させている。すなわち、
障壁層２１−１の第２準位Ｘ２（１／２）と量子井戸層
２２−１の第２準位Γ２（１）とを共鳴させて、障壁層
２１−１の第２準位Ｘ２（１／２）にある電子を量子井
戸層２２−１の第２準位Γ２（１）に掃き出させる。図
２においては、量子井戸層２２−０，２２−１及び障壁
層２１−１，２１−２のエネルギー準位を用いて説明し
たが、真性半導体ｉ層１５は量子井戸層２２と障壁層２
１とが交互に積層された周期構造を有するので、上述し
た関係は、量子井戸層２２−ｎ及び障壁層２１−ｎ（ｎ
＝１，２，…，Ｎ）について一般的に成り立つ。When the reverse bias voltage Vb is about 12 V, the first level Γ1 (0) of the quantum well layer 22-0 and the second level X2 (1 ・ 1/2) of the barrier layer 21-2. ), And the first level Γ1 (0) of the quantum well layer 22-0 and the second level X2 (1 ・) of the barrier layer 21-2 resonate. Thus, the first level Γ of the quantum well layer 22-0 is obtained.
The electrons in 1 (0) are at about the reverse bias voltage Vb = 12 V and at the second level X2 (1 ・) of the barrier layer 21-2.
Will be trapped. When the reverse bias voltage Vb is about 13 V, the second level X2 (1 /
2) and the quantum well layer 22-1 adjacent to the barrier layer 21-1
And the second level Γ2 (1). That is,
The second level X2 (1/2) of the barrier layer 21-1 and the second level Γ2 (1) of the quantum well layer 22-1 resonate, and the second level X2 ( An electron at (電子) is swept out to the second level Γ2 (1) of the quantum well layer 22-1. In FIG. 2, the description has been made using the energy levels of the quantum well layers 22-0 and 22-1 and the barrier layers 21-1 and 21-2, but the intrinsic semiconductor i-layer 15 is composed of the quantum well layer 22 and the barrier layer 2-2.
1 has a periodic structure in which the quantum well layers 22-n and the barrier layers 21-n (n
= 1, 2,..., N).
【００２２】すなわち、第１の実施形態において、真性
半導体ｉ層１５の量子井戸層２２と障壁層２１の各厚さ
は、以下の（１）乃至（３）の条件を満足するように設
定する。 （１）逆バイアス電圧Ｖｂ≒７．５Ｖにおいて、量子井
戸層２２−ｎの第１準位Γ１と、障壁層２１−（ｎ＋
２）の第１準位Ｘ１とが共鳴（以下、第１の共鳴とい
う。）する。ここで、ｎ＝１，２，…，Ｎ−２である。 （２）逆バイアス電圧Ｖｂ≒１２Ｖにおいて、量子井戸
層２２−ｎの第１準位Γ１と障壁層２１−（ｎ＋２）の
第２準位Ｘ１とが共鳴（以下、第２の共鳴という。）す
る。ここで、ｎ＝１，２，…，Ｎ−２である。 （３）逆バイアス電圧Ｖｂ≒１３Ｖにおいて、障壁層２
１−ｎの第２準位Ｘ２と量子井戸層２２−ｎの第２準位
Γ２とが共鳴（以下、第３の共鳴という。）する。ここ
で、ｎ＝１，２，…，Ｎである。That is, in the first embodiment, the thicknesses of the quantum well layer 22 and the barrier layer 21 of the intrinsic semiconductor i-layer 15 are set so as to satisfy the following conditions (1) to (3). . (1) At the reverse bias voltage Vb ≒ 7.5 V, the first level Γ1 of the quantum well layer 22-n and the barrier layer 21- (n +
2) resonates with the first level X1 (hereinafter referred to as first resonance). Here, n = 1, 2,..., N−2. (2) At the reverse bias voltage Vb ≒ 12 V, the first level Γ1 of the quantum well layer 22-n and the second level X1 of the barrier layer 21- (n + 2) resonate (hereinafter, referred to as second resonance). I do. Here, n = 1, 2,..., N−2. (3) When the reverse bias voltage Vb ≒ 13 V, the barrier layer 2
The 1-n second level X2 and the second level Γ2 of the quantum well layer 22-n resonate (hereinafter, referred to as third resonance). Here, n = 1, 2,..., N.
【００２３】従って、超格子構造を有する真性半導体ｉ
層１５においては、印加する逆バイアス電圧Ｖｂを増加
させていくと以下のような動作をする。すなわち、逆バ
イアス電圧が比較的低い０から５Ｖのまでの範囲では、
連続したトンネル効果によって、順次、量子井戸層２２
−ｎの第１準位Γ点から量子井戸層２２−（ｎ＋１）の
第１準位Γ点へ効率よく電子が伝導されて電流が流れ
る。さらに、逆バイアス電圧Ｖｂを上昇させていくと、
逆バイアス電圧Ｖｂが７Ｖ前後から、第１の共鳴によ
り、量子井戸層２２−ｎの第１準位Γ１の電子は、障壁
層２１−（ｎ＋１）と量子井戸層２２−（ｎ＋１）とを
通過して、障壁層２２−（ｎ＋２）の第１準位Ｘ１にト
ラップされるようになり、電流値は逆バイアス電圧Ｖｂ
の増加にかかわらず急激に減少するようになり負性抵抗
を示す。さらに逆バイアス電圧Ｖｂを増加させると１２
Ｖ前後から、第２の共鳴により、量子井戸層２２−ｎの
第１準位Γ１の電子は、障壁層２１−（ｎ＋１）と量子
井戸層２２−（ｎ＋１）とを通過して、量子井戸層２２
−（ｎ＋２）の第２準位Ｘ２にトラップされるようにな
り、電流値はさらに減少して負性抵抗は大きくなる。Therefore, the intrinsic semiconductor i having the superlattice structure
In the layer 15, the following operation is performed as the applied reverse bias voltage Vb is increased. That is, in the range where the reverse bias voltage is relatively low from 0 to 5 V,
Due to the continuous tunnel effect, the quantum well layers 22
Electrons are efficiently conducted from the first level Γ point of −n to the first level Γ point of the quantum well layer 22- (n + 1), and current flows. Further, when the reverse bias voltage Vb is increased,
Since the reverse bias voltage Vb is about 7 V, electrons at the first level Γ1 of the quantum well layer 22-n pass through the barrier layer 21- (n + 1) and the quantum well layer 22- (n + 1) due to the first resonance. As a result, the current is trapped in the first level X1 of the barrier layer 22- (n + 2), and the current value becomes the reverse bias voltage Vb.
Despite the increase, the resistance suddenly decreases, indicating negative resistance. When the reverse bias voltage Vb is further increased, 12
From around V, due to the second resonance, electrons at the first level Γ1 of the quantum well layer 22-n pass through the barrier layer 21- (n + 1) and the quantum well layer 22- (n + 1), and the quantum well Layer 22
The current is further trapped by the second level X2 of − (n + 2), the current value further decreases, and the negative resistance increases.
【００２４】さらに、逆バイアス電圧Ｖｂを上昇させ
て、１３Ｖ付近の電圧値になると、障壁層２１−（ｎ＋
２）の第２準位Ｘ２と量子井戸層２２−（ｎ＋２）の第
２準位Γ２との第３の共鳴により、量子井戸層２２−ｎ
から障壁層２１−（ｎ＋２）の第２準位Ｘ２に伝導され
る電子（図３において２００で示している。）は、量子
井戸層２２−（ｎ＋２）の第２準位Γ２に急激に掃き出
される（図３において２０１で示している。）ようにな
り、障壁層２１−（ｎ＋２）の第２準位Ｘ２にトラップ
されることはなくなる。このとき、電子は量子井戸層２
２−ｎの第１準位Γ１→障壁層２１−（ｎ＋２）の第２
準位Ｘ２→量子井戸層２２−（ｎ＋２）の第２準位Γ２
→量子井戸層２２−（ｎ＋２）の第１準位Γ１の経路及
び量子井戸層２２−ｎの第１準位Γ１→障壁層２１−
（ｎ＋２）の第２準位Ｘ２→量子井戸層２２−（ｎ＋
２）の第２準位Γ２→障壁層２１−（ｎ＋３）の第２準
位Ｘ２→量子井戸層２２−（ｎ＋３）の第２準位Γ２の
経路の２つの経路で伝導されるので、非常に効率良く掃
き出されて、電流値は急激に増加する。すなわち、逆バ
イアス電圧Ｖｂの増加に従って急激に電流量が増えて正
の抵抗を示すようになる。Further, when the reverse bias voltage Vb is raised to a voltage value near 13 V, the barrier layer 21- (n +
By the third resonance between the second level X2 of 2) and the second level Γ2 of the quantum well layer 22- (n + 2), the quantum well layer 22-n is formed.
The electrons (indicated by reference numeral 200 in FIG. 3) conducted to the second level X2 of the barrier layer 21- (n + 2) rapidly sweep to the second level Γ2 of the quantum well layer 22- (n + 2). (Indicated by 201 in FIG. 3), and is not trapped in the second level X2 of the barrier layer 21- (n + 2). At this time, the electrons are transferred to the quantum well layer 2
2-n first level Γ1 → second level of barrier layer 21- (n + 2)
Level X2 → second level of quantum well layer 22- (n + 2) ＋2
→ The path of the first level Γ1 of the quantum well layer 22- (n + 2) and the first level Γ1 of the quantum well layer 22-n → the barrier layer 21-
(N + 2) second level X2 → quantum well layer 22− (n +
2) the second level Γ2 → the second level X2 of the barrier layer 21- (n + 3) → the second level Γ2 of the quantum well layer 22- (n + 3). And the current value increases sharply. That is, as the reverse bias voltage Vb increases, the amount of current increases sharply, indicating a positive resistance.
【００２５】以上のように、第１の実施形態の超格子半
導体装置１０では、上述の第１乃至第３の共鳴を利用し
て、図４に示すように、第１の電圧Ｖｂ１と第２の電圧
Ｖｂ２との間で、超格子半導体装置１０が負性抵抗を有
するように構成している。すなわち、第１の電圧Ｖｂ１
と第２の電圧Ｖｂ２との間の逆バイアス電圧Ｖｂを２つ
の電極１１，１２間に印加したときに、量子井戸層２２
−ｎの第１準位Γ１と、隣接する障壁層２１−（ｎ＋
１）と量子井戸層２２−（ｎ＋１）とを隔てて位置する
障壁層２１−（ｎ＋２）の第１準位Ｘ１又は第２準位Ｘ
２とが互いに共鳴するように、かつ上記第２の電圧Ｖｂ
２以上の逆バイアス電圧を印加したときに、障壁層２１
−（ｎ＋２）の第２準位Ｘ２点の準位と隣接する量子井
戸層２１−（ｎ＋２）の第２準位Γ２とが互いに共鳴す
るように、各障壁層２１の厚さと各量子井戸層２２の厚
さとを設定して、第１の電圧Ｖｂ１と第２の電圧Ｖｂ２
との間で、超格子半導体装置１０が負性微分抵抗を有す
るように構成している。As described above, in the superlattice semiconductor device 10 according to the first embodiment, as shown in FIG. 4, the first voltage Vb1 and the second Is configured such that the superlattice semiconductor device 10 has a negative resistance with respect to the voltage Vb2. That is, the first voltage Vb1
When a reverse bias voltage Vb between the second voltage Vb2 and the second voltage Vb2 is applied between the two electrodes 11 and 12, the quantum well layer 22
-N and the adjacent barrier layer 21- (n +
1) and the first level X1 or the second level X of the barrier layer 21- (n + 2) located between the quantum well layer 22- (n + 1) and the quantum well layer 22- (n + 1).
2 resonate with each other and the second voltage Vb
When two or more reverse bias voltages are applied, the barrier layer 21
The thickness of each barrier layer 21 and each quantum well layer so that the level of the second level X2 of-(n + 2) and the second level Γ2 of the adjacent quantum well layer 21- (n + 2) resonate with each other. 22, the first voltage Vb1 and the second voltage Vb2
The configuration is such that the superlattice semiconductor device 10 has a negative differential resistance.
【００２６】また、第１の実施形態では、第１の電圧Ｖ
ｂ１と第２の電圧Ｖｂ２との間で上述の第１と第２の共
鳴を利用して、負性微分抵抗を実現し、電圧Ｖｂ２以上
の逆バイアス電圧を印加したときに第３の共鳴を利用し
て正抵抗に復帰させているので、図４にＡの符号を付し
て示すように、逆バイアス電圧Ｖｂ＝Ｖｂ２において、
電流−電圧特性上に谷を形成することができる。ここ
で、谷Ａは、第３の共鳴によって、障壁層２１−ｎの第
２準位Ｘ２の電子が量子井戸層２２−ｎの第２準位Γ２
へ急激に掃き出されるようになる点であって、逆バイア
ス電圧Ｖｂ２は第３の共鳴の共鳴点における電圧に略等
しくなる。以上のように構成された超格子半導体装置１
０においては、大きな負性微分抵抗を有するので、後述
するように、外部に適当な負荷回路１０１を接続して、
容易に発振回路を構成することができる。また、電圧Ｖ
ｂ１と電圧Ｖｂ２の間で、極めて大きい負性微分抵抗を
示す谷Ａ近傍において、電圧Ｖｂ２より若干小さい逆バ
イアス電圧Ｖｂを印加すると、真性半導体ｉ層１５の内
部においては、電子の伝導の阻害と増進が繰り返される
ので、伝導される電子は、空間電荷効果によって、高電
界ドメインを形成する。このようにして発生された高電
界ドメインのうちの不安定な高電界ドメインによって、
第１の実施形態の超格子半導体装置は、負荷回路を設け
ない場合でも、電極１１，１２の間に、真性半導体ｉ層
１５が比較的大きい負性微分抵抗を生じるように所定の
逆バイアス電圧を印加することにより、真性半導体ｉ層
１５に特有の高周波電流振動を発生させることができ
る。ここで、当該高周波電流振動の周波数は第１の実施
形態では、数１０ＭＨｚである。しかしながら、本発明
では、量子井戸層２２及び障壁層２１の厚さを薄くして
キャリアのトンネル速度を速くすることにより、数ＧＨ
ｚの高周波発振をさせることが可能である。In the first embodiment, the first voltage V
The negative differential resistance is realized by utilizing the first and second resonances described above between b1 and the second voltage Vb2, and the third resonance is generated when a reverse bias voltage equal to or higher than the voltage Vb2 is applied. Since the resistance is restored to the positive resistance by using the reverse bias voltage Vb = Vb2 as shown by the reference numeral A in FIG.
A valley can be formed on the current-voltage characteristics. Here, the valley A is caused by the third resonance that the electrons at the second level X2 of the barrier layer 21-n are shifted to the second level Γ2 of the quantum well layer 22-n.
The reverse bias voltage Vb2 is substantially equal to the voltage at the resonance point of the third resonance. Superlattice semiconductor device 1 configured as above
At 0, since it has a large negative differential resistance, an appropriate load circuit 101 is connected to the outside as described later.
An oscillation circuit can be easily configured. Also, the voltage V
When a reverse bias voltage Vb slightly smaller than the voltage Vb2 is applied in the vicinity of the valley A showing an extremely large negative differential resistance between b1 and the voltage Vb2, the conduction of electrons is hindered inside the intrinsic semiconductor i-layer 15. As the enhancement is repeated, the conducted electrons form a high electric field domain due to the space charge effect. By the unstable high electric field domain of the high electric field domain generated in this way,
The superlattice semiconductor device of the first embodiment has a predetermined reverse bias voltage such that the intrinsic semiconductor i-layer 15 has a relatively large negative differential resistance between the electrodes 11 and 12 even when no load circuit is provided. , A high-frequency current oscillation peculiar to the intrinsic semiconductor i-layer 15 can be generated. Here, the frequency of the high-frequency current oscillation is several tens of MHz in the first embodiment. However, according to the present invention, the thickness of the quantum well layer 22 and the barrier layer 21 is reduced to increase the tunnel speed of carriers, so that several GHs are obtained.
It is possible to cause high frequency oscillation of z.
【００２７】本発明者らは、さらに詳細な真性半導体ｉ
層１５の電流−電圧特性を知るために、真性半導体ｉ層
１５を試作して、その電流−電圧特性を評価した。その
結果を図５のグラフに示す。ここで、真性半導体層１５
は、２２原子層のＧａＡｓにてなる量子井戸層２２と、
１２原子層のＡｌＡｓにてなる障壁層２１とを交互に、
１００周期（すなわち１００対）で積層されて形成され
る。測定は、数ｍＷの比較的強いＨｅ−Ｎｅレーザー光
をｐ型キャップ層１３に照射した時のキャリア密度が高
い場合と、数μＷの比較的弱いＨｅ−Ｎｅレーザー光を
ｐ型キャップ層１３に照射した時のキャリア密度が低い
場合の２つの場合について行い、それぞれの結果を示し
た。図５のグラフから明らかなように、キャリア密度が
高い場合及びキャリア密度が低い場合のどちらの場合に
ついても、印加する逆バイアス電圧Ｖｂが低いとき、す
なわち０Ｖから５Ｖの間では、逆バイアス電圧Ｖｂが高
くなるに従って、電流量は増加している。しかし、逆バ
イアス電圧Ｖｂが５Ｖを越えると、逆バイアス電圧Ｖｂ
が高くなるに従って電流量は減少するようになり負性抵
抗を示している。また、逆バイアス電圧Ｖｂが７Ｖを越
えたあたりから、電流量は急激に減少するようになり、
大きな負性抵抗を示す。そして、逆バイアス電圧Ｖｂが
約１１Ｖの点で極小値をとり、逆バイアス電圧Ｖｂが約
１１Ｖを越えると、逆バイアス電圧Ｖｂの増加に従っ
て、電流量は急激に増加するようになる。The present inventors have further developed an intrinsic semiconductor i
In order to know the current-voltage characteristics of the layer 15, an intrinsic semiconductor i-layer 15 was prototyped and its current-voltage characteristics were evaluated. The results are shown in the graph of FIG. Here, the intrinsic semiconductor layer 15
Is a quantum well layer 22 of 22 atomic layers of GaAs,
Alternately with 12 atomic layer barrier layers 21 made of AlAs,
It is formed by being stacked in 100 cycles (that is, 100 pairs). The measurement is performed when the carrier density is high when a relatively strong He-Ne laser beam of several mW is applied to the p-type cap layer 13 and when the relatively weak He-Ne laser beam of several μW is applied to the p-type cap layer 13. The results were shown for two cases where the carrier density at the time of irradiation was low, and the respective results were shown. As is clear from the graph of FIG. 5, in both the case where the carrier density is high and the case where the carrier density is low, when the applied reverse bias voltage Vb is low, that is, between 0 V and 5 V, the reverse bias voltage Vb , The current amount increases. However, when the reverse bias voltage Vb exceeds 5 V, the reverse bias voltage Vb
, The amount of current decreases as the value increases, indicating a negative resistance. In addition, the current amount suddenly decreases when the reverse bias voltage Vb exceeds 7 V,
It shows a large negative resistance. Then, when the reverse bias voltage Vb takes a minimum value at a point of about 11 V, and when the reverse bias voltage Vb exceeds about 11 V, the current amount rapidly increases as the reverse bias voltage Vb increases.
【００２８】また、図５のグラフから明らかなように、
真性半導体ｉ層１５においては、７Ｖから１１Ｖの間の
逆バイアス電圧Ｖｂを印加した時に生じる負性抵抗特性
は非線形性を有している。従って、真性半導体ｉ層１５
は、逆バイアス電圧Ｖｂの値に応じた負性微分抵抗を有
することがわかる。これによって、真性半導体ｉ層１５
は、逆バイアス電圧Ｖｂを変化させることにより、負性
微分抵抗を変化させることができる。また、図５のグラ
フから、キャリア密度が高い場合と、低い場合とでは、
異なる形状の負性抵抗特性を有することがわかる。従っ
て、真性半導体ｉ層１５は、逆バイアス抵抗Ｖｂが同じ
値でも、電流密度が異なれば、負性微分抵抗は異なる値
を有する。このように、超格子半導体装置１０の負性微
分抵抗が、逆バイアス電圧Ｖｂと電流密度とに依存して
決定されるので、当該負性微分抵抗を利用して、真性半
導体ｉ層１５に高周波電流振動を発生させて超格子半導
体装置１０を発振させることにより、発振中に発振条件
のパラメータが内部的に変化するという、パラメトリッ
クな発振をさせることができる。このような場合、その
発振は、非常にランダム性の強い、カオス的なものとな
り、一種のカオス的な発振電流出力を得ることができる
という特徴を有する。As is clear from the graph of FIG.
In the intrinsic semiconductor i-layer 15, the negative resistance characteristic generated when a reverse bias voltage Vb between 7V and 11V is applied has nonlinearity. Therefore, the intrinsic semiconductor i-layer 15
Has a negative differential resistance corresponding to the value of the reverse bias voltage Vb. Thereby, the intrinsic semiconductor i layer 15
Can change the negative differential resistance by changing the reverse bias voltage Vb. Also, from the graph of FIG. 5, when the carrier density is high and when the carrier density is low,
It can be seen that the negative resistance characteristics have different shapes. Therefore, even if the reverse bias resistance Vb is the same, the negative differential resistance of the intrinsic semiconductor i-layer 15 has a different value if the current density is different. As described above, since the negative differential resistance of the superlattice semiconductor device 10 is determined depending on the reverse bias voltage Vb and the current density, a high frequency is applied to the intrinsic semiconductor i-layer 15 using the negative differential resistance. By causing the superlattice semiconductor device 10 to oscillate by generating current oscillation, parametric oscillation in which the parameters of the oscillation conditions change internally during oscillation can be achieved. In such a case, the oscillation is very chaotic and very random, and a kind of chaotic oscillation current output can be obtained.
【００２９】次に、第１の実施形態の超格子半導体装置
１０のルミネッセンス発光特性について説明する。図６
は、電流−電圧特性を示す図５のグラフにさらに、超格
子内部のサブバンド間遷移によるフォトルミネッセンス
の発光強度を示したグラフである。図６において、フォ
トルミネッセンスの発光強度は任意単位で示し、測定値
に負の値を付して示している。図６から明らかなよう
に、電流値が増加すると発光強度が減少し、電流値が減
少すると発光強度が増加する。すなわち、超格子半導体
装置１０において、電極１１，１２間に電圧Ｖｂ２付近
の所定の逆バイアス電圧Ｖｂを印加することにより、電
流値を減少させて、光を発生させることができる。Next, the luminescence characteristics of the superlattice semiconductor device 10 of the first embodiment will be described. FIG.
FIG. 5 is a graph showing the light-emitting intensity of photoluminescence due to transition between sub-bands inside the superlattice, in addition to the graph of FIG. 5 showing current-voltage characteristics. In FIG. 6, the photoluminescence emission intensity is shown in arbitrary units, and the measured values are shown with a negative value. As is clear from FIG. 6, the emission intensity decreases as the current value increases, and the emission intensity increases as the current value decreases. That is, in the superlattice semiconductor device 10, by applying a predetermined reverse bias voltage Vb near the voltage Vb2 between the electrodes 11 and 12, the current value can be reduced and light can be generated.
【００３０】この場合、発生させた光は、第１の実施形
態においては、図１に示すように、真性半導体ｉ層１５
から直接、出力するように構成する。具体的には、例え
ば、通常のストライプ型レーザーダイオード又は発光ダ
イオードにおける構成のように超格子半導体装置１０の
側面から光を取り出す。しかしながら、本発明はこれに
限らず、ｉ型クラッド層１４とｐ型キャップ層１３とを
介して、電極１１に設けられた孔から発生した光を出力
するようにしてもよいし、ｉ型クラッド層１６とｎ型バ
ッファ層１７とｎ型半導体基板２０とを介して、ｎ型半
導体基板２０側から出力するように構成してもよい。ｎ
型半導体基板２０側から出力するように構成した場合に
は、ｉ型クラッド層１６とｎ型バッファ層１７とｎ型半
導体基板２０とをそれぞれ、光を透過するように薄く形
成し、かつ電極１２に電極１１と同様に孔を形成して、
当該孔から発生した光を出力する。In this case, the generated light is applied to the intrinsic semiconductor i-layer 15 in the first embodiment as shown in FIG.
It is configured to output directly from. Specifically, for example, light is extracted from the side surface of the superlattice semiconductor device 10 as in a configuration of a normal stripe laser diode or light emitting diode. However, the present invention is not limited to this, and light generated from a hole provided in the electrode 11 may be output via the i-type cladding layer 14 and the p-type cap The output may be made from the n-type semiconductor substrate 20 via the layer 16, the n-type buffer layer 17 and the n-type semiconductor substrate 20. n
In the case where the output is performed from the side of the type semiconductor substrate 20, the i-type cladding layer 16, the n-type buffer layer 17, and the n-type semiconductor substrate 20 are each formed thin so as to transmit light, and the electrode 12 is formed. A hole is formed in the same manner as the electrode 11,
The light generated from the hole is output.
【００３１】また、図６から明らかなように、逆バイア
ス電圧Ｖｂに対する電流特性と発光特性とは相反関係を
成している。このことは、以下のように説明できる。す
なわち、キャリアの輸送が阻害されているとき、すなわ
ち、障壁層２１−ｎの第１準位Ｘ１又は第２準位Ｘ２に
多くの電子がトラップされているときには、量子井戸層
２２−ｎの第１準位Γ１に電子が長く滞留することにな
って、滞留している電子の多くが、価電子帯のホールと
再結合するようになるので、フォトルミネッセンスの発
光強度が強くなる。また、キャリアの輸送が促進されて
いるとき、すなわち、障壁層２２−ｎの第１準位Ｘ１又
は第２準位Ｘ２にトラップされることなく伝導されてい
るときは、電子は量子井戸層２２−ｎの第１準位Γ１を
短い時間で通過するので、電子は再結合する前に超格子
から抜け出し、発光強度は弱くなる。以上のことから、
キャリア輸送の増減の指標である電流出力が振動すれ
ば、フォトルミネッセンスの発光強度も振動することが
わかる。このことは、電極１１，１２間に、真性半導体
ｉ層１５が比較的大きい所定の逆バイアス電圧Ｖｂを印
加して、超格子半導体装置１０にパラメトリックな発振
をさせて、ランダム性の強いカオス的な発振電流を出力
させることにより、カオス的な光を発生して出力するこ
とができることを示している。As is clear from FIG. 6, the current characteristic and the light emission characteristic with respect to the reverse bias voltage Vb have a reciprocal relationship. This can be explained as follows. That is, when the transport of carriers is inhibited, that is, when many electrons are trapped in the first level X1 or the second level X2 of the barrier layer 21-n, the third level of the quantum well layer 22-n The electrons stay at the one level # 1 for a long time, and many of the staying electrons recombine with holes in the valence band, so that the emission intensity of photoluminescence is increased. Further, when carrier transport is promoted, that is, when electrons are conducted without being trapped by the first level X1 or the second level X2 of the barrier layer 22-n, electrons are transferred to the quantum well layer 22. Since the electrons pass through the first level −1 of −n in a short time, the electrons escape from the superlattice before recombination, and the emission intensity is weakened. From the above,
It can be seen that if the current output, which is an index of the increase or decrease in carrier transport, oscillates, the emission intensity of photoluminescence also oscillates. This means that the intrinsic semiconductor i-layer 15 applies a relatively large reverse bias voltage Vb between the electrodes 11 and 12 to cause the superlattice semiconductor device 10 to oscillate parametrically, and to have a chaotic and strong randomness. It is shown that chaotic light can be generated and output by outputting a suitable oscillation current.
【００３２】以上のように、第１の実施形態の超格子半
導体装置１０は、第１の電圧Ｖｂ１と第２の電圧Ｖｂ２
との間の逆バイアス電圧を２つの電極１１，１２間に印
加したときに、量子井戸層２２−ｎの第１準位Γ１と、
隣接する障壁層２１−（ｎ＋１）と量子井戸層２２−
（ｎ＋１）とを隔てて位置する障壁層２１−（ｎ＋２）
の第１準位Ｘ１又は第２準位Ｘ２とが互いに共鳴するよ
うに、かつ上記第２の電圧Ｖｂ２以上の逆バイアス電圧
を印加したときに、障壁層２１−（ｎ＋２）の第２準位
Ｘ２点の準位と隣接する量子井戸層２１−（ｎ＋２）の
第２準位Γ２とが互いに共鳴するように、各障壁層２１
の厚さと各量子井戸層２２の厚さとを設定しているの
で、以下の効果を有する。 （１）第１の電圧Ｖｂ１と第２の電圧Ｖｂ２との間の逆
バイアス電圧Ｖｂを印加することにより、従来例のトン
ネルダイオードに比較して、負性抵抗を大きくできしか
も大きな電流密度を得ることができる。 （２）第１の電圧Ｖｂ１と第２の電圧Ｖｂ２の範囲内
で、逆バイアス電圧Ｖｂを変化させることにより、負性
微分抵抗を変化させることができる。 （３）所定の逆バイアス電圧Ｖｂで、極めて大きな負性
微分抵抗を生じるので、伝導される電子よる空間電荷効
果によって、高電界ドメインを発生させることができ、
真性半導体ｉ層１５に特有の高周波発振信号を発生でき
る。 （４）負性微分抵抗が、逆バイアス電圧Ｖｂと電流密度
とに依存して変化するので、発振中に発振条件のパラメ
ータが内部的に変化して、カオス的な発振電流を発生す
ることができる。 （５）ランダム性の強いカオス的な発振電流を出力させ
ることにより、カオス的な光を発生して出力することが
できる。As described above, the superlattice semiconductor device 10 of the first embodiment has the first voltage Vb1 and the second voltage Vb2.
Is applied between the two electrodes 11 and 12, the first level Γ1 of the quantum well layer 22-n and
The adjacent barrier layer 21- (n + 1) and the quantum well layer 22-
(N + 1) barrier layer 21- (n + 2)
When the first level X1 or the second level X2 resonates with each other and a reverse bias voltage higher than the second voltage Vb2 is applied, the second level of the barrier layer 21- (n + 2) Each barrier layer 21 is formed such that the level at point X2 and the second level Γ2 of the adjacent quantum well layer 21- (n + 2) resonate with each other.
And the thickness of each quantum well layer 22 are set, the following effects are obtained. (1) By applying a reverse bias voltage Vb between the first voltage Vb1 and the second voltage Vb2, a negative resistance can be increased and a large current density can be obtained as compared with the conventional tunnel diode. be able to. (2) The negative differential resistance can be changed by changing the reverse bias voltage Vb within the range between the first voltage Vb1 and the second voltage Vb2. (3) At a predetermined reverse bias voltage Vb, an extremely large negative differential resistance is generated, so that a high electric field domain can be generated by the space charge effect of the conducted electrons,
A high-frequency oscillation signal specific to the intrinsic semiconductor i-layer 15 can be generated. (4) Since the negative differential resistance changes depending on the reverse bias voltage Vb and the current density, the parameters of the oscillation conditions may change internally during oscillation, and a chaotic oscillation current may be generated. it can. (5) By outputting a chaotic oscillation current having a strong randomness, chaotic light can be generated and output.
【００３３】また、第１の実施形態の超格子半導体装置
１０においては、図１に示すように、ｐ型キャップ層１
３の側から、ｐ型キャップ層１３とｉ型クラッド層１４
とを介して光を真性半導体ｉ層１５に入力して、真性半
導体ｉ層１５の量子井戸層２２にキャリアである電子及
び正孔を発生させて、この発生された電子によって、真
性半導体ｉ層１５に電流を流すことができる。すなわ
ち、超格子半導体装置１０においては、電極１１，１２
間に電圧Ｖｂ１と電圧Ｖｂ２との間の所定の逆バイアス
電圧Ｖｂを印加して、ｐ型キャップ層１３側から光を入
射することにより、真性半導体ｉ層１５に負性抵抗動作
をさせることができる。ここで、入射する光は、例えば
レーザダイオードなどの光源又は光発生手段（図示せ
ず。）を用いる。Further, in the superlattice semiconductor device 10 of the first embodiment, as shown in FIG.
3 side, the p-type cap layer 13 and the i-type clad layer 14
Light is input to the intrinsic semiconductor i-layer 15 through the above, generating electrons and holes as carriers in the quantum well layer 22 of the intrinsic semiconductor i-layer 15, and the generated electrons cause the intrinsic semiconductor i-layer 15 to emit light. 15 can be supplied with current. That is, in the superlattice semiconductor device 10, the electrodes 11, 12
By applying a predetermined reverse bias voltage Vb between the voltage Vb1 and the voltage Vb2 in between, and causing light to enter from the p-type cap layer 13 side, the intrinsic semiconductor i-layer 15 can perform a negative resistance operation. it can. Here, as the incident light, a light source such as a laser diode or a light generating means (not shown) is used.
【００３４】なお、当該超格子半導体装置１０を用いた
マイクロ波発振回路は、例えば、図８に示すように、電
極１１，１２の間に電圧Ｖｂ１と電圧Ｖｂ２との間の所
定の逆バイアス電圧Ｖｂを印加して真性半導体ｉ層１５
に負性微分抵抗を生じさせ、電極１１と可変直流電源３
０の負極との間に負荷回路１０１を接続し、負荷回路１
０１と可変直流電源３０の負極との接続点を接地して構
成される。そして、当該マイクロ波発振回路の発振信号
は、負荷回路１０１と当該超格子半導体装置１０の電極
１１との接続点と接地端との間の電圧として出力され
る。本発明者らは、図８のマイクロ波発振回路の負荷回
路１０１として１０ｋΩの抵抗を用い、ｐ型キャップ層
１３にＨｅ−Ｎｅレーザを用いて３ｍＷの光を照射した
ときの、発振信号の出力電圧を測定した。図９は、オシ
ロスコープのディスプレイに表示された発振信号の出力
電圧を示す写真である。当該写真において、横軸は時間
を示し、格子状のスケールで示される１目盛は５ｍｓで
あり、縦軸は出力電圧を示し、格子状のスケールで示さ
れる１目盛りは２０ｍＶである。写真から明らかなよう
に、上記マイクロ波発振回路は、出力電圧がランダムに
変動するカオス的な発振信号を出力していることがわか
る。なお、本発明者らの別の検討によれば、ｐ型キャッ
プ層１３にＨｅ−Ｎｅレーザを用いて２０ｍＷの光を照
射したときには、負荷回路１０１として５０Ωの比較的
低い抵抗を用いても、図８のマイクロ波発振回路を発振
させることができることを確認している。The microwave oscillation circuit using the superlattice semiconductor device 10 has, for example, a predetermined reverse bias voltage between the voltages Vb1 and Vb2 between the electrodes 11 and 12, as shown in FIG. Vb is applied to the intrinsic semiconductor i-layer 15
, A negative differential resistance is generated, and the electrode 11 and the variable DC power supply 3
A load circuit 101 is connected between the negative electrode of
01 and the negative electrode of the variable DC power supply 30 are grounded. The oscillation signal of the microwave oscillation circuit is output as a voltage between a connection point between the load circuit 101 and the electrode 11 of the superlattice semiconductor device 10 and a ground terminal. The present inventors used a 10 kΩ resistor as the load circuit 101 of the microwave oscillation circuit in FIG. 8 and output an oscillation signal when the p-type cap layer 13 was irradiated with 3 mW light using a He—Ne laser. The voltage was measured. FIG. 9 is a photograph showing the output voltage of the oscillation signal displayed on the display of the oscilloscope. In the photograph, the horizontal axis indicates time, one scale indicated by a grid scale is 5 ms, and the vertical axis indicates output voltage, and one scale indicated by a grid scale is 20 mV. As is clear from the photograph, the microwave oscillation circuit outputs a chaotic oscillation signal whose output voltage fluctuates randomly. According to another study by the present inventors, when the p-type cap layer 13 is irradiated with light of 20 mW using a He-Ne laser, even if a relatively low resistance of 50Ω is used as the load circuit 101, It has been confirmed that the microwave oscillation circuit of FIG. 8 can be oscillated.
【００３５】以上の第１の実施形態において、真性半導
体ｉ層１５における各両端の層は、量子井戸層２１であ
ってもよいし、障壁層２２でもあってもよい。In the first embodiment, the layers at both ends of the intrinsic semiconductor i-layer 15 may be the quantum well layers 21 or the barrier layers 22.
【００３６】＜第２の実施形態＞図７は、本発明に係る
第２の実施形態である超格子半導体装置４０を示す断面
図である。この超格子半導体装置４０は、可変直流電源
３０により所定のバイアス電圧Ｖｂが印加された電極４
１と電極４２との間に、ｎ+型半導体層４３とｎ-型半導
体層４４とｎ+型半導体層４５と、ｎ型半導体基板４６
とを挟設してなるダイオード素子において、ｎ-型半導
体層４４は、第１の実施形態と同様に、超格子構造を有
することを特徴とする。以下、第１の実施形態との相違
点について説明する。<Second Embodiment> FIG. 7 is a sectional view showing a superlattice semiconductor device 40 according to a second embodiment of the present invention. The superlattice semiconductor device 40 has an electrode 4 to which a predetermined bias voltage Vb is applied by the variable DC power supply 30.
1 and the electrode 42, an n + type semiconductor layer 43, an n − type semiconductor layer 44, an n + type semiconductor layer 45, and an n type semiconductor substrate 46.
In the diode element sandwiched between them, the n − type semiconductor layer 44 has a superlattice structure as in the first embodiment. Hereinafter, differences from the first embodiment will be described.
【００３７】この第２の実施形態においては、Ｓｉにて
なるｎ型不純物イオンが例えば注入量１０18／ｃｍ3だ
け注入されたｎ−ＧａＡｓにてなる厚さ３００μｍのｎ
型半導体基板４６上に、以下の各層が順次、ｎ型半導体
基板４６から近接した側から積層されて形成される。 （ａ）ｎ+型半導体層４５は、Ｓｉにてなるｎ型不純物
イオンが例えば注入量１×１０18／ｃｍ3だけ注入され
たｎ+−ＧａＡｓにてなり、厚さ０．２μｍを有するよ
うに形成される。 （ｂ）ｎ-型半導体層（ｎ-−ＳＬ）４４は、第１の実施
形態と同様の障壁層２１と量子井戸層２２とが繰り返し
交互に積層された超格子構造を有し、厚さ約１μｍを有
する。 （ｃ）ｎ+型半導体層４３は、Ｓｉにてなるｎ型不純物
イオンが例えば注入量１×１０18／ｃｍ3だけ注入され
たｎ+−ＧａＡｓにてなり、厚さ０．２μｍを有するよ
うに形成される。In the second embodiment, a 300 μm thick n-GaAs layer is formed of n-GaAs in which n-type impurity ions of Si are implanted at a dose of, for example, 10 18 / cm 3.
The following layers are sequentially formed on the type semiconductor substrate 46 from the side close to the n-type semiconductor substrate 46. (A) The n + -type semiconductor layer 45 is made of n + -GaAs in which n-type impurity ions of Si are implanted, for example, at a dose of 1 × 10 18 / cm 3 , and has a thickness of 0.2 μm. Formed. (B) The n − type semiconductor layer (n − −SL) 44 has a superlattice structure in which the barrier layers 21 and the quantum well layers 22 are repeatedly and alternately stacked as in the first embodiment, and has a thickness of About 1 μm. (C) The n + -type semiconductor layer 43 is made of n + -GaAs in which n-type impurity ions of Si are implanted, for example, at a dose of 1 × 10 18 / cm 3 , and has a thickness of 0.2 μm. Formed.
【００３８】ここで、超格子構造を有するｎ-型半導体
層４４は、ＧａＡｓにてなり２２原子層の厚さ約６２Å
の量子井戸層２２と、ＡｌＡｓにてなり１２原子層の厚
さ約３４Åの障壁層２１とを交互に、例えば１００周期
（すなわち１００対）で積層されて形成される。ただ
し、当該ｎ-型半導体層４４には、Ｓｉにてなるｎ型不
純物イオンが例えば注入量１×１０16／ｃｍ3だけ注入
される。Here, the n − type semiconductor layer 44 having a superlattice structure is made of GaAs and has a thickness of about 22.degree.
, And barrier layers 21 made of AlAs and having a thickness of about 34 ° and having a thickness of 12 atoms are alternately stacked at, for example, 100 periods (that is, 100 pairs). However, n-type impurity ions made of Si are implanted into the n − -type semiconductor layer 44 by, for example, an implantation amount of 1 × 10 16 / cm 3 .
【００３９】以上のように構成された第２の実施形態の
超格子半導体装置４０においては、第１の実施形態と同
様に、超格子構造を有するｎ-型半導体層４４の各層２
１，２２の厚さ及び所定のバイアス電圧Ｖｂを設定する
一方、可変直流電源３０によりｎ+型半導体層４５に電
流を注入することによりキャリアを注入することによ
り、負性抵抗動作をさせることができる。ここで、印加
されるバイアス電圧ＶｂによってＸ点からΓ点への緩和
時間を大きく変化させることができるので、実効的な電
子の走行速度を大きく変化させることができ、従って、
電極１１，１２の間に印加するバイアス電圧Ｖｂを、電
圧Ｖｂ１と電圧Ｖｂ２との間で変化させることによっ
て、負性微分抵抗を、変化させることができる。In the superlattice semiconductor device 40 of the second embodiment configured as described above, similarly to the first embodiment, each layer 2 of the n − type semiconductor layer 44 having a superlattice structure is formed.
While setting the thicknesses 1 and 22 and the predetermined bias voltage Vb, the variable DC power supply 30 injects a current into the n + -type semiconductor layer 45 to inject carriers, thereby performing a negative resistance operation. it can. Here, the relaxation time from the point X to the point 大 き く can be largely changed by the applied bias voltage Vb, so that the effective traveling speed of the electrons can be largely changed, and therefore,
By changing the bias voltage Vb applied between the electrodes 11 and 12 between the voltage Vb1 and the voltage Vb2, the negative differential resistance can be changed.
【００４０】なお、当該ｎ+ｎ-ｎ+構造を有する超格子
半導体装置４０を用いてマイクロ波発振回路を構成する
ためには、第１の実施形態と同様に構成する。In order to configure a microwave oscillation circuit using the superlattice semiconductor device 40 having the n + n - n + structure, the configuration is the same as that of the first embodiment.
【００４１】以上の第２の実施形態の超格子半導体装置
４０は、第１の実施形態と同様の効果を有するととも
に、上述したｎ+ｎ-ｎ+構造を有するので、光を照射す
ることなく負性抵抗動作をさせることができる。The superlattice semiconductor device 40 of the second embodiment has the same effects as those of the first embodiment, and has the above-described n + n - n + structure. Negative resistance operation can be performed.
【００４２】以上の第２の実施形態においては、ｎ型半
導体基板４６を設けているが、本発明はこれに限らず、
設けなくてもよい。In the above second embodiment, the n-type semiconductor substrate 46 is provided, but the present invention is not limited to this.
It is not necessary to provide it.
【００４３】以上の第１第２の実施形態では、電極１
１，１２の間に印加する逆バイアス電圧Ｖｂ又はバイア
ス電圧を変化させることにより、真性半導体ｉ層１５の
負性微分抵抗を変化させたが、本発明はこれに限らず、
電極１１，１２の間に印加する所定の範囲の逆バイアス
電圧Ｖｂ又はバイアス電圧を変化させて、所定の範囲に
おける真性半導体ｉ層１５の負性抵抗を変化させること
ができる。In the first and second embodiments described above, the electrode 1
The negative differential resistance of the intrinsic semiconductor i-layer 15 was changed by changing the reverse bias voltage Vb or the bias voltage applied between 1 and 12, but the present invention is not limited to this.
By changing the reverse bias voltage Vb or the bias voltage in a predetermined range applied between the electrodes 11 and 12, the negative resistance of the intrinsic semiconductor i-layer 15 in the predetermined range can be changed.
【００４４】[0044]
【発明の効果】本発明に係る請求項１記載の超格子半導
体装置は、上記障壁層と上記量子井戸層の各厚さが、第
１の電圧Ｖｂ１と上記第１の電圧Ｖｂ１より大きい第２
の電圧Ｖｂ２との間の逆バイアス電圧を上記２つの電極
間に印加したときに、上記量子井戸層のΓ点の準位と、
隣接する障壁層と量子井戸層とを隔てて位置する障壁層
のＸ点の準位とが互いに共鳴するように、かつ上記第２
の電圧Ｖｂ２以上の逆バイアス電圧を印加したときに、
上記障壁層のＸ点の準位と隣接する量子井戸層のΓ点の
準位とが互いに共鳴するように、設定されている。これ
によって、トンネルダイオードに比較して、負性抵抗を
大きくできしかも大きな電流密度を得ることができる負
性抵抗を有する超格子半導体装置を提供できる。According to the superlattice semiconductor device of the first aspect of the present invention, each of the barrier layer and the quantum well layer has a first voltage Vb1 and a second voltage higher than the first voltage Vb1.
When a reverse bias voltage between the two electrodes is applied between the two electrodes, the level of the Γ point of the quantum well layer and
The level of the X point of the barrier layer located between the adjacent barrier layer and the quantum well layer is resonated with each other, and
When a reverse bias voltage of voltage Vb2 or more is applied,
The level at point X of the barrier layer and the level at point Γ of the adjacent quantum well layer are set to resonate with each other. This makes it possible to provide a superlattice semiconductor device having a negative resistance capable of increasing the negative resistance and obtaining a large current density as compared with a tunnel diode.
【００４５】また、請求項２記載の超格子半導体装置
は、請求項１記載の超格子半導体装置において、上記超
格子半導体装置のｐ層側から光が入射されたときに、上
記量子井戸層においてキャリアを生成して負性抵抗動作
をする。これによって、入射する光の強度を変化させる
ことにより、負性抵抗を変化させることができる。The superlattice semiconductor device according to claim 2 is the superlattice semiconductor device according to claim 1, wherein when light is incident from the p-layer side of the superlattice semiconductor device, Carriers are generated to perform a negative resistance operation. Thus, the negative resistance can be changed by changing the intensity of the incident light.
【００４６】本発明に係る請求項３記載の超格子半導体
装置は、２つの電極間に、ｎ+型半導体層と、障壁層と
量子井戸層とが交互に積層されてなる超格子構造を有す
るｎ-型半導体層と、ｎ+型半導体層とを挟設してなるダ
イオード素子を備え、第１の電圧Ｖｂ１と上記第１の電
圧Ｖｂ１より大きい第２の電圧Ｖｂ２との間のバイアス
電圧を上記２つの電極間に印加したときに、上記量子井
戸層のΓ点の準位と、隣接する障壁層と量子井戸層とを
隔てて位置する障壁層のＸ点の準位とが互いに共鳴する
ように、かつ上記第２の電圧Ｖｂ２以上のバイアス電圧
を印加したときに、上記障壁層のＸ点の準位と隣接する
量子井戸層のΓ点の準位とが互いに共鳴するように、上
記障壁層の厚さと上記量子井戸層の厚さとを設定してい
る。これによって、電流を注入することにより負性抵抗
動作をさせることができ、注入する電流量を変化させる
ことにより、負性抵抗を変化させることができる。The superlattice semiconductor device according to claim 3 of the present invention has a superlattice structure in which an n + -type semiconductor layer, a barrier layer and a quantum well layer are alternately stacked between two electrodes. a diode element sandwiching the n − -type semiconductor layer and the n + -type semiconductor layer; and providing a bias voltage between the first voltage Vb1 and the second voltage Vb2 higher than the first voltage Vb1. When applied between the two electrodes, the level at the の point of the quantum well layer resonates with the level at the X point of the barrier layer located between the adjacent barrier layer and the quantum well layer. As described above, when a bias voltage equal to or higher than the second voltage Vb2 is applied, the level of the point X of the barrier layer and the level of the point Γ of the adjacent quantum well layer resonate with each other. The thickness of the barrier layer and the thickness of the quantum well layer are set. Thus, the negative resistance operation can be performed by injecting the current, and the negative resistance can be changed by changing the amount of the injected current.
【００４７】本発明に係る請求項４記載の超格子半導体
装置の負性抵抗を変化するための方法は、請求項１乃至
３のうちの１つに記載の超格子半導体装置において、上
記直流電源による上記２つの電極に印加される逆バイア
ス電圧又はバイアス電圧を変化することにより、上記超
格子半導体装置の負性抵抗を変化させることができるの
で、従来のトンネルダイオードに比較して、簡単に負性
抵抗を変化させることができる。According to a fourth aspect of the present invention, there is provided a method for changing the negative resistance of a superlattice semiconductor device, comprising the steps of: By changing the reverse bias voltage or the bias voltage applied to the two electrodes, the negative resistance of the superlattice semiconductor device can be changed. Resistance can be changed.
【００４８】また、請求項５記載の超格子半導体装置
は、請求項１乃至３のうちの１つに記載の超格子半導体
装置において、上記直流電源による上記２つの電極に印
加される逆バイアス電圧又はバイアス電圧を所定の値に
設定することにより、高周波発振を生じさせているの
で、極めて簡単な構成で高周波発振を生じさせることが
できる。According to a fifth aspect of the present invention, there is provided a superlattice semiconductor device according to any one of the first to third aspects, wherein a reverse bias voltage applied to the two electrodes by the DC power supply is provided. Alternatively, the high frequency oscillation is generated by setting the bias voltage to a predetermined value, so that the high frequency oscillation can be generated with an extremely simple configuration.
【００４９】さらに、請求項６記載の超格子半導体装置
は、請求項１乃至３のうちの１つに記載の超格子半導体
装置において、上記直流電源による上記２つの電極に印
加される逆バイアス電圧又はバイアス電圧を所定の値に
設定することにより、光を発生させているので、極めて
簡単な構成で光を発生させることができる。Further, the superlattice semiconductor device according to claim 6 is the superlattice semiconductor device according to any one of claims 1 to 3, wherein a reverse bias voltage applied to the two electrodes by the DC power supply is provided. Alternatively, since light is generated by setting the bias voltage to a predetermined value, light can be generated with an extremely simple configuration.
【００５０】本発明に係る請求項７記載のマイクロ波発
振回路は、請求項１乃至３のうちの１つに記載の超格子
半導体装置と、上記超格子半導体装置に接続された負荷
回路とを備えているので、容易に、大きな電力の発振信
号を発振して出力することができる。According to a seventh aspect of the present invention, there is provided a microwave oscillation circuit comprising: the superlattice semiconductor device according to any one of the first to third aspects; and a load circuit connected to the superlattice semiconductor device. With this configuration, a large power oscillation signal can be easily oscillated and output.
【図１】 本発明に係る第１の実施形態である超格子半
導体装置１０を示す断面図である。FIG. 1 is a sectional view showing a superlattice semiconductor device 10 according to a first embodiment of the present invention.
【図２】 図１の超格子半導体装置１０に対して逆バイ
アス電圧Ｖｂを印加したときの真性半導体ｉ層１５の各
点における準位エネルギーを示すエネルギーバンド図で
ある。FIG. 2 is an energy band diagram showing a level energy at each point of an intrinsic semiconductor i-layer 15 when a reverse bias voltage Vb is applied to the superlattice semiconductor device 10 of FIG.
【図３】 図１の超格子半導体装置１０の真性半導体ｉ
層１５の厚さ方向の位置に対する準位エネルギーを示す
エネルギーバンド図である。FIG. 3 shows an intrinsic semiconductor i of the superlattice semiconductor device 10 of FIG.
FIG. 9 is an energy band diagram showing a level energy with respect to a position in a thickness direction of a layer 15.
【図４】 図１の超格子半導体装置１０の電流−電圧特
性を示すグラフである。FIG. 4 is a graph showing current-voltage characteristics of the superlattice semiconductor device 10 of FIG.
【図５】 図１の超格子半導体装置１０において、逆バ
イアス電圧Ｖｂに対する電流を示すグラフである。FIG. 5 is a graph showing a current with respect to a reverse bias voltage Vb in the superlattice semiconductor device 10 of FIG.
【図６】 図１の超格子半導体装置１０において、逆バ
イアス電圧Ｖｂに対する電流と、逆バイアス電圧Ｖｂに
対する発光強度とを示すグラフである。FIG. 6 is a graph showing a current with respect to a reverse bias voltage Vb and a light emission intensity with respect to the reverse bias voltage Vb in the superlattice semiconductor device 10 of FIG.
【図７】 本発明に係る第２の実施形態である超格子半
導体装置４０を示す断面図である。FIG. 7 is a sectional view showing a superlattice semiconductor device 40 according to a second embodiment of the present invention.
【図８】 図１の超格子半導体装置１０を用いて構成し
たマイクロ波発振回路を示す図である。8 is a diagram illustrating a microwave oscillation circuit configured using the superlattice semiconductor device 10 of FIG.
【図９】 図８のマイクロ波発振回路の出力電圧を示
す、オシロスコープのディスプレイの写真である。9 is a photograph of an oscilloscope display showing the output voltage of the microwave oscillation circuit of FIG.
１０，４０…超格子半導体装置、 １１，１２…電極、 １３…ｐ型キャップ層、 １４…ｉ型クラッド層、 １５…超格子構造を有する真性半導体ｉ層、 １６…ｉ型クラッド層、 １７…ｎ型バッファ層、 ２０…ｎ型半導体基板、 ２１−０乃至２１−Ｎ…障壁層、 ２２−０乃至２２−Ｎ…量子井戸層、 ３０…可変直流電源、 ４１，４２…電極、 ４３，４５…ｎ+型半導体層、 ４４…超格子構造を有するｎ-型半導体層、 ４６…ｎ型半導体基板。10, 40 ... superlattice semiconductor device, 11, 12 ... electrode, 13 ... p-type cap layer, 14 ... i-type clad layer, 15 ... intrinsic semiconductor i-layer having superlattice structure, 16 ... i-type clad layer, 17 ... n-type buffer layer, 20 ... n-type semiconductor substrate, 21-0 to 21-N ... barrier layer, 22-0 to 22-N ... quantum well layer, 30 ... variable DC power supply, 41, 42 ... electrode, 43, 45 ... n + -type semiconductor layer, 44 ... n -- type semiconductor layer having super lattice structure, 46 ... n-type semiconductor substrate.
フロントページの続き (72)発明者 冨永 浩司 京都府相楽郡精華町大字乾谷小字三平谷 ５番地 株式会社エイ・ティ・アール光 電波通信研究所内 (72)発明者 三村 秀典 京都府相楽郡精華町大字乾谷小字三平谷 ５番地 株式会社エイ・ティ・アール光 電波通信研究所内 (72)発明者 渡辺 敏英 京都府相楽郡精華町大字乾谷小字三平谷 ５番地 株式会社エイ・ティ・アール光 電波通信研究所内 (56)参考文献 特開 平９−36390（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/86 H01L 29/864 H01S 1/02Continued on the front page (72) Inventor Koji Tominaga Kyoto, Soraku-gun, Seika-cho, 5th, Inaniya, 5th, Sanraya, ATR Optical Co., Ltd. Inside the Radio Communication Research Laboratory (72) Inventor, Hidenori Mimura, Kyoto, Soraku-gun, Seika-cho, Kyoto 5 Inaniya small character Sanraya 5 A.T.R Optical Optical Research Laboratory Co., Ltd. (72) Inventor Toshihide Watanabe Kyoto Pref. (56) References JP-A-9-36390 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 29/86 H01L 29/864 H01S 1/02
Claims (7)
が交互に積層されてなる超格子構造を有する真性半導体
ｉ層を挟設してなるｐｉｎ型ダイオード素子を備えた超
格子半導体装置であって、 第１の電圧Ｖｂ１と上記第１の電圧Ｖｂ１より大きい第
２の電圧Ｖｂ２との間の逆バイアス電圧を上記２つの電
極間に印加したときに、上記量子井戸層のΓ点の準位
と、隣接する障壁層と量子井戸層とを隔てて位置する障
壁層のＸ点の準位とが互いに共鳴するように、かつ上記
第２の電圧Ｖｂ２以上の逆バイアス電圧を印加したとき
に、上記障壁層のＸ点の準位と隣接する量子井戸層のΓ
点の準位とが互いに共鳴するように、上記障壁層の厚さ
と上記量子井戸層の厚さとを設定することにより負性抵
抗を有することを特徴とする超格子半導体装置。1. A superlattice semiconductor comprising a pin-type diode element having an intrinsic semiconductor i-layer having a superlattice structure in which barrier layers and quantum well layers are alternately stacked between two electrodes. The device, wherein when a reverse bias voltage between a first voltage Vb1 and a second voltage Vb2 higher than the first voltage Vb1 is applied between the two electrodes, a Γ point of the quantum well layer And the level at the point X of the barrier layer located between the adjacent barrier layer and the quantum well layer is resonated with each other, and a reverse bias voltage higher than the second voltage Vb2 is applied. Sometimes, the level at the X point of the barrier layer and the Γ
A superlattice semiconductor device having negative resistance by setting the thickness of the barrier layer and the thickness of the quantum well layer such that point levels resonate with each other.
ら光が入射されたときに、上記量子井戸層においてキャ
リアを生成して負性抵抗動作をさせることを特徴とする
請求項１記載の超格子半導体装置。2. The device according to claim 1, wherein when light is incident from the p-layer side of said pin type diode element, carriers are generated in said quantum well layer to perform a negative resistance operation. Lattice semiconductor device.
壁層と量子井戸層とが交互に積層されてなる超格子構造
を有するｎ-型半導体層と、ｎ+型半導体層とを挟設して
なるダイオード素子を備えた超格子半導体装置であっ
て、 第１の電圧Ｖｂ１と上記第１の電圧Ｖｂ１より大きい第
２の電圧Ｖｂ２との間のバイアス電圧を上記２つの電極
間に印加したときに、上記量子井戸層のΓ点の準位と、
隣接する障壁層と量子井戸層とを隔てて位置する障壁層
のＸ点の準位とが互いに共鳴するように、かつ上記第２
の電圧Ｖｂ２以上のバイアス電圧を印加したときに、上
記障壁層のＸ点の準位と隣接する量子井戸層のΓ点の準
位とが互いに共鳴するように、上記障壁層の厚さと上記
量子井戸層の厚さとを設定することにより負性抵抗を有
することを特徴とする超格子半導体装置。Between 3. A two electrodes, and the n + -type semiconductor layer, n has a superlattice structure in which a barrier layer and the quantum well layer are laminated alternately - -type semiconductor layer, and the n + -type semiconductor layer And a bias voltage between a first voltage Vb1 and a second voltage Vb2 higher than the first voltage Vb1 is applied between the two electrodes. When applied to, the level of the Γ point of the quantum well layer,
The level of the X point of the barrier layer located between the adjacent barrier layer and the quantum well layer is resonated with each other, and
When the bias voltage equal to or higher than the voltage Vb2 is applied, the thickness of the barrier layer and the quantum level are adjusted so that the level at the point X of the barrier layer and the level at the point Γ of the adjacent quantum well layer resonate with each other. A superlattice semiconductor device having a negative resistance by setting the thickness of a well layer.
格子半導体装置において、 上記直流電源による上記２つの電極に印加される逆バイ
アス電圧又はバイアス電圧を変化することにより、上記
超格子半導体装置の負性抵抗を変化させることを特徴と
する超格子半導体装置の負性抵抗を変化するための方
法。4. The superlattice semiconductor device according to claim 1, wherein a reverse bias voltage or a bias voltage applied to the two electrodes by the DC power supply is changed. A method for changing the negative resistance of a superlattice semiconductor device, comprising changing the negative resistance of a lattice semiconductor device.
格子半導体装置において、 上記直流電源による上記２つの電極に印加される逆バイ
アス電圧又はバイアス電圧を所定の値に設定することに
より、上記２つの電極の間に高周波電流を発生させるこ
とを特徴とする超格子半導体装置。5. The superlattice semiconductor device according to claim 1, wherein a reverse bias voltage or a bias voltage applied to the two electrodes by the DC power supply is set to a predetermined value. Thereby generating a high-frequency current between the two electrodes.
格子半導体装置において、 上記直流電源による上記２つの電極に印加される逆バイ
アス電圧又はバイアス電圧を所定の値に設定することに
より、上記真性半導体ｉ層に光を発生させることを特徴
とする超格子半導体装置。6. The superlattice semiconductor device according to claim 1, wherein a reverse bias voltage or a bias voltage applied to the two electrodes by the DC power supply is set to a predetermined value. Thereby generating light in the intrinsic semiconductor i-layer.
格子半導体装置と、上記超格子半導体装置に接続された
負荷回路とを備え、上記直流電源による上記２つの電極
に印加される逆バイアス電圧又はバイアス電圧を所定の
値に設定することにより、高周波信号を上記負荷回路に
発生させることを特徴とするマイクロ波発振回路。7. A superlattice semiconductor device according to claim 1, further comprising a load circuit connected to the superlattice semiconductor device, wherein the load circuit is applied to the two electrodes by the DC power supply. A microwave oscillation circuit, wherein a high-frequency signal is generated in the load circuit by setting a reverse bias voltage or a bias voltage to a predetermined value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067891A JP2765629B2 (en) | 1996-03-25 | 1996-03-25 | Superlattice semiconductor device having negative resistance, method for changing negative resistance, and microwave oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067891A JP2765629B2 (en) | 1996-03-25 | 1996-03-25 | Superlattice semiconductor device having negative resistance, method for changing negative resistance, and microwave oscillation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260691A JPH09260691A (en) | 1997-10-03 |
| JP2765629B2 true JP2765629B2 (en) | 1998-06-18 |
Family
ID=13357977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8067891A Expired - Lifetime JP2765629B2 (en) | 1996-03-25 | 1996-03-25 | Superlattice semiconductor device having negative resistance, method for changing negative resistance, and microwave oscillation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765629B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5582822B2 (en) * | 2010-02-26 | 2014-09-03 | キヤノン株式会社 | Electromagnetic wave generator |
| US10170604B2 (en) * | 2016-08-08 | 2019-01-01 | Atomera Incorporated | Method for making a semiconductor device including a resonant tunneling diode with electron mean free path control layers |
-
1996
- 1996-03-25 JP JP8067891A patent/JP2765629B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09260691A (en) | 1997-10-03 |
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