JP2761802B2 - ディジタル信号処理回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子スイッチによるオン（ON）／（オフ
（OFF）制御を行う際のディジタル信号処理回路に関
し、特に、パルス信号のオン時間とオフ時間を任意に設
定可能なディジタル信号処理回路に関するものである。

［背景技術］ 従来、ディジタル信号処理回路におけるパルス信号の
発生方法としては、予め制御回路内のメモリ上にパルス
信号の変化のパターンを書き込んでおき、これを基準ク
ロックによって計数されるカウンタの出力によって予め
決められているアドレスで指定されたパターンを読み出
し、そのデータの出力によってそのパルスを発生するよ
うな構成とされている。

［発明が解決しようとする課題］ しかしながら、従来のようなパルス信号発生方法で
は、任意のパルス幅で任意の周波数のパルス信号を生成
するためには、事前にメモリ内のデータ全ての内容を書
き換えなければならない欠点がある。

本発明は、上記従来技術の欠点に鑑みてなされたもの
であって、任意のパルス幅と任意の周波数に相当する値
を設定するだけで、所望のパルス信号を出力することの
できるディジタル信号処理回路を提供することを目的と
するものである。

［課題を解決するための手段］ 本発明は、基準クロックを発生する基準クロック発生
部と、出力制御部からのモノステーブルマルチバイブレ
ータ回路、アステーブルマルチバイブレータ回路若しく
はパルス幅変調回路のいずれかの選択指令により切り替
えられ、前記出力制御部からのトリガ信号により出力信
号を発生するセレクタと、前記セレクタの出力によって
起動されて前記基準クロックによって計数を開始する第
１のカウンタと、前記出力制御部で予め任意に設定した
データを記憶保持する第１のレジスタと、前記第１のカ
ウンタの出力と前記第１のレジスタに記憶保持されたデ
ータとを比較して両者の値が一致したときに前記出力制
御部から出力されたトリガ信号に対して前記第１のレジ
スタに設定されたデータに相当する遅れ時間だけ遅れて
ゲートが開く第１のコンパレータと、前記第１のレジス
タに記憶保持されたデータと異なるデータを前記出力制
御部により予め任意に設定して記憶保持する第２のレジ
スタと、前記第１のコンパレータの出力により起動され
て前記基準クロックによって計数を開始する第２のカウ
ンタと、前記第２のカウンタの出力と前記第２のレジス
タに記憶保持されたデータとを比較して両者が一致した
ときにリセット信号を出力する第２のコンパレータと、
前記第１のコンパレータの出力によってセットを行い、
前記第２のコンパレータの出力によってリセットを行う
１つのフリップフロップとを備え、前記フリップフロッ
プから所定のパルス信号ｐを得ると共に前記セレクタに
帰還入力して前記第１及び第２のレジスタに記憶保持さ
せたデータの繰り返し出力が可能な構成としたものであ
る。

また、本発明による前記出力制御部は、前記第１及び
第２のレジスタに設定するデータの値を任意に変えるこ
とによって、任意の周波数とパルス幅のパルス信号を出
力可能な構成としたものである。

また、本発明による前記出力制御部は、前記第１及び
第２のレジスタに設定するデータの値を同一周波数で任
意のデューティー比のパルス信号を設定可能な構成とし
たものである。

［実施例］ 次に、本発明に係るディジタル信号処理回路の一実施
例を図面を用いて詳細に説明する。

第１図は、本発明に係るディジル信号処理回路の構成
を示すブロック図、第２図は、パルス信号ｐと第１図の
Ｄ−レジスタ３とＤ−レジスタ６に設定されるデータ１
とｈの関係を示す図であり、第３図は、第２図で得られ
るパルス信号が連続的に出力された状態を示す図であ
る。

第１図乃至第３図において、基準クロック発生部１
は、本実施例に係るディジタル信号処理回路制御上のタ
イミングを制御するための基準クロックを発生させるも
のである。この基準クロック発生部１の出力は、カウン
タ４及び７に入力されている。また、セレクタ２は、出
力制御部10からの指令により、モノステーブル（単安
定）マルチバイブレータ回路、アステーブル（非安定）
マルチバイブレータ回路若しくはパルス幅変調回路とす
るかの選択指令により切り替えられる構成となってい
る。このセレクタ２が、出力制御部10から出力されるト
リガ信号ｔによりトリガされると、セレクタ２の出力
は、カウンタ４に入力される。また、前記出力制御部10
は、図示せぬ外部の操作手段等によりセレクタ２の前述
の回路の選択制御とパルス幅の設定を行い出力パルス信
号ｐの出力形態を制御するのであり、第２図に示すロー
レベルのデータ１のオフ（OFF）時間を設定し、記憶保
持手段としてのＤ−レジスタ３に出力して記憶させる。
このＤ−レジスタ３の出力は、比較手段としてのコンパ
レータ５に出力される。前記Ｄ−レジスタ３は、本実施
例では、複数ビットの回路で構成されている。

カウンタ４は、Ｄ−レジスタ３に設定されたデータ１
のオフ（OFF）時間分だけ、基準クロック発生部１から
発生するクロックを計数（カウント）（計数手段）して
コンパレータ５に出力する。そして、コンパレータ５
は、Ｄ−レジスタ３の設定値とカウンタ４の計数値を比
較して両者の値が一致したときに、カウンタ７及びＤ−
FF（Ｄ−フリップフロップ）９に出力される。コンパレ
ータ５の出力は、同時にＤ−FF9にも出力されているの
で、この出力信号ｓはＤ−FF9をセットする。このセッ
ト信号ｓにより第２図に示すパルス信号ｐのデータｈが
立ち上がる。また、本実施例では、Ｄ−FF9を１ビット
の回路で構成されている。

また、前記出力制御部10は、第２図に示すデータｈの
オン（ON）時間を設定して、記録保持手段としてのＤ−
レジスタ６に出力して記憶させる。このＤ−レジスタ６
の出力は、比較手段としてのコンパレータ８に出力され
る。このＤ−レジスタ６は、複数ビットの回路で構成さ
れている。

カウンタ７は、Ｄ−レジスタ６に設定されたデータｈ
のオン（ON）時間分だけ、基準クロック発生部１から発
生するクロックを計数する。そして、コンパレータ８
は、Ｄ−レジスタ６の設定値とカウンタ７の計数値を比
較して両者の値が一致したとき、Ｄ−FF9に出力され
る。この出力信号は、Ｄ−FF9のリセット信号ｒとな
る。このリセット信号ｒにより、第２図に示すデータｈ
は立ち下がる。したがって、このＤ−FF9は、コンパレ
ータ５の出力信号ｓによりセットされ、コンパレータ８
の出力信号ｒによりリセットされることにより所望のデ
ータが出力される。また、Ｄ−FF9のパルス信号ｐの出
力は、セレクタ２の入力となるように帰還されている。

次に、上記構成よりなる本実施例の動作について説明
する。

I.まず、モノステーブル（単安定）マルチバイブレータ
回路の動作を行う場合について説明する。

第１図に示す出力制御部10により、第２図のデータ１
のオフ時間をＤ−レジスタ３に設定し、データｈのオン
時間をＤ−レジスタ６に予め設定して記憶させる。そし
て、セレクタ２は、出力制御部10で出力されるトリガ信
号ｔのみを受け付けるように選択制御される。また、カ
ウンタ４及びカウンタ７は、出力がクリアな状態となる
ように設定されている。

今、トリガ信号ｔが、セレクタ２に入力されると、カ
ウンタ４は基準クロック発生部１より発生するクロック
によりカウントを開始する。その後、カウンタ４の計数
値がＤ−レジスタ３に設定されている値と一致すると、
コンパレータ５が一致したことを検出する。コンパレー
タ５は、カウンタ７に出力すると同時にＤ−FF9にも出
力しているので、カウンタ７が、トリガされて基準クロ
ック発生部１より発生されるクロックによりカウントを
開始すると同時にＤ−FF9がセットされて、第２図に示
すパルス信号ｐのデータｈが立ち上がる。

その後、カウンタ７の計数値が、Ｄ−レジスタ６に設
定されているデータｈの値と一致すると、コンパレータ
８はその一致を検出してＤ−FF9に出力する。Ｄ−FF9
は、コンパレータ８からの出力信号ｒによりリセットさ
れるので、これにより第２図に示すデータｈが立ち下が
る。

この時のパルス信号ｈのオン時間は、Ｄ−レジスタ６
に予め設定されている値に基準クロック１の周期を掛け
合せた時間であり、またデータ１のオフ時間は、Ｄ−レ
ジスタ３に予め設定されている値に基準クロック発生部
１から発生するクロックの周期を掛け合せた時間とな
る。

以上のような動作によって、第２図に示すような一連
のパルス信号の出力が一回行われて、モノステーブルマ
ルチバイブレータとしての動作が完了する。

II.次に、アステーブル（非安定）マルチバイブレート
回路を行う場合の動作について説明する。

まず、第１図に示す出力制御部10は、アステーブルマ
ルチバイブレータ回路を指定してセレクタ２を選択制御
する。出力制御部10は、トリガ信号ｔによって第１番目
のパルス出力の起動を行いセレクタ２から出力させる。
第２番目以降のパルス出力はＤ−FF9の出力ｐの立ち下
がりのタイミングによって帰還されたパルス信号ｐによ
って起動されるように選択制御される。

すなわち、第２図に示すパルス信号ｐは、Ｄ−レジス
タ３に記憶されているデータ１の出力によりＤ−FF9が
セット信号ｓによりセットされて立ち上がり、Ｄ−レジ
スタ６に記憶されているデータｈによってＤ−FF9がリ
セット信号ｒにより立ち下がることによって第２図に示
すハイレベルのデータｈが得られるので、このデータｈ
の立ち下がりのタイミングによってＤ−FF9の出力であ
るパルス信号ｐによりセレクタ２が再度トリガされて第
２図に示すパルス信号ｐが得られる。このループを連続
的に行うことによって、第３図に示すような任意の周波
数とパルス幅のパルス信号の出力が連続的にＤ−FF9に
よりパルス信号ｐとして出力される。

III.次に、パルス幅変調回路を行う場合の動作について
説明する。

第１図に示す出力制御部10によってセレクタ２を選択
制御する。そして、トリガ信号ｔによってセレクタ２の
第１番目のパルス出力の起動を行い、第２番目以降のパ
ルス出力はＤ−FF9の出力ｐの立ち下がりのタイミング
で選択制御される。このパルス信号ｐの出力を第３図に
示すように連続的に行う場合には、Ｄ−FF9の出力ｐを
セレクタ２に帰還入力して行うことは前述した通りであ
る。

また、Ｄ−レジスタ３とＤ−レジスタ６には、図示せ
ぬ外部の操作手段により出力制御部10に指令して常に次
式を満足するような値をパルス幅の変調を行うたびに連
続的に設定すればよい。

１＋ｈ＝一定 ・・・・・（１） これによって、同一周波数で任意のデューティー比の
パルス幅変調された所望のパルス信号ｐが連続的にＤ−
FF9より得られる。

本実施例では、Ｄ−FF9に１ビットの回路のものを用
いているが、複数ピットのものでもよいことは勿論であ
り、また、Ｄ−レジスタ３及び６に代えて、パルス信号
Ｐのデータｈと１の幅を可変して記憶させることができ
ものであれば、本実施例の範囲で適宜変更して用いるこ
とができる。

［発明の効果］ 以上説明したように、本発明によれば、任意のパルス
幅と任意の周波数のパルス信号を回路上の記憶保持手段
に設定するだけで、所望のパルス信号の出力を得ること
ができる効果がある。したがって、例えば、タイマーの
オン／オフ制御や電子回路上のゲート信号の生成を容易
に行うことができる。

【図面の簡単な説明】

第１図は、本発明に係るディジタル信号処理回路の実施
例の構成を示すブロック図、第２図は、パルス信号ｐと
第１図のデータ１とｈの関係を示す図、第３図は、第２
図で得られるパルス信号が連続的に出力された状態を示
す図である。 １……基準クロック発生部、２……セレクタ、3,6……
Ｄ−レジスタ、4,7……カウンタ、5,8……コンパレー
タ、９……Ｄ−FF、10……出力制御部。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】基準クロックを発生する基準クロック発生
   部と、 出力制御部からのモノステーブルマルチバイブレータ回
   路、アステーブルマルチバイブレータ回路若しくはパル
   ス幅変調回路のいずれかの選択指令により切り替えら
   れ、前記出力制御部からのトリガ信号により出力信号を
   発生するセレクタと、 前記セレクタの出力によって起動されて前記基準クロッ
   クによって計数を開始する第１のカウンタと、 前記出力制御部で予め任意に設定したデータを記憶保持
   する第１のレジスタと、 前記第１のカウンタの出力と前記第１のレジスタに記憶
   保持されたデータとを比較して両者の値が一致したとき
   に前記出力制御部から出力されたトリガ信号に対して前
   記第１のレジスタに設定されたデータに相当する遅れ時
   間だけ遅れてゲートが開く第１のコンパレータと、 前記第１のレジスタに記憶保持されたデータと異なるデ
   ータを前記出力制御部により予め任意に設定して記憶保
   持する第２のレジスタと、 前記第１のコンパレータの出力により起動されて前記基
   準クロックによって計数を開始する第２のカウンタと、 前記第２のカウンタの出力と前記第２のレジスタに記憶
   保持されたデータとを比較して両者が一致したときにリ
   セット信号を出力する第２のコンパレータと、 前記第１のコンパレータの出力によってセットを行い、
   前記第２のコンパレータの出力によってリセットを行う
   １つのフリップフロップとを備え、 前記フリップフロップから所定のパルス信号ｐを得ると
   共に前記セレクタに帰還入力して前記第１及び第２のレ
   ジスタに記憶保持させたデータの繰り返し出力が可能な
   構成としたこと を特徴とするディジタル信号処理回路。
2. 【請求項２】前記出力制御部は、前記第１及び第２のレ
   ジスタに設定するデータの値を任意に変えることによっ
   て、任意の周波数とパルス幅のパルス信号を出力可能な
   構成としたことを特徴とする請求項（１）に記載のディ
   ジタル信号処理回路。
3. 【請求項３】前記出力制御部は、前記第１及び第２のレ
   ジスタに設定するデータの値を同一周波数で任意のデュ
   ーティー比のパルス信号を設定可能な構成としたことを
   特徴とする請求項（１）に記載のディジタル信号処理回
   路。