JP2761125B2 - Discharge type panel driving method - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、放電型パネルのパル
スメモリー駆動方法、特に、サブフィールド維持期間に
おいて陽極と陰極との間でのアーク放電の発生を回避す
るようにした、パルスメモリー駆動する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse memory driving method for a discharge type panel, and more particularly, to a pulse memory driving method for preventing occurrence of arc discharge between an anode and a cathode during a subfield sustain period. About the method.

【０００２】[0002]

【従来の技術】まず、この発明の説明に先立ち、従来の
行列型ディスプレイ装置の典型例の概略を説明する。Prior to the description of the present invention, an outline of a typical example of a conventional matrix type display device will be described.

【０００３】図２は、従来の行列型ディスプレイ装置概
略を説明するためのブロック図である。この装置は、放
電型パネルを用い、かつ、パルスメモリー駆動方式を採
用している。FIG. 2 is a block diagram for explaining an outline of a conventional matrix type display device. This apparatus uses a discharge type panel and adopts a pulse memory drive system.

【０００４】放電型パネルは、複数の表示セルの行列配
列を有していて、各表示セルに、少なくとも陰極維持電
圧を含む陰極電圧と少なくとも陽極維持パルスを含む陽
極電圧とを印加して放電発光させるように構成してい
る。この装置の駆動装置を構成する各回路は、周知の通
り、制御部１０からの、それぞれに適した同期信号ある
いはクロック信号（Ｃ１〜Ｃ１０）で適切に制御駆動さ
れているので、この点についての詳細な説明は省略す
る。A discharge type panel has a matrix arrangement of a plurality of display cells, and discharges light by applying a cathode voltage including at least a cathode sustain voltage and an anode voltage including at least an anode sustain pulse to each display cell. It is configured to be. As is well known, each circuit constituting the driving device of this device is appropriately controlled and driven by a suitable synchronization signal or clock signal (C1 to C10) from the control unit 10. Detailed description is omitted.

【０００５】各種の入力信号は、その入力端子１２Ｒ，
１２Ｇおよび１２Ｂを経て、プロセッサ１４（ＰＲ，Ｐ
Ｇ，ＰＢ）にそれぞれ供給され、これらよりアナログ対
ディジタル（Ａ／Ｄ）変換器１６（１６ａ，１６ｂ，１
６ｃ）に供給されてその出力端子１８ａ，１８ｂ，１８
ｃにディジタル信号として出力される。Various input signals are supplied to input terminals 12R,
After passing through 12G and 12B, the processor 14 (PR, P
G, PB) and analog-to-digital (A / D) converters 16 (16a, 16b, 1).
6c) and its output terminals 18a, 18b, 18
c is output as a digital signal.

【０００６】ここでは、入力信号を原色の赤色情報信号
（以下、単にＲ信号と称する。）、緑色情報信号（以
下、単にＧ信号と称する。）および青情報信号（以下、
単に、Ｂ信号と称する。）を含む通常のテレビ信号とす
る。また、表示パネル２０の奇数行には、Ｒ，Ｇ用の表
示セルが交互に配列し、偶数行には、Ｇ，Ｂ用の表示セ
ルが交互に配列しているとする。この例では、表示パネ
ル２０の一部分の表示領域（８列分）のみを示してあ
る。Here, the input signals are a primary color red information signal (hereinafter simply referred to as R signal), a green information signal (hereinafter simply referred to as G signal) and a blue information signal (hereinafter simply referred to as "G signal").
It is simply referred to as a B signal. ). Further, it is assumed that display cells for R and G are alternately arranged in odd rows of the display panel 20, and display cells for G and B are alternately arranged in even rows. In this example, only a partial display area (for eight columns) of the display panel 20 is shown.

【０００７】このような色配置に従って、上述したディ
ジタル信号をスイッチ１８によって切り換えて、第１記
憶装置（Ｍ１）２２ａおよび第２記憶装置（Ｍ２）２２
ｂに入力する。従来例では、これら記憶装置２２ａおよ
び２２ｂには、それぞれ、表示セル領域の左半分および
右半分の表示セルを駆動させるように、役割をもたせて
いた。一般には、画面を複数個のブロックに分けてその
ブロックに対応して専用の記憶装置を配置している。そ
のため、記憶装置２２ａを、第１シフトレジスタ（Ｓ
Ｒ）２４ａおよび第１列ドライバ（ＸＤＲ）２６ａを介
して表示パネル２０に結合させて左半分の領域の表示セ
ルを表示させるようにしており、また、記憶装置２２ｂ
を、第２シフトレジスタ（ＳＲ）２４ｂおよび第２列ド
ライバ（ＸＤＲ）２６ｂを介して表示パネル２０に結合
させて右半分の領域の表示セルを表示させるように構成
している。なお。図中、２８は、通常の行ドライバ（Ｙ
ＤＲ）である。In accordance with such a color arrangement, the above-described digital signal is switched by the switch 18 so that the first storage device (M1) 22a and the second storage device (M2) 22
Input to b. In the conventional example, these storage devices 22a and 22b have a role to drive the left half and right half display cells of the display cell area, respectively. Generally, a screen is divided into a plurality of blocks, and a dedicated storage device is arranged corresponding to the blocks. Therefore, the storage device 22a is stored in the first shift register (S
R) 24a and the first column driver (XDR) 26a to be coupled to the display panel 20 to display the display cells in the left half area, and the storage device 22b
Is coupled to the display panel 20 via a second shift register (SR) 24b and a second column driver (XDR) 26b to display the display cells in the right half area. In addition. In the figure, 28 is a normal row driver (Y
DR).

【０００８】通常、記憶装置（Ｍ１，Ｍ２）２２ａ，２
２ｂは、２フィールド（１フレーム）を持っていて、一
方の記憶装置２２ａが書き込み中は他方の記憶装置２２
ｂが、読み出しを行なうように、また、その逆の動作と
なるように、交互に動作を行なっている。従って、記憶
装置２２ａから読み出された信号は、シフトレジスタ２
４ａで左半分の領域の表示セル用の第１列ドライバ２６
ａの各列の駆動回路に分配される。Usually, the storage devices (M1, M2) 22a, 2
2b has two fields (one frame), and while one storage device 22a is writing, the other storage device 22a
b are alternately operated so as to perform reading and vice versa. Therefore, the signal read from the storage device 22a is
4a, the first column driver 26 for the display cell in the left half area
It is distributed to the drive circuits of each column of a.

【０００９】ところで、パルスメモリー駆動方式で、中
間調を表示する場合には、周知の通り、中間調のビット
数に応じたサブフィールド毎に信号を読み出す。例え
ば、中間調が８ビット（２５６階調に相当する。）であ
ると、８つのサブフィールドが１つのフィールド周期
（１／６０ｓ）の中に設定される。（例えば、文献Ｉ：
関口・芳根・北・加治，「特公昭５１−３２０５１」お
よび文献ＩＩ：加治・水嶋・村山・福島「テレビ学技
報」アイ ピー ディ（ＩＰＤ）−１１−４（１９７
３．３．１２）を参照）。中間調が１ビットすなわち２
値の場合、サブフィールドは１つになって１フィールド
と一致するが、この場合もサブフィールドと呼ぶ。When displaying a halftone by the pulse memory driving method, as is well known, a signal is read for each subfield corresponding to the number of bits of the halftone. For example, if the halftone is 8 bits (corresponding to 256 gradations), eight subfields are set in one field cycle (1/60 s). (For example, Reference I:
Sekiguchi, Yoshine, Kita, Kaji, “Tokubo Sho 51-32051” and Reference II: Kaji, Mizushima, Murayama, Fukushima “Television Studies”, IPD (IPD) -11-4 (197)
3.3.12)). Halftone is 1 bit, ie 2
In the case of a value, the number of subfields becomes one and coincides with one field, but this case is also called a subfield.

【００１０】図３は、このパルスメモリー駆動方式の従
来の行ドライバの一部分を構成するスイッチ回路図であ
る。この行ドライバのスイッチを介して複数の表示セル
を行列配列してなる放電型パネルの各表示セルに、少な
くとも陰極維持電圧を含む陰極電圧を印加する。一方、
少なくとも陽極維持パルスを含む陽極電圧は列ドライバ
を介して印加するが、この点についてはこの発明の要旨
ではないので、その説明を省略する。FIG. 3 is a switch circuit diagram constituting a part of a conventional row driver of the pulse memory drive system. A cathode voltage including at least a cathode sustain voltage is applied to each display cell of a discharge type panel in which a plurality of display cells are arranged in a matrix through a switch of the row driver. on the other hand,
The anode voltage including at least the anode sustaining pulse is applied via the column driver, but this is not the gist of the present invention, and the description is omitted.

【００１１】図３に示す構成成分につき簡単に説明す
る。Ｑ１およびＱ２はｎチャネル型電界効果トランジス
タ（ＦＥＴ）、およびＱ３はｐチャネル型ＦＥＴからな
るスイッチである。ある表示セルの陰極を代表してＣ
（ｉ）（但し、ｉはｉ番目の行であることを示す。）で
示してある。Ｖ_S は陰極走査パルスの陰極書き込み電圧
レベルであり、Ｖ_K は陰極維持電圧レベルであり、Ｖ_E
は消去電圧レベルである。Ｒ１はスイッチＱ１およびＱ
２が同時にオンとなるときのための電流制限抵抗であ
る。この抵抗Ｒ１に直列にダイオードＤ３を接続する。
しかしこのダイオードＤ３はあってもなくても良い。さ
らに、Ｄ１はスイッチＱ２が逆バイアスにならないよう
にするためのダイオードであり、抵抗Ｒ２およびダイオ
ードＤ２の直列回路は、スイッチＱ１がオフの時の引き
上げ抵抗であって、かつ、陰極維持レベル期間に陰極Ｃ
（ｉ）が陰極維持電圧レベルＶ_K 以下とならないように
するための回路である。そして、ＳＲＡは走査パルス制
御信号であってスイッチＱ１によって走査パルスＶ_Sを
陰極Ｃ（ｉ）に印加する。ＳＲＢは陰極維持制御信号で
あり、ＳＲＣは消去レベル制御信号である。そしてこれ
ら制御信号の電圧レベルは、設計に応じて適当な値に設
定出来るものであるので、特に言及しない。The components shown in FIG. 3 will be described briefly. Q1 and Q2 are switches composed of an n-channel field effect transistor (FET), and Q3 is a switch composed of a p-channel FET. On behalf of the cathode of a display cell, C
(I) (where i indicates the i-th row). V _S is the cathode write voltage level of the cathode scan pulse, V _K is the cathode sustain voltage level, and V _E
Is the erase voltage level. R1 is the switch Q1 and Q1
Reference numeral 2 denotes a current limiting resistor for when the transistors are simultaneously turned on. A diode D3 is connected in series with the resistor R1.
However, the diode D3 may or may not be provided. Further, D1 is a diode for preventing the switch Q2 from being reverse-biased, and a series circuit of the resistor R2 and the diode D2 is a pull-up resistor when the switch Q1 is off, and operates during the cathode maintenance level period. Cathode C
This is a circuit for preventing (i) from falling below the cathode sustain voltage level V _K. SRA is a scanning pulse control signal, and applies a scanning pulse V _S to the cathode C (i) by the switch Q1. SRB is a cathode maintenance control signal, and SRC is an erase level control signal. Since the voltage levels of these control signals can be set to appropriate values according to the design, they are not particularly mentioned.

【００１２】次に、このスイッチ回路によって表示パネ
ルを駆動する場合の従来の一連の駆動信号波形のタイミ
ングを図４に示す。なお、同図において、ＤＡは表示陽
極を示し、そのカッコ書きの添字ｋは、ｋ（但し、ｋ＝
１，２，・・・ｎ）列目の陽極であることを代表して示
している。また、陰極Ｃおよび各制御信号ＳＲＡ、ＳＲ
Ｂ、ＳＲＣのカッコ書きの添字ｉ（但し、ｉ＝１，２，
・・・ｎ）およびｉ＋１はそれぞれｉ番目およびｉ＋１
番目の行の陰極に対応する信号であることを代表して示
している。Next, FIG. 4 shows the timing of a series of conventional drive signal waveforms when a display panel is driven by this switch circuit. In the figure, DA indicates a display anode, and the subscript k in parentheses is k (where k =
1, 2,... N) are representatively shown as the anodes. Further, the cathode C and the control signals SRA, SR
B, subscript i in parentheses of SRC (however, i = 1, 2,
... n) and i + 1 are the i-th and i + 1
It is representatively shown that the signal corresponds to the cathode in the second row.

【００１３】図４において、例えば、表示陽極ＤＡ
（ｋ）に印加される駆動信号波形は、４μｓの繰り返し
周期Ｔ_S でかつ１５０Ｖの維持パルスＳＶ_SUS （その電
圧レべル（振幅）をＶ_SUS で表す。）、８０Ｖの陽極書
き込み信号ＳＶ_W （そのレベルをＶ_W で表す。）、適当
な電圧レベルの非書き込み信号ＳＶ_NW（そのレベルをＶ
_NWで表す。）からなっている。これら信号の期間以外の
信号レベルは通常は０（零）Ｖの接地レベルとなってい
る。これに対し、陰極駆動信号の波形は、行ドライバ
（図２の２８）のスイッチＱ１、Ｑ２、Ｑ３に供給され
る各制御信号ＳＲＡ、ＳＲＢ、ＳＲＣに応答して陰極Ｃ
（ｉ）およびＣ（ｉ＋１）のようにシフトしていき、か
つ、図示のような波形の駆動信号となる。これらの陰極
駆動信号は、実線で示す波形のように、−２２０Ｖの陰
極書き込み信号ＳＶ_S（その電圧レベルをＶ_S で示
す。）、陰極維持信号ＳＶ_K （その電圧レベルをＶ_K で
示す。）および消去信号ＳＶ_E （その電圧レベルをＶ_E
で示す。）からなっている。これら電圧Ｖ_S 、Ｖ_K およ
びＶ_E は、それぞれ、通常−２２０Ｖ、−１００Ｖおよ
び０Ｖである。In FIG. 4, for example, a display anode DA
The drive signal waveform applied to (k) has a repetition period T _S of 4 μs, a sustain pulse SV _{SUS of} 150 V (the voltage level (amplitude) is represented by V _SUS ), and an anode write signal SV _{W of} 80 V. (representing the level V _W.), non-write signal SV _NW of appropriate voltage level (the level V
_Expressed in _NW . ). The signal level other than the period of these signals is normally a ground level of 0 (zero) V. On the other hand, the waveform of the cathode drive signal changes in response to the control signals SRA, SRB, SRC supplied to the switches Q1, Q2, Q3 of the row driver (28 in FIG. 2).
The drive signal shifts as shown in (i) and C (i + 1), and becomes a drive signal having a waveform as shown in the figure. These cathode drive signal, as a waveform indicated by a solid line, (. Showing the voltage level V _S) cathode write signal SV _S of -220V, indicated by the cathode maintains signal SV _K (the voltage level V _K. ) And the erase signal SV _E (the voltage level is V _E
Indicated by ). These voltages V _S, V _K and V _E, respectively, is typically -220V, -100 V and 0V.

【００１４】この陰極駆動信号波形を破線で示すような
電圧レベルの信号としても表示パネルを駆動させること
が出来る。しかし、その場合には、補助放電によるプラ
イミング量が多いと、非書き込みの状態にあるにもかか
わらず、書き込みとして誤動作してしまう。これを回避
するため、陽極書き込み信号直後の１つ目の維持パルス
では表示セルが放電しないように、上述した実線波形で
示すような駆動信号（各制御信号および消去信号）にす
る方法が採用されている。なお、この誤動作が生じる恐
れのある期間は、維持パルス数本分まで伸ばした方が良
い場合もある。The display panel can be driven even when the cathode drive signal waveform is a signal of a voltage level as shown by a broken line. However, in this case, if the amount of priming due to the auxiliary discharge is large, erroneous writing will occur despite the non-writing state. In order to avoid this, a driving signal (control signal and erasing signal) as shown by the solid line waveform described above is adopted so that the display cell is not discharged by the first sustain pulse immediately after the anode write signal. ing. In some cases, it is better to extend the period during which this malfunction may occur to several sustain pulses.

【００１５】ところで、上述した従来の駆動方法では、
既に説明したように、陽極維持パルスの繰り返し周期Ｔ
_S ＝４μｓ、Ｖ_SUS ＝１５０Ｖ、Ｖ_W ＝８０Ｖ、Ｖ_NW＝
０Ｖ、Ｖ_S ＝−２２０Ｖ、Ｖ_K ＝−１００ＶおよびＶ_E
＝０Ｖで表示パネルを駆動している。この陰極維持電圧
レベルＶ_K をより低くすることは陽極維持パルスの電圧
レベルＶ_SUS を小さく出来、その結果、陽極側の容量性
負荷に対する消費電力を小さくすることが期待出来る。
このため、この電圧レベルＶ_K を可能な限り低くしたい
という要請がある。By the way, in the above-mentioned conventional driving method,
As described above, the repetition period T of the anode sustain pulse
_S = 4 μs, V _SUS = 150 V, V _W = 80 V, V _NW =
_{0V, V S = -220V, V} K = -100V and V _E
The display panel is driven at = 0V. By lowering the cathode sustain voltage level V _K , the voltage level V _SUS of the anode sustain pulse can be reduced, and as a result, it is expected that power consumption for the capacitive load on the anode side can be reduced.
For this reason, there is a demand to make this voltage level V _K as low as possible.

【００１６】[0016]

【発明が解決しようとする課題】しかしながら、陰極維
持電圧レベルＶ_K を−１００Ｖ程度に低くすると、表示
パネルの陰極材料によっては、アーク放電が起こり易く
なる。その現象は、電圧が０Ｖになっている時の陽極
と、維持電圧レベルＶ_K が印加されている時の陰極との
間で発生することがわかった。このアーク放電は、数１
０Ｖで放電を持続し、しかも、何アンペア（Ａ）もの大
電流が流れてしまい、このため表示パネルが破損してし
まうという問題があった。However, if the cathode sustain voltage level V _K is lowered to about −100 V, arc discharge is likely to occur depending on the cathode material of the display panel. It has been found that the phenomenon occurs between the anode when the voltage is 0 V and the cathode when the sustain voltage level V _K is applied. This arc discharge is expressed by Equation 1.
There is a problem that the discharge is continued at 0 V and a large current of several amperes (A) flows, thereby damaging the display panel.

【００１７】この発明の目的は、陰極維持電圧レベルＶ
_K を低くしてもアーク放電を生じないようにした放電型
パネル駆動方法を提供することにある。An object of the present invention is to provide a cathode sustaining voltage level V
An object of the present invention is to provide a discharge type panel driving method in which arc discharge is not generated even when _K is reduced.

【００１８】[0018]

【課題を解決するための手段】この目的を達成を図るた
め、この発明の第１の要旨によれば、複数の表示セルを
行列配列してなる放電型パネルの各表示セルに、少なく
とも陰極維持電圧を含む陰極電圧と少なくとも陽極維持
パルスを含む陽極電圧とを印加して放電発光させるよう
に構成した当該放電型パネルをサブフィールド方式でパ
ルスメモリー駆動するに当たり、各サブフィールドの維
持期間において、陽極維持パルスの期間に陰極維持電圧
を印加し、陽極維持パルスの期間外に、該陰極維持電圧
をオフにする期間を設定することを特徴とする。According to a first aspect of the present invention, at least a cathode support is provided at each display cell of a discharge-type panel in which a plurality of display cells are arranged in a matrix. In driving the discharge type panel configured to emit discharge light by applying a cathode voltage including a voltage and an anode voltage including at least an anode sustaining pulse by a subfield method, in the sustain period of each subfield, A cathode sustain voltage is applied during the sustain pulse, and a period during which the cathode sustain voltage is turned off is set outside the anode sustain pulse.

【００１９】また、この発明の第２の要旨によれば、複
数の表示セルを行列配列してなる放電型パネルの各表示
セルに、少なくとも陰極維持電圧を含む陰極電圧を行ド
ライバのスイッチを介して印加すると共に、少なくとも
陽極維持パルスを含む陽極電圧を列ドライバを介して印
加して放電発光させるように構成した当該放電型パネル
をサブフィールド方式でパルスメモリー駆動するに当た
り、各サブフィールドの維持期間において、陽極維持パ
ルス期間に陰極維持電圧をオン・オフするスイッチをオ
ンにし、陽極維持パルスの期間外に、該スイッチをオフ
にする期間を設定することを特徴とする。According to a second aspect of the present invention, a cathode voltage including at least a cathode sustain voltage is applied to each display cell of a discharge type panel in which a plurality of display cells are arranged in a matrix via a switch of a row driver. When the discharge-type panel, which is configured to discharge and emit light by applying an anode voltage including at least an anode sustaining pulse through a column driver and performing a pulse memory drive by a subfield method, the sustain period of each subfield is applied. Wherein a switch for turning on / off the cathode sustaining voltage is turned on during the anode sustaining pulse period, and a period for turning off the switch is set outside the period of the anode sustaining pulse.

【００２０】この第２要旨の発明の好適実施例では、ス
イッチを電界効果トランジスタとし、この電界効果トラ
ンジスタのゲート電極に陽極維持パルスと陰極維持レベ
ル制御信号との論理積信号を供給するのが良い。In the preferred embodiment of the second aspect of the present invention, the switch is preferably a field effect transistor, and an AND signal of an anode sustain pulse and a cathode sustain level control signal is preferably supplied to a gate electrode of the field effect transistor. .

【００２１】[0021]

【作用】このように、この発明によれば、サブフィール
ドの維持期間中、陽極維持パルスが陽極に印加される期
間に陰極維持電圧を陰極に印加する。この場合、陰極維
持電圧は、陽極維持パルスの印加期間と同一の期間の全
期間またはその期間中の一部分の期間に印加しても良い
し、あるいはまた、陽極維持パルスの印加期間のうち選
ばれたいくつかの期間に印加しても良い。そして、陽極
維持パルスが陽極に印加されていない期間には陰極維持
電極をオフにする期間を設定する。従って、陽極維持パ
ルス期間は通常の発光放電を生じるが、陽極維持パルス
期間以外では、陰極維持電圧をオフにする期間を設定し
ているので、陰極には消去電圧レベルか、あるいは、ア
ーク放電を生じない電圧レベルに設定出来る。よって、
不所望なアーク放電の発生を抑制することが出来る。そ
の結果、陰極維持電圧レベルを従来よりも低く設定する
と共に、陽極維持パルスの電圧レベルを下げて、消費電
力を低減することが可能となる。As described above, according to the present invention, during the sustain period of the subfield, the cathode sustain voltage is applied to the cathode during the period in which the anode sustain pulse is applied to the anode. In this case, the cathode sustaining voltage may be applied to the entire period of the same period as the application period of the anode sustaining pulse or a part of the period, or may be selected from the application period of the anode sustaining pulse. It may be applied for several periods. Then, a period in which the cathode sustaining electrode is turned off is set during a period in which the anode sustaining pulse is not applied to the anode. Therefore, a normal light emission discharge occurs during the anode sustain pulse period. However, since a period during which the cathode sustain voltage is turned off is set except for the anode sustain pulse period, the erasing voltage level or the arc discharge is applied to the cathode. It can be set to a voltage level that does not occur. Therefore,
Unwanted arc discharge can be suppressed. As a result, it is possible to set the cathode sustaining voltage level lower than before and reduce the voltage level of the anode sustaining pulse to reduce power consumption.

【００２２】[0022]

【実施例】以下、図を参照して、この発明の実施例につ
き、説明する。なお、図は、この発明が理解出来る程度
に概略的に示してあるにすぎない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. It should be noted that the drawings are only schematically shown to the extent that the present invention can be understood.

【００２３】図１は、この発明の放電型パネルの駆動方
法の一実施例を説明するための駆動信号波形図である。
また、図５は、図１に示した駆動信号波形を得るため
の、行ドライバを構成するスイッチ回路の要部の構成例
を示す回路図である。これらの図において、既に説明し
たと同一の構成成分および信号については同一の符号を
つけて示してあり、特に言及する場合を除きその詳細な
説明を省略する。FIG. 1 is a drive signal waveform diagram for explaining one embodiment of a method of driving a discharge type panel according to the present invention.
FIG. 5 is a circuit diagram showing a configuration example of a main part of a switch circuit constituting a row driver for obtaining the drive signal waveform shown in FIG. In these drawings, the same components and signals as described above are denoted by the same reference numerals, and detailed descriptions thereof will be omitted unless otherwise noted.

【００２４】この発明の駆動方法では、既に説明したよ
うに、各サブフィールドの維持期間において、陽極維持
パルスの期間に陰極維持電圧をオンにし、陽極維持パル
スの期間外は、この陰極維持電圧をオフにする期間を設
定する。このため、まず、この図１に示す実施例では、
陽極ＤＡ（ｋ）に印加する駆動信号（陽極維持パルスＳ
Ｖ_SUS 、書き込み信号ＳＶ_W および非書き込み信号ＳＶ
_NW）は、図４で示した信号波形と同一の波形とする。そ
して、陰極Ｃ（ｉ）の印加する陰極維持信号ＳＶ_K を、
陽極維持パルスＳＶ_SUS が陽極ＤＡ（ｋ）に印加されて
いる期間と同一の期間にのみ陰極に印加する。この場
合、陰極書き込み込み信号ＳＶ_S に隣接する期間に陰極
維持信号を発生させても良いが、この実施例では、陰極
維持信号を陰極書き込み信号ＳＶ_S に接して発生させな
いようにしている。そして、陽極維持パルスＳＶ_SUS が
陽極ＤＡ（ｋ）に印加されていない、あるいは、陰極維
持号ＳＶ_S が陰極Ｃ（ｉ）に印加されていない、残りの
サブフィールドの維持期間中は、従来とは異なり、電圧
レベルを消去信号ＳＶ_E の電圧レベルＶ_E にする。この
場合の陰極消去電圧を例えば零ボルトとする。In the driving method of the present invention, as described above, in the sustain period of each subfield, the cathode sustain voltage is turned on during the period of the anode sustain pulse, and the cathode sustain voltage is turned off outside the period of the anode sustain pulse. Set the period to turn off. For this reason, first, in the embodiment shown in FIG.
The drive signal (anode sustain pulse S) applied to the anode DA (k)
V _SUS , write signal SV _W and non-write signal SV
_NW ) has the same waveform as the signal waveform shown in FIG. Then, the cathode maintenance signal SV _K applied to the cathode C (i) is
The anode sustain pulse SV _SUS is applied to the cathode only during the same period as that applied to the anode DA (k). In this case, the cathode sustain signal may be generated in a period adjacent to the cathode write signal SV _S , but in this embodiment, the cathode sustain signal is not generated in contact with the cathode write signal SV _S. The anode sustain pulse SV _SUS is not applied to the anode DA (k) or the cathode sustain signal SV _S is not applied to the cathode C (i). are different, the voltage level to the voltage level V _E of the erase signal SV _E. In this case, the cathode erase voltage is set to, for example, zero volt.

【００２５】この実施例では、陽極駆動信号の書き込み
信号ＳＶ_W 、非書き込み信号ＳＶ_NWの各電圧レベルを従
来の電圧レベルと同一とするが、陽極維持パルスＳＶ
_SUS の電圧レベルは＋１２０Ｖ程度にまで低減させるこ
とが可能となる。一方、陰極駆動信号の書き込み電圧レ
ベルおよび消去電圧レベルは、従来の場合と同様に、−
２２０Ｖおよび０Ｖとそれぞれ設定するが、陰極維持信
号ＳＶ_K の電圧レベルは設計に応じて、従来よりも一層
低い値、例えば、−１３０Ｖ程度に設定することが可能
となる。In this embodiment, each voltage level of the write signal SV _W and the non-write signal SV _NW of the anode drive signal is the same as the conventional voltage level, but the anode sustain pulse SV
The voltage level of _SUS can be reduced to about + 120V. On the other hand, the write voltage level and the erase voltage level of the cathode drive signal are-
The voltages are set to 220 V and 0 V, respectively. The voltage level of the cathode sustaining signal SV _K can be set to a lower value than the conventional one, for example, about −130 V, depending on the design.

【００２６】ところで、上述したような、陰極維持信号
ＳＶ_K を発生させて陰極Ｃ（ｉ）に印加するようにする
ためには、図３で示したスイッチ回路を構成するスイッ
チ（電界効果トランジスタ）Ｑ２を従来の構成とは一部
分変更した構成とする必要がある。In order to generate the cathode sustaining signal SV _K and apply it to the cathode C (i) as described above, a switch (field effect transistor) constituting the switch circuit shown in FIG. It is necessary to adopt a configuration in which Q2 is partially changed from the conventional configuration.

【００２７】この変更部分の回路構成の実施例を図５に
示す。この実施例では、図５に示すように、図３に示し
たスイッチＱ２のゲート側にアンド回路（ＡＮＤ）を設
け、このアンド回路（ＡＮＤ）に既に説明した陰極維持
制御信号ＳＲＢと陽極維持パルスＳＶ_SUS とを供給する
ように構成する。このアンド回路ＡＮＤには、サブフィ
ールドの維持期間中、図１に示すような陰極維持制御信
号ＳＲＢ（ｉ）および陽極維持パルスＳＶ_SUS を供給す
ると、スイッチＱ２は両信号がオンとなる毎に、オンと
なり、その他の時はオフとなる。このように、各サブフ
ィールドの維持期間において、陽極維持パルスＳＲＢの
期間に陰極維持電圧をオン・オフするスイッチＱ２をオ
ンにし、陽極維持パルスＳＲＢの期間外はこのスイッチ
Ｑ２をオフにする。他のスイッチＱ１およびＱ３への制
御信号を図４で示したような信号波形であるとすると、
図５に示すスイッチＱ２がオフのとき、図３に示すスイ
ッチ回路によって、陰極Ｃ（ｉ）に印加される信号波形
は、消去レベルＶ_E となり、Ｑ２がオンのとき、陰極Ｃ
（ｉ）に印加される信号波形は、陰極維持電圧レベルＶ
_K となる（図１参照）。FIG. 5 shows an embodiment of the circuit configuration of this changed part. In this embodiment, as shown in FIG. 5, an AND circuit (AND) is provided on the gate side of the switch Q2 shown in FIG. 3, and the previously described cathode sustain control signal SRB and anode sustain pulse are provided in the AND circuit (AND). It is configured to supply SV _SUS . When a cathode sustaining control signal SRB (i) and an anode sustaining pulse _SVSUS as shown in FIG. 1 are supplied to the AND circuit AND during the sustaining period of the subfield, the switch Q2 turns on each time both signals are turned on. It is on and off at other times. As described above, in the sustain period of each subfield, the switch Q2 for turning on / off the cathode sustain voltage is turned on during the period of the anode sustain pulse SRB, and the switch Q2 is turned off outside the period of the anode sustain pulse SRB. Assuming that control signals to the other switches Q1 and Q3 have signal waveforms as shown in FIG.
When the switch Q2 of FIG. 5 is turned off, the switching circuit shown in FIG. 3, the signal waveforms applied to the cathode C (i), when the erase level V _E becomes, Q2 is turned on, the cathode C
The signal waveform applied to (i) has a cathode sustain voltage level V
_K (see FIG. 1).

【００２８】なお、このスイッチＱ２がオフの時に陰極
に印加される電圧レベルは、図３に示すスイッチＱ３を
オンにしてＶ_E となるが、この電圧は、強制的にＶ_E に
する必要はない。それは、スイッチＱ２がオフであれ
ば、もし、誤放電が起こって電流が流れたとしても、陰
極Ｃ（ｉ）の電位は急上昇して、放電を止めてしまうか
らある。When the switch Q2 is off, the voltage level applied to the cathode becomes V _E by turning on the switch Q3 shown in FIG. 3. However, this voltage does not need to be forced to V _E. Absent. This is because if the switch Q2 is off, even if an erroneous discharge occurs and a current flows, the potential of the cathode C (i) rises rapidly and stops the discharge.

【００２９】この発明は、上述した実施例にのみ限定さ
れるものではなく、多くの変形または変更を行ない得る
こと明らかである。It is clear that the invention is not limited to the embodiments described above, but that many variations and modifications can be made.

【００３０】例えば、この実施例では、スイッチＱ３
は、電界効果トランジスタで構成しているが、従来用い
ていたように、抵抗、または、特開昭６２−１９８８９
７号公報に開示されているような共通スイッチとしても
良い。For example, in this embodiment, the switch Q3
Is composed of a field-effect transistor, but, as conventionally used, a resistor or a device disclosed in Japanese Patent Application Laid-Open No. 62-19889.
It may be a common switch as disclosed in Japanese Patent Application Laid-Open No. 7-107.

【００３１】また、この発明を、本出願人による同日出
願の明細書にのべられている発明と併用することも出来
る。すなわち、陰極消去電圧Ｖ_E を負の電圧値としても
良い。The present invention can also be used in combination with the invention described in the specification of the same applicant on the same day. That may be a cathode erase voltage V _E as a negative voltage value.

【００３２】また、スイッチＱ２をオフにするタイミン
グは、設計に応じて任意に変えることが出来るので、図
１に示したタイミングとは異なっていても良い。この場
合、維持パルスに影響を与えないところ、すなわち、維
持パルス期間外で維持パルス動作に影響を与えない期間
に、スイッチＱ２をオフにすれば、アーク放電は起きな
い。この場合、維持パルス期間外に、スイッチＱ２を、
維持パルス期間外と同期間だけオフにしても良いし、実
質的にアーク放電に影響を与えない程度の多少狭い期間
だけオフしても良い。しかし、あまりスイッチＱ２の期
間を短くすると、アーク放電防止効果が低減してくる。The timing for turning off the switch Q2 can be arbitrarily changed according to the design, and may be different from the timing shown in FIG. In this case, if the switch Q2 is turned off in a place that does not affect the sustain pulse, that is, in a period outside the sustain pulse period that does not affect the sustain pulse operation, no arc discharge occurs. In this case, the switch Q2 is set outside the sustain pulse period.
The switch may be turned off outside the sustain pulse period and only during the same period, or may be turned off for a slightly narrow period that does not substantially affect the arc discharge. However, if the period of the switch Q2 is too short, the effect of preventing arc discharge is reduced.

【００３３】また、前述したように、陽極維持パルス電
圧レベルＶ_SUS と陰極書き込み電圧レベルＶ_W との関係
を、Ｖ_SUS ≦Ｖ_W とすることが出来るので、陽極維持パ
ルスＳＶ_SUS と陰極書き込みパルスＳＶ_W とを混合する
回路（周知な回路であるので、図示せず。）で、書き込
みパルス発生回路側に、大きい電圧が加わることがなく
なり、従って、この回路構成を簡単にすることが出来
る。特に、Ｖ_SUS ＝Ｖ_W のときには、陽極維持パルス
を、陰極書き込みパルス発生回路（図示せず。）で、そ
のまま出力させることも出来るので、回路構成を簡単に
することが出来る。Further, as described above, the relationship between the anode sustain pulse voltage level V _SUS and the cathode write voltage level V _W can be set to V _SUS ≦ V _W , so that the anode sustain pulse SV _SUS and the cathode write pulse A circuit that mixes SV _W (not shown because it is a well-known circuit) does not apply a large voltage to the write pulse generation circuit side, and therefore, the circuit configuration can be simplified. In particular, when V _SUS = V _W , the anode sustain pulse can be directly output by a cathode write pulse generation circuit (not shown), so that the circuit configuration can be simplified.

【００３４】[0034]

【発明の効果】上述した説明からも明らかなように、こ
の発明の放電型パネルの駆動方法によれば、表示パネル
の各表示セルの陽極および陰極間でのアーク放電等の誤
放電がなくなる。このため、パネルの破損はなくり、ま
た、陰極維持電圧レベルＶ_K を負の大きな値に設定出来
るので、アノード側の容量性負荷に供給する電力を、従
来に比べて、減少させることが出来る。As is clear from the above description, according to the driving method of the discharge type panel of the present invention, erroneous discharge such as arc discharge between the anode and the cathode of each display cell of the display panel is eliminated. Therefore, the panel is not damaged, and the cathode sustaining voltage level V _K can be set to a large negative value, so that the power supplied to the capacitive load on the anode side can be reduced as compared with the conventional case. .

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の放電型パネルの駆動方法の説明に供
するタイミング波形図である。FIG. 1 is a timing waveform chart for explaining a method of driving a discharge type panel according to the present invention.

【図２】この発明の説明に供する、従来のパルスメモリ
ー駆動方式の行列型ディスプレイ駆動装置のブロック図
である。FIG. 2 is a block diagram of a conventional pulse memory drive type matrix-type display driving device for explaining the present invention.

【図３】図２に示す行ドライバを構成するスイッチ回路
の構成例を示す回路図である。FIG. 3 is a circuit diagram illustrating a configuration example of a switch circuit configuring the row driver illustrated in FIG. 2;

【図４】従来の駆動信号のタイミング波形図である。FIG. 4 is a timing waveform diagram of a conventional drive signal.

【図５】この発明の説明に供する、スイッチの構成例を
示す図である。FIG. 5 is a diagram showing a configuration example of a switch for explanation of the present invention.

【符号の説明】[Explanation of symbols]

Ｒ，Ｇ，Ｂ：入力信号、 １０：制御部 １２ａ，１２ｂ，１２ｃ：入力端子、 １４：プロセッ
サ ２０：表示パネル、 ２２：記憶装置 ２２ａ：第１記憶装置、 ２２ｂ：第２記
憶装置 １６（１６ａ，１６ｂ，１６ｃ）：Ａ／Ｄ変換器 １８：スイッチ、 １８ａ，１８
ｂ．１８ｃ：出力端子 ２４ａ：第１シフトレジスタ、 ２４ｂ：第２シ
フトレジスタ ２６ａ：第１列ドライバ、 ２６ｂ：第２列
ドライバ ２８：行ドライバ Ｑ１、Ｑ２、Ｑ３：スイッチ、 Ｃ（ｉ）：陰極 ＤＡ（ｋ）：陽極R, G, B: input signals, 10: control units 12a, 12b, 12c: input terminals, 14: processor 20, display panel, 22: storage device 22a, first storage device, 22b: second storage device 16 (16a , 16b, 16c): A / D converter 18: switch, 18a, 18
b. 18c: output terminal 24a: first shift register 24b: second shift register 26a: first column driver 26b: second column driver 28: row driver Q1, Q2, Q3: switch, C (i): cathode DA ( k): anode

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 浩三 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 澤井 秀夫 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 小松 隆▲史▼ 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Kozo Fujii 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (72) Inventor Hideo Sawai 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (72) Inventor Takashi Komatsu ▲ History ▼ Oki Electric Industry Co., Ltd.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数の表示セルを行列配列してなる放電
型パネルの各表示セルに、少なくとも陰極維持電圧を含
む陰極電圧と少なくとも陽極維持パルスを含む陽極電圧
とを印加して放電発光させるように構成した当該放電型
パネルをサブフィールド方式でパルスメモリー駆動する
に当たり、 各サブフィールドの維持期間において、前記陽極維持パ
ルスの期間に陰極維持電圧を印加し、前記陽極維持パル
ス期間外に、該陰極維持電圧をオフにする期間を設定す
ることを特徴とする放電型パネルの駆動方法。1. A discharge type panel in which a plurality of display cells are arranged in a matrix, a cathode voltage including at least a cathode sustain voltage and an anode voltage including at least an anode sustain pulse are applied to each display cell to cause discharge light emission. In driving the discharge type panel configured as described above in the pulse memory in the subfield method, in the sustain period of each subfield, a cathode sustain voltage is applied during the period of the anode sustain pulse. A method for driving a discharge-type panel, wherein a period during which a sustain voltage is turned off is set. 【請求項２】 複数の表示セルを行列配列してなる放電
型パネルの各表示セルに、少なくとも陰極維持電圧を含
む陰極電圧を行ドライバのスイッチを介して印加すると
共に、少なくとも陽極維持パルスを含む陽極電圧を列ド
ライバを介して印加して放電発光させるように構成した
当該放電型パネルをサブフィールド方式でパルスメモリ
ー駆動するに当たり、 各サブフィールドの維持期間において、前記陽極維持パ
ルスの期間に前記陰極維持電圧をオン・オフするスイッ
チをオンにし、前記陽極維持パルスの期間外に、該スイ
ッチをオフにする期間を設定することを特徴とする放電
型パネルの駆動方法。2. A cathode voltage including at least a cathode sustain voltage is applied to each display cell of a discharge type panel in which a plurality of display cells are arranged in a matrix through a switch of a row driver, and includes at least an anode sustain pulse. In driving the discharge-type panel, which is configured to discharge and emit light by applying an anode voltage through a column driver, in a sub-field mode, in the sustain period of each sub-field, the cathode during the anode sustain pulse period. A method for driving a discharge-type panel, comprising: turning on a switch for turning on / off a sustaining voltage; and setting a period for turning off the switch outside the period of the anode sustaining pulse. 【請求項３】 請求項２に記載のスイッチを電界効果ト
ランジスタとし、該電界効果トランジスタのゲート電極
に陽極維持パルスと陰極維持レベル制御信号との論理積
信号を供給することを特徴とする放電型パネルの駆動方
法。3. A discharge type wherein the switch according to claim 2 is a field effect transistor, and a logical product signal of an anode sustain pulse and a cathode sustain level control signal is supplied to a gate electrode of the field effect transistor. Panel driving method.