JP2757701B2 - Circuit for preventing electrostatic breakdown of LSI chips, etc. - Google Patents
Circuit for preventing electrostatic breakdown of LSI chips, etc.Info
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Description
【0001】[0001]
【産業上の利用分野】この発明は、IC(集積回路)チ
ップやLSI(大規模集積回路)チップなどの静電破壊
を防止するLSIチップ等の静電破壊防止回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for preventing electrostatic breakdown such as an LSI (Large Scale Integrated Circuit) chip or an LSI (Large Scale Integrated Circuit) chip.
【0002】[0002]
【従来の技術】図3は従来のLSIチップ1の構成例を
示す概略図、図4は図3の一部拡大図である。LSIチ
ップ1は、たとえば、8ビットないし16ビットのディ
ジタル/アナログ・コンバータを構成するアナログ回路
2と、ディジタル回路3とが混在したものであり、周囲
に静電破壊対策用のガードリング4および5が形成され
ている。2. Description of the Related Art FIG. 3 is a schematic diagram showing a configuration example of a conventional LSI chip 1, and FIG. 4 is a partially enlarged view of FIG. The LSI chip 1 includes, for example, an analog circuit 2 constituting an 8-bit to 16-bit digital / analog converter and a digital circuit 3, and guard rings 4 and 5 around the periphery for preventing electrostatic breakdown. Are formed.
【0003】また、6および7は、それぞれ静電破壊対
策のために、ガードリング4および5に電源電圧V
DD(たとえば、5V)およびVSS(たとえば、0V)を
印加するためのディジタル・アナログパッド供給用VDD
およびVSS、8はアナログ入力ピン、9はアナログ出力
ピン、10は、たとえば、8ビットないし16ビットの
バス出力ピンなどのディジタル出力ピン、11はディジ
タル入力ピンである。さらに、12は各ピン6〜11に
接続されるLSIチップ1内部の回路を静電破壊から保
護するためのダイオード、13はFET13a,13a
からなるバス出力バッフアである。そして、上述した構
成要素4、5、および12,12,・・・は静電破壊防
止回路を構成している。The guard rings 4 and 5 are connected to a power supply voltage V to prevent electrostatic damage.
VDD (for example, 5 V) and V DD for supplying a digital / analog pad for applying V SS (for example, 0 V)
And V SS , 8 are analog input pins, 9 is an analog output pin, 10 is a digital output pin such as an 8-bit to 16-bit bus output pin, and 11 is a digital input pin. Further, 12 is a diode for protecting a circuit inside the LSI chip 1 connected to each of the pins 6 to 11 from electrostatic damage, and 13 is a FET 13a, 13a.
Bus output buffer. The above-described components 4, 5, 12, 12,... Constitute an electrostatic breakdown prevention circuit.
【0004】[0004]
【発明が解決しようとする課題】ところで、上述した従
来のLSIチップ1において、たとえば、図4に示すポ
イント14の電圧が、図5(a)に示すように変化する
ことにより、ディジタル出力バッファ13がオン/オフ
すると、ガードリング5のポイント15およびガードリ
ング4のポイント16の電圧は、それぞれ図5(b)お
よび(c)に示すように変化してしまう。In the conventional LSI chip 1 described above, for example, the voltage at the point 14 shown in FIG. 4 changes as shown in FIG. Are turned on / off, the voltages at the point 15 of the guard ring 5 and the point 16 of the guard ring 4 change as shown in FIGS. 5B and 5C, respectively.
【0005】これにより、ガードリング5のポイント1
7およびガードリング4のポイント18の電圧も、ガー
ドリング5のポイント15およびガードリング4のポイ
ント16の電圧と同様、それぞれ図5(b)および
(c)に示すように変化するので、アナログ入力ピン8
近傍のポイント19の出力電圧に、図5(d)のaおよ
びbに示すように、ノイズが発生し、このため、この部
分において、ビットずれが生じてしまう。この発明は、
このような背景の下になされたもので、ディジタル回路
の出力バッファがオン/オフしても、アナログ出力ピン
の出力電圧が影響されないLSIチップ等の静電破壊防
止回路を提供することを目的とする。Thus, the point 1 of the guard ring 5
7 and the voltage at the point 18 of the guard ring 4 similarly to the voltage at the point 15 of the guard ring 5 and the voltage at the point 16 of the guard ring 4 change as shown in FIGS. 5B and 5C, respectively. Pin 8
As shown in FIGS. 5A and 5B, noise is generated in the output voltage of the nearby point 19, and a bit shift occurs in this portion. The present invention
Under such a background, it is an object of the present invention to provide an electrostatic discharge protection circuit for an LSI chip or the like in which an output voltage of an analog output pin is not affected even when an output buffer of a digital circuit is turned on / off. I do.
【0006】[0006]
【課題を解決するための手段】この発明は、アナログ回
路とディジタル回路とが混在されたLSIチップ等上に
形成され、該LSIチップ上の周囲に静電破壊対策用の
第1および第2のガードリングが形成され、該第1およ
び第2のガードリングにそれぞれ第1および第2の電源
電圧が印加されるとともに、前記アナログ回路とそれぞ
れ接続された複数のアナログ入力ピンおよび複数のアナ
ログ出力ピン、並びに、前記ディジタル回路とそれぞれ
接続された複数のディジタル入力ピンおよび複数のディ
ジタル出力ピンのそれぞれと、前記第1および第2のガ
ードリングとの間に、静電破壊対策用のダイオード等か
らなる保護回路が介挿されたLSIチップ等の静電破壊
防止回路において、前記複数のディジタル入力ピンある
いは、前記複数のディジタル出力ピンと前記保護回路を
介して接続された前記第1および第2のガードリングの
ポイントと、前記複数のアナログ入力ピンあるいは、前
記複数のアナログ出力ピンと前記保護回路を介して接続
された前記第1および第2のガードリングのポイントと
の間に、それぞれ所定値を有する抵抗を介挿したことを
特徴としている。SUMMARY OF THE INVENTION The present invention is based on an LSI chip or the like in which an analog circuit and a digital circuit are mixed. A guard ring is formed, first and second power supply voltages are respectively applied to the first and second guard rings, and a plurality of analog input pins and a plurality of analog output pins respectively connected to the analog circuit. And a diode or the like for preventing electrostatic breakdown between each of the plurality of digital input pins and the plurality of digital output pins respectively connected to the digital circuit and the first and second guard rings. In a circuit for preventing electrostatic destruction such as an LSI chip in which a protection circuit is inserted, the plurality of digital input pins or the plurality of A digital output pin, a point of the first and second guard rings connected via the protection circuit, and the plurality of analog input pins or the plurality of analog output pins connected to the plurality of analog output pins via the protection circuit. A resistor having a predetermined value is interposed between each point of the first and second guard rings.
【0007】[0007]
【作用】上記構成によれば、たとえば、あるディジタル
出力ピンと保護回路を介して接続された第1のガードリ
ングのポイントの電圧が、そのディジタル出力ピンから
出力される信号の変化に応じて変化しても、そのディジ
タル出力ピン近傍のアナログ入力ピンあるいは、アナロ
グ出力ピンと保護回路を介して接続された第1のガード
リングのポイントの電圧は、あまり変化しない。したが
って、そのアナログ入力ピンあるいは、アナログ出力ピ
ンから入力あるいは、出力される信号は、ディジタル出
力ピンから出力される信号の変化にあまり影響されな
い。According to the above arrangement, for example, the voltage at the point of the first guard ring connected to a certain digital output pin via the protection circuit changes according to the change in the signal output from the digital output pin. However, the voltage at the analog input pin near the digital output pin or at the point of the first guard ring connected to the analog output pin via the protection circuit does not change much. Therefore, the signal input or output from the analog input pin or analog output pin is not significantly affected by the change in the signal output from the digital output pin.
【0008】[0008]
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図1はこの発明の一実施例によるL
SIチップ等の静電破壊防止回路を適用したLSIチッ
プ20の構成を示す概略図であり、この図において、図
3の各部に対応する部分には同一の符号を付け、その説
明を省略する。この図に示すLSIチップ20において
は、ガードリング5のポイント15と17との間に、抵
抗21が新たに介挿され、ガードリング4のポイント1
6と18との間に、抵抗22が新たに介挿されている。
また、ガードリング5のポイント23と24との間に、
抵抗25が新たに介挿され、ガードリング4のポイント
26と27との間に、抵抗28が新たに介挿されてい
る。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows L according to an embodiment of the present invention.
FIG. 4 is a schematic diagram showing a configuration of an LSI chip 20 to which an electrostatic discharge protection circuit such as an SI chip is applied. In this figure, parts corresponding to the respective parts in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted. In the LSI chip 20 shown in this figure, a resistor 21 is newly inserted between the points 15 and 17 of the guard ring 5 and the point 1 of the guard ring 4 is inserted.
A resistor 22 is newly inserted between 6 and 18.
Also, between the points 23 and 24 of the guard ring 5,
A resistor 25 is newly inserted, and a resistor 28 is newly inserted between the points 26 and 27 of the guard ring 4.
【0009】すなわち、ディジタル出力ピン10やディ
ジタル入力ピン11などに、ダイオード12,12、・
・・を介して接続されたガードリング4や5のポイント
15,16,23,26,・・・と、ノイズを防止しな
ければならないアナログ出力ピン8やアナログ入力ピン
9などに、ダイオード12,12、・・・を介して接続
されたガードリング4や5のポイント17,18,2
4,27,・・・との間に、所定の値の抵抗21,2
2,24,27,・・・が介挿されている。なお、これ
らの抵抗21,22,25,28,・・・の値は、たと
えば、100Ω程度とする。That is, diodes 12, 12,... Are connected to the digital output pin 10 and the digital input pin 11, respectively.
.. are connected to the points 15, 16, 23, 26,... Of the guard rings 4 and 5 and the analog output pins 8 and the analog input pins 9 for which noise must be prevented. ,... Points 17, 18, 2 of guard rings 4 and 5 connected via
, 27,...
2, 24, 27, ... are interposed. The values of the resistors 21, 22, 25, 28,... Are, for example, about 100Ω.
【0010】このような構成において、たとえば、図1
に示すポイント14の電圧が、図5(a)に示すように
変化することにより、ディジタル出力バッファ13がオ
ン/オフすると、ガードリング5のポイント15および
ガードリング4のポイント16の電圧は、それぞれ図5
(b)および(c)に示すように変化してしまう。In such a configuration, for example, FIG.
When the digital output buffer 13 is turned on / off by changing the voltage at the point 14 shown in FIG. 5A as shown in FIG. 5A, the voltages at the point 15 of the guard ring 5 and the point 16 of the guard ring 4 become FIG.
It changes as shown in (b) and (c).
【0011】しかしながら、抵抗21および22が介挿
されているため、ガードリング5のポイント17および
ガードリング4のポイント18の電圧は、それぞれ図2
(a)および(b)に示すように、その変化が、抵抗2
1および22が介挿されていない従来の場合に比べて、
少なくなるので、アナログ入力ピン8近傍のポイント1
9の出力電圧には、ノイズが発生しない。したがって、
図5(d)に示すようなこの部分におけるビットずれを
防止することができる。However, since the resistors 21 and 22 are interposed, the voltage at the point 17 of the guard ring 5 and the voltage at the point 18 of the guard ring 4 are as shown in FIG.
As shown in (a) and (b), the change is caused by the resistance 2
Compared to the conventional case where 1 and 22 are not interposed,
Point 1 near the analog input pin 8
No noise is generated in the output voltage of No. 9. Therefore,
Bit shift in this portion as shown in FIG. 5D can be prevented.
【0012】なお、上述した一実施例においては、抵抗
21,22,25,28,・・・の値として100Ω程
度とした例を示したが、これに限定されない。抵抗2
1,22,25,28,・・・の値は、要するに、ディ
ジタル出力ピン10やディジタル入力ピン11に印加さ
れる電圧の変化によってガードリング4や5に発生する
ノイズが、アナログ出力ピン8やアナログ入力ピン9に
影響を及ぼさない程度の値であれば、どのような値でも
よいことは、もちろんである。In the above-described embodiment, the value of the resistors 21, 22, 25, 28,... Is set to about 100Ω, but the present invention is not limited to this. Resistance 2
In short, the values of 1, 22, 25, 28,... Indicate that the noise generated in the guard rings 4 and 5 due to the change in the voltage applied to the digital output pin 10 and the digital input pin 11 causes the analog output pin 8 and Of course, any value may be used as long as the value does not affect the analog input pin 9.
【0013】[0013]
【発明の効果】以上説明したように、この発明によれ
ば、ディジタル回路の出力バッファがオン/オフして
も、アナログ出力ピンの出力電圧が影響されないという
効果がある。As described above, according to the present invention, even if the output buffer of the digital circuit is turned on / off, the output voltage of the analog output pin is not affected.
【図1】 この発明の一実施例によるLSIチップ等の
静電破壊防止回路を適用したLSIチップの構成例を示
す概略図である。FIG. 1 is a schematic diagram showing a configuration example of an LSI chip to which an electrostatic discharge protection circuit such as an LSI chip according to an embodiment of the present invention is applied.
【図2】 図1の各部に出現する電圧の波形の一例を示
す図である。FIG. 2 is a diagram illustrating an example of a waveform of a voltage appearing in each unit in FIG. 1;
【図3】 従来のLSIチップ1の構成例を示す概略図
である。FIG. 3 is a schematic diagram showing a configuration example of a conventional LSI chip 1.
【図4】 図3の一部拡大図である。FIG. 4 is a partially enlarged view of FIG. 3;
【図5】 図4の各部に出現する電圧の波形の一例を示
す図である。FIG. 5 is a diagram illustrating an example of a waveform of a voltage appearing in each unit in FIG. 4;
1,20……LSIチップ、2……アナログ回路、3…
…ディジタル回路、4,5……ガードリング、6,7…
…ディジタル・アナログパッド供給用VDDおよびVSS、
8……アナログ出力ピン、9……アナログ入力ピン、1
0……ディジタル出力ピン、11……ディジタル入力ピ
ン、12,12,・・・……ダイオード、13……バス
出力バッファ、13a……FET、14〜19,23,
24,26,27……ポイント、21,22,25,2
7……抵抗。1,20 ... LSI chip, 2 ... Analog circuit, 3 ...
... Digital circuit, 4,5 ... Guard ring, 6,7 ...
... V DD and V SS for digital / analog pad supply,
8: Analog output pin, 9: Analog input pin, 1
0 ... digital output pin, 11 ... digital input pin, 12, 12, ... diode, 13 ... bus output buffer, 13a ... FET, 14 to 19, 23,
24, 26, 27 ... Points 21, 22, 25, 2
7 ... Resistance.
Claims (1)
されたLSIチップ等上に形成され、 該LSIチップ上の周囲に静電破壊対策用の第1および
第2のガードリングが形成され、 該第1および第2のガードリングにそれぞれ第1および
第2の電源電圧が印加されるとともに、 前記アナログ回路とそれぞれ接続された複数のアナログ
入力ピンおよび複数のアナログ出力ピン、並びに、前記
ディジタル回路とそれぞれ接続された複数のディジタル
入力ピンおよび複数のディジタル出力ピンのそれぞれ
と、前記第1および第2のガードリングとの間に、静電
破壊対策用のダイオード等からなる保護回路が介挿され
たLSIチップ等の静電破壊防止回路において、 前記複数のディジタル入力ピンあるいは、前記複数のデ
ィジタル出力ピンと前記保護回路を介して接続された前
記第1および第2のガードリングのポイントと、前記複
数のアナログ入力ピンあるいは、前記複数のアナログ出
力ピンと前記保護回路を介して接続された前記第1およ
び第2のガードリングのポイントとの間に、それぞれ所
定値を有する抵抗を介挿したことを特徴とするLSIチ
ップ等の静電破壊防止回路。1. An LSI chip or the like in which an analog circuit and a digital circuit are mixed, a first and a second guard ring for preventing electrostatic discharge are formed around the LSI chip. First and second power supply voltages are respectively applied to first and second guard rings, and a plurality of analog input pins and a plurality of analog output pins respectively connected to the analog circuit, and the digital circuit and An LSI in which a protection circuit such as a diode for preventing electrostatic breakdown is interposed between each of a plurality of connected digital input pins and a plurality of digital output pins and the first and second guard rings. An electrostatic discharge prevention circuit such as a chip, wherein the plurality of digital input pins or the plurality of digital output pins are Points of the first and second guard rings connected via a protection circuit, and the first and second guard rings connected to the plurality of analog input pins or the plurality of analog output pins via the protection circuit. Wherein a resistor having a predetermined value is interposed between the guard ring and a point of the guard ring.
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---|---|---|---|
JP22897492A JP2757701B2 (en) | 1992-08-27 | 1992-08-27 | Circuit for preventing electrostatic breakdown of LSI chips, etc. |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH0677404A JPH0677404A (en) | 1994-03-18 |
JP2757701B2 true JP2757701B2 (en) | 1998-05-25 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7233466B2 (en) | 2002-08-02 | 2007-06-19 | Nec Electronics Corporation | Input protection circuit |
Families Citing this family (1)
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---|---|---|---|---|
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-
1992
- 1992-08-27 JP JP22897492A patent/JP2757701B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US7233466B2 (en) | 2002-08-02 | 2007-06-19 | Nec Electronics Corporation | Input protection circuit |
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JPH0677404A (en) | 1994-03-18 |
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