JP2755253B2 - Multiple redundant clock signal selector - Google Patents
Multiple redundant clock signal selectorInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は多重冗長クロック信
号セレクタに関し、特に高信頼性を確保する多重冗長性
を付与した演算部を備えた計算機装置において、多重化
されて成る多重冗長演算部に対する高信頼なクロック信
号の供給を図った多重冗長クロック信号セレクタに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-redundant clock signal selector, and more particularly, to a multi-redundant arithmetic unit having a multi-redundant operation unit for ensuring high reliability. The present invention relates to a multiple redundant clock signal selector for supplying a reliable clock signal.
【０００２】[0002]
【従来の技術】従来、計算機装置の演算部を多重冗長化
して動作させる場合、これら演算部を駆動するクロック
信号の供給の仕方によって、粗結合方式と密結合方式と
がある。粗結合方式は、多重化された各演算部がそれぞ
れ独立したクロック信号によって駆動される方式であ
り、密結合方式は、多重化された各演算部が共通のクロ
ック信号によって駆動される方式である。2. Description of the Related Art Conventionally, when operation units of a computer device are operated with multiple redundancy, there are a loosely coupled system and a tightly coupled system depending on how a clock signal for driving these operation units is supplied. The coarse coupling method is a method in which each multiplexed operation unit is driven by an independent clock signal, and the tightly coupled method is a method in which each multiplexed operation unit is driven by a common clock signal. .
【０００３】粗結合方式の場合は、各演算部に独立した
クロック信号を付与するため、クロック信号についての
冗長化も確保されている。また、共有資源へのアクセス
のための同期信号についても冗長化の工夫が考えられて
おり、位相調整器を用いる方式（例えば特開平２−１２
８２３２号公報）や、多数決と正帰還をとる方式（例え
ば特開平３−２６６０１１号公報）などが考えられてい
る。In the case of the coarse coupling method, since an independent clock signal is given to each operation unit, the redundancy of the clock signal is also ensured. In addition, a scheme for using a phase adjuster has been considered for a synchronization signal for accessing a shared resource.
No. 8232), and a method of taking a majority decision and positive feedback (for example, Japanese Patent Application Laid-Open No. 3-26611).
【０００４】密結合方式の場合は、クロック信号源が共
通となるため、その部分が故障した場合、装置全体の故
障につながるという恐れがあった。この解決のため従
来、ＰＬＬ(Phase-Locked Loop）を用いた多重化クロッ
ク方式などの大規模で複雑な方式が考えられていた。[0004] In the case of the tightly coupled system, since the clock signal source is common, there is a fear that a failure of that portion may lead to a failure of the entire device. To solve this problem, a large-scale and complicated system such as a multiplexed clock system using a PLL (Phase-Locked Loop) has been considered.
【０００５】[0005]
【発明が解決しようとする課題】多重冗長化した演算部
に対する従来のクロック信号の供給については、次に示
すような問題点がある。第１の問題点は、従来の技術に
おいては、クロック信号の多重化のための回路が複雑で
大規模なものとなってしまうということである。その理
由は、多重化のために位相調整器やＰＬＬおよび多数決
回路などが用いられているためである。The conventional clock signal supply to the multi-redundant operation unit has the following problems. A first problem is that, in the related art, a circuit for multiplexing a clock signal becomes complicated and large-scale. The reason is that a phase adjuster, a PLL, a majority circuit and the like are used for multiplexing.
【０００６】第２の問題点は、クロック冗長化のため故
障率が増加するということである。その理由は、回路規
模が大きくなり部品点数が増えてしまうためである。[0006] The second problem is that the failure rate increases due to clock redundancy. The reason is that the circuit scale increases and the number of components increases.
【０００７】本発明の目的は上述した問題点を解決し、
簡素な構成で高信頼性のクロックを多重冗長演算部に供
給しうる多重冗長クロック信号セレクタを提供すること
にある。An object of the present invention is to solve the above-mentioned problems,
An object of the present invention is to provide a multi-redundant clock signal selector capable of supplying a highly reliable clock to a multi-redundant operation unit with a simple configuration.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記の目的を
達成するために次の手段構成を有する。即ち、本発明の
多重冗長クロック信号セレクタは、所望の高信頼性を確
保すべく多重化して成る計算機装置の多重冗長演算部を
駆動するクロックを、所望の冗長度に基づいて予め設定
した複数の発振器の出力する同一周波数のクロック信号
源に基づいて生成したクロック信号から高信頼性のクロ
ック信号を選択することにより供給する多重冗長クロッ
ク信号セレクタであって、前記複数の発振器の分周出力
として生成した複数のクロック信号を所定の周期でカウ
ントしつつ、カウント結果を相異る２つづつの組合せご
とに比較して比較したクロック信号の一致もしくは不一
致を検出するクロック信号比較手段と、前記クロック信
号比較手段の比較結果に基づいて前記複数のクロック信
号から１つを選択して出力するとともに外部から受ける
設定信号により前記クロック信号比較手段の比較結果に
依存することなく選択すべきクロック信号を選択するこ
とを可能とするクロック信号選択手段と、前記クロック
信号比較手段の比較結果を外部に読み出させるとともに
前記クロック信号選択手段に対する前記設定信号の送出
を行う読出し／書込み制御手段とを備える。The present invention has the following means in order to achieve the above object. That is, the multiple redundant clock signal selector according to the present invention includes a plurality of clocks, which are multiplexed to secure a desired high reliability and drive a multiple redundant operation unit of a computer device, set in advance based on a desired redundancy. A multi-redundant clock signal selector supplied by selecting a high-reliability clock signal from a clock signal generated based on a clock signal source of the same frequency output from an oscillator, wherein the multiple redundant clock signal selector generates a frequency-divided output of the plurality of oscillators. Clock signal comparing means for counting the plurality of clock signals thus obtained at a predetermined cycle, comparing the count results for every two different combinations, and detecting whether the compared clock signals match or not, and the clock signal comparing means. Means for selecting and outputting one of the plurality of clock signals based on a comparison result of A clock signal selecting unit that enables to select a clock signal to be selected without depending on a comparison result of the clock signal comparing unit by a signal; and Read / write control means for transmitting the setting signal to the clock signal selection means.
【０００９】また、本発明の多重冗長クロック信号セレ
クタは、密結合方式のクロック信号の供給による計算機
装置の含む多重冗長演算部に対するクロック信号の供給
を行うものとした構成を有する。Also, the multiple redundant clock signal selector of the present invention has a configuration in which a clock signal is supplied to a multiple redundant operation unit included in a computer device by supplying a clock signal of a tightly coupled system.
【００１０】また、本発明の多重冗長クロック信号セレ
クタは、粗結合方式のクロック信号の供給による計算機
装置の含む多重冗長演算部に対するクロック信号の供給
を行うものとした構成を有する。Further, the multiple redundant clock signal selector of the present invention has a configuration in which a clock signal is supplied to a multiple redundant operation unit included in a computer device by supplying a clock signal of a coarse coupling method.
【００１１】また、本発明の多重冗長クロック信号セレ
クタは、全体を高集積ＩＣとして形成した構成を有す
る。Further, the multiple redundant clock signal selector of the present invention has a configuration in which the whole is formed as a highly integrated IC.
【００１２】[0012]
【発明の実施の形態】高信頼性を確保すべく多重冗長化
を施した、計算機装置の演算部に対する従来のクロック
信号の供給では、クロック信号の多重化のための回路の
複雑化、大型化が避けられず、また回路規模増大がもた
らす故障率増加が避けられなかった。本発明において
は、図１に示す破線で示す如く、付与すべき多重冗長性
に基づいて設定する複数の発振器 1-1〜1-N からのクロ
ック信号源 101-1〜101-N を分周器22-1〜22-Nにより実
際に使用する周波数まで分周してクロック信号221-1 〜
221-N となし、これらをカウンタ24-1〜24-Nでカウント
し、比較タイミング制御部21からのタイミング制御信号
211 により、カウントの値を所定の周期で比較器25-1〜
25-Nに出力して、比較器25-1〜25-Nにおいてクロック信
号に不一致がないかを検出する。この比較は、相異なる
２つづつのカウンタのカウント値ごとに行われる。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the conventional clock signal supply to the arithmetic unit of a computer device which has been subjected to multiple redundancy to ensure high reliability, the circuit for multiplexing the clock signal becomes complicated and large. However, an increase in the failure rate caused by an increase in the circuit scale cannot be avoided. In the present invention, as shown by the broken line in FIG. 1, the clock signal sources 101-1 to 101-N from the plurality of oscillators 1-1 to 1-N set based on the multiple redundancy to be provided are frequency-divided. The frequency is divided to the frequency actually used by the units 22-1 to 22-N, and the clock signal 221-1 to
221-N, these are counted by counters 24-1 to 24-N, and the timing control signal from the comparison timing control unit 21 is
According to 211, the value of the count is changed at a predetermined cycle by the comparators 25-1 to 25-1.
25-N, and the comparators 25-1 to 25-N detect whether or not there is a mismatch in the clock signals. This comparison is performed for each of two different counter values.
【００１３】比較結果に不一致があった時には、セレク
タ制御部27に不一致検出信号251-1〜251-N を出力し、
セレクタ制御部27では各比較器からの不一致検出信号に
基づいて異常な発振器を判定し、セレクタ28を制御して
正常な発振器からのクロック信号に切り替える。このよ
うにして、簡素な構成により、発振器のクロック信号の
停止や、周波数変動などの異常を検出し、正常な発振器
からのクロック信号を選択することができることを発明
の実施の形態としている。When there is a mismatch in the comparison result, a mismatch detection signal 251-1 to 251-N is output to the selector control unit 27,
The selector control unit 27 determines an abnormal oscillator based on the mismatch detection signal from each comparator, and controls the selector 28 to switch to a clock signal from a normal oscillator. As described above, according to the embodiment of the present invention, it is possible to detect a stop of the clock signal of the oscillator, an abnormality such as a frequency variation, and select a clock signal from a normal oscillator with a simple configuration.
【００１４】[0014]
【実施例】次に、本発明について図面を参照して詳細に
説明する。図１は、本発明の一実施例の構成を示すブロ
ック図である。図１に示す実施例は、所望の冗長度に基
づいて設定する複数Ｎ個の発振器1-1,1-2,……,1-Nと、
本発明に直接かかわる、破線で囲んで示す高集積ＩＣ化
構成の多重冗長クロック信号セレクタ２とを備える。多
重冗長クロック信号セレクタ２は、Ｎ個の発振器1-1,1-
2,……,1-Nの出力するクロック信号源101-1,101-2,…
…,101-Nを分周してクロック信号221-1,221-2,……,221
-Nを出力するＮ個の分周器22-1,22-2,……,22-N と、Ｎ
個の分周器の出力するクロック信号221-1,221-2,……,2
21-Nを所定の周期でカウントするＮ個のカウンタ24-1,2
4-2,……,24-N と、これらＮ個のカウンタのカウント値
をラッチするＮ個のラッチ回路23-1,23-2,……,23-N
と、Ｎ個のカウンタ24-1〜24-Nのカウント値を相異なる
カウンタ間で比較するＮ個の比較器25-1,25-2,……,25-
N と、カウンタ24-1〜24-Nのカウントタイミングと比較
器25-1〜25-Nの比較処理のタイミングとを制御する比較
タイミング制御部21と、Ｎ個の比較器25-1〜25-Nの比較
出力に基づいて出力すべきクロック信号を選択するセレ
クタ制御部27と、セレクタ制御部27の制御の下にクロッ
ク信号を選択するセレクタ28と、Ｎ個のラッチ回路23-1
〜23-Nのラッチデータを読み出すとともに、セレクタ制
御部27に対する選択クロック信号の強制指定を行うＲ
（書込み）／Ｗ（読出し）制御部26とを備える。Next, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention. The embodiment shown in FIG. 1 includes a plurality of N oscillators 1-1, 1-2,..., 1-N that are set based on a desired redundancy.
A multi-redundant clock signal selector 2, which is directly related to the present invention and has a highly integrated IC configuration shown by a broken line. The multiple redundant clock signal selector 2 includes N oscillators 1-1,1-
2, ……, 1-N output clock signal sources 101-1,101-2,…
…, 101-N is divided and clock signals 221-1, 221-2,…, 221
N dividers 22-1, 22-2,..., 22-N that output -N, and N
Clock signals 221-1, 221-2,..., 2 output from the frequency dividers
N counters 24-1, 2 that count 21-N at a predetermined cycle
4-2, ..., 24-N and N latch circuits 23-1,23-2, ..., 23-N for latching the count values of these N counters
And N comparators 25-1, 25-2,..., 25-, which compare the count values of N counters 24-1 to 24-N between different counters.
N, a comparison timing control unit 21 for controlling the count timing of the counters 24-1 to 24-N and the timing of the comparison processing of the comparators 25-1 to 25-N, and N comparators 25-1 to 25 A selector control unit 27 for selecting a clock signal to be output based on the comparison output of -N, a selector 28 for selecting a clock signal under the control of the selector control unit 27, and N latch circuits 23-1
To 23-N, and forcibly designate the selected clock signal to the selector control unit 27.
(Write) / W (read) controller 26.
【００１５】これら各構成内容のうち、比較タイミング
制御部21と、分周器22-1〜22-N、カウンタ24-1〜24-Nお
よび比較器25-1〜25-Nがクロック信号比較手段を形成
し、セレクタ制御部27とセレクタ28とがクロック信号選
択手段を形成し、またＲ／Ｗ制御部26が読出し／書込み
制御手段を形成する。Among these components, the comparison timing control unit 21, the frequency dividers 22-1 to 22-N, the counters 24-1 to 24-N, and the comparators 25-1 to 25-N compare clock signals. The selector control unit 27 and the selector 28 form a clock signal selection unit, and the R / W control unit 26 forms a read / write control unit.
【００１６】次に、実施例の動作について説明する。発
振器1-1 〜1-N からのクロック信号源 101-1〜101-N を
それぞれ対応する分周器22-1〜22-Nにより使用するクロ
ック信号の周波数まで分周し、クロック信号221-1〜221
-N として送出する。各分周器からのクロック信号 221-
1〜221-N は、それぞれ対応するカウンタ24-1〜24-Nと
セレクタ28とに出力される。各カウンタにおいて、分周
器からのクロック信号を比較タイミング制御部21の送出
するタイミング制御信号211 で指定される所定の期間カ
ウントし、カウント値241-1 〜241-N を比較器25-1〜25
-Nで相異なる比較器のカウント値ごとに相互比較し、不
一致がないかどうかを検出する。Next, the operation of the embodiment will be described. The clock signal sources 101-1 to 101-N from the oscillators 1-1 to 1-N are frequency-divided by the corresponding frequency dividers 22-1 to 22-N to the frequency of the clock signal to be used. 1 to 221
Send as -N. Clock signal 221- from each divider
1 to 221-N are output to the corresponding counters 24-1 to 24-N and the selector 28, respectively. In each counter, the clock signal from the frequency divider is counted for a predetermined period specified by the timing control signal 211 transmitted from the comparison timing control unit 21, and the count values 241-1 to 241-N are compared with the comparators 25-1 to 25-1. twenty five
With -N, the values are compared with each other for each of the count values of the different comparators, and whether or not there is a mismatch is detected.
【００１７】比較器で不一致が検出された時は、不一致
検出信号251-1 〜251-N をハイレベルとなしてセレクタ
制御部27に出力する。セレクタ制御部27では、各比較器
から提供される不一致検出信号から異常な発振器を同定
し、セレクタ28に切替制御信号271 を出力して正常な発
振器からの正常クロック信号281 を出力せしめる。When the comparator detects a mismatch, the comparator sets the mismatch detection signals 251-1 to 251-N to a high level and outputs it to the selector control unit 27. The selector control unit 27 identifies an abnormal oscillator from the mismatch detection signal provided from each comparator, and outputs a switching control signal 271 to the selector 28 to output a normal clock signal 281 from the normal oscillator.
【００１８】比較タイミング制御部21は、発振器 1-1〜
1-N からのクロック信号源 101-1〜101-Nを論理積加算
し、すべてのクロック信号源が存在するときのみ所定の
期間でカウンタ24-1〜24-Nと比較器25-1〜25-Nにそれぞ
れカウントと比較を実行させるように制御する。The comparison timing control unit 21 includes oscillators 1-1 to
The logical product of the clock signal sources 101-1 to 101-N from 1-N is added, and only when all the clock signal sources are present, the counters 24-1 to 24-N and the comparator 25-1 to Control to make 25-N execute count and comparison respectively.
【００１９】Ｒ／Ｗ制御部26は、多重冗長クロック信号
セレクタ２を外部の図示しない上位装置から提供される
Ｒ／Ｗ制御部制御信号261 と読出し／設定信号262 の制
御の下に制御して、カウンタ24-1〜24-Nのカウント値を
ラッチ回路23-1〜23-Nに読み出す制御をラッチ回路制御
信号 263-1〜263-N によって行い、ラッチ回路23-1〜23
-Nに読出したラッチデータ 231-1〜231-N を、外部の上
位装置に送出する。The R / W control unit 26 controls the multiple redundant clock signal selector 2 under the control of an R / W control unit control signal 261 and a read / set signal 262 provided from an external higher-level device (not shown). The control of reading the count values of the counters 24-1 to 24-N to the latch circuits 23-1 to 23-N is performed by the latch circuit control signals 263-1 to 263-N, and the latch circuits 23-1 to 23-N
Sends the latch data 231-1 to 231-N read out to -N to the external host device.
【００２０】これにより、発振器 1-1〜1-N の異常がな
いかどうかを任意のタイミングで実現できるようにして
いる。また、外部の上位装置からＲ／Ｗ制御部26に提供
される設定信号264 によりセレクタ制御部27を制御し
て、セレクタ28の設定値を読み出したり任意の発振器の
出力設定も可能にしている。Thus, it is possible to determine at an arbitrary timing whether or not there is any abnormality in the oscillators 1-1 to 1-N. Further, the selector control unit 27 is controlled by a setting signal 264 provided from an external host device to the R / W control unit 26, so that the set value of the selector 28 can be read and the output of an arbitrary oscillator can be set.
【００２１】図２は、密結合方式の計算装置に対する本
発明の多重冗長クロック信号セレクタの適用例を示すブ
ロック図である。複数の発振器1-1,1-2,……,1-Nからの
クロック信号源5-1,5-2,……,5-Nを多重冗長クロック信
号セレクタ２に入力して、各発振器間の比較を行い、正
常な発振器からのクロック信号を演算部3-1,3-2,……,3
-Nに供給する。各演算部 3-1〜3-Nは多重冗長クロック
信号セレクタ２から同一のクロック信号が供給されるた
め、完全に同期して動作する。図２ではなお、インタフ
ェース（Ｉ／Ｆ)4-1,4-2，……,4-Nと、出力データ7-1,
7-2,……,7-Nとを併記して示す。FIG. 2 is a block diagram showing an example of application of the multiple redundant clock signal selector of the present invention to a tightly coupled computing device. The clock signal sources 5-1, 5-2,..., 5-N from the plurality of oscillators 1-1, 1-2,. And a clock signal from a normal oscillator is calculated by the operation units 3-1, 3-2,..., 3
-N. Since the same clock signal is supplied from the multiple redundant clock signal selector 2 to each of the arithmetic units 3-1 to 3-N, they operate completely synchronously. In FIG. 2, the interface (I / F) 4-1, 4-2,..., 4-N and the output data 7-1,
7-2, ..., 7-N are shown together.
【００２２】図３は、粗結合方式の計算装置に対する本
発明の多重冗長クロック信号セレクタの運用例を示すブ
ロック図である。粗結合方式の計算装置の場合は、演算
部10-1,10-2,……,10-N は、それぞれ独立した発振器9-
1,9-2,……,9-Nにより動作している。ただし、各演算部
に付随しているインタフェース（Ｉ／Ｆ）11-1,11-2,…
…,11-N から外部に出力する場合は共通のクロックによ
り同期する必要があり、そこに多重冗長クロック信号セ
レクタ２を用いる。FIG. 3 is a block diagram showing an example of the operation of the multiple redundant clock signal selector of the present invention with respect to a coarsely coupled computing device. In the case of the coarse-coupling type computing device, the arithmetic units 10-1, 10-2,...
1,9-2, ..., 9-N. However, the interfaces (I / F) 11-1, 11-2,...
.., 11-N must be synchronized by a common clock, and the multiple redundant clock signal selector 2 is used there.
【００２３】この図３に示す場合も、図１の密結合方式
の場合と同様であり、複数の発振器8-1,8-2,……,8-Nか
らのクロック信号源81-1,81-2,……,81-N を多重冗長ク
ロック信号セレクタ２に入力して各発振器間の比較を行
い、正常な発振器からのクロック信号を冗長なＩ／Ｆに
供給する。このようにして、簡素な構成でクロック信号
の多重冗長化が実現できる。The case shown in FIG. 3 is the same as the case of the tightly coupled system shown in FIG. 1, and the clock signal source 81-1 from a plurality of oscillators 8-1, 8-2,... 81-2,..., 81-N are input to the multiple redundant clock signal selector 2 to compare the oscillators, and to supply a clock signal from a normal oscillator to the redundant I / F. In this way, multiple redundancy of the clock signal can be realized with a simple configuration.
【００２４】[0024]
【発明の効果】以上説明したように本発明は、複数のク
ロック信号を所定の周期でカウントした値を相互比較し
た結果に基づいて、正常なクロック信号を選択する回路
を高集積ＩＣで実現することにより、高信頼計算機装置
において、クロック信号の多重化を簡素な構成で実現で
きるとともに、高信頼計算機装置の信頼性を著しく向上
させることができる効果を有する。As described above, according to the present invention, a circuit for selecting a normal clock signal based on a result of comparing values obtained by counting a plurality of clock signals at a predetermined cycle is realized by a highly integrated IC. Thus, in the highly reliable computer device, the multiplexing of the clock signal can be realized with a simple configuration, and the reliability of the highly reliable computer device can be significantly improved.
【図１】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図２】密結合方式のクロック信号の供給による計算機
装置の多重冗長演算部との組合せ運用例を示すブロック
図である。FIG. 2 is a block diagram showing an example of a combination operation with a multiple redundant operation unit of a computer device by supplying a clock signal of a tightly coupled system.
【図３】粗結合方式のクロック信号の供給による計算機
装置の多重冗長演算部との組合せ運用例を示すブロック
図である。FIG. 3 is a block diagram showing an example of a combination operation with a multiple redundant operation unit of a computer device by supplying a clock signal of a coarse coupling method.
1-1 〜1-N 発振器 ２ 多重冗長クロック信号セレクタ 3-1 〜3-N 演算部 4-1 〜4-N インタフェース 8-1 〜8-N 発振器 9-1 〜9-N 発振器 10-1〜10-N 演算部 11-1〜11-N インタフェース 21 比較タイミング制御部 22-1〜22-N 分周器 23-1〜23-N ラッチ回路 24-1〜24-N カウンタ 25-1〜25-N 比較器 26 Ｒ／Ｗ制御部 27 セレクタ制御部 28 セレクタ 1-1 to 1-N oscillator 2 Multiple redundant clock signal selector 3-1 to 3-N operation unit 4-1 to 4-N interface 8-1 to 8-N oscillator 9-1 to 9-N oscillator 10-1 ~ 10-N arithmetic unit 11-1 ~ 11-N interface 21 comparison timing control unit 22-1 ~ 22-N frequency divider 23-1 ~ 23-N latch circuit 24-1 ~ 24-N counter 25-1 ~ 25-N comparator 26 R / W control unit 27 selector control unit 28 selector
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/06 G06F 1/04 G06F 15/16──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) G06F 1/06 G06F 1/04 G06F 15/16
Claims (4)
成る計算機装置の多重冗長演算部を駆動するクロック
を、所望の冗長度に基づいて予め設定した複数の発振器
の出力する同一周波数のクロック信号源に基づいて生成
したクロック信号から高信頼性のクロック信号を選択す
ることにより供給する多重冗長クロック信号セレクタで
あって、前記複数の発振器の分周出力として生成した複
数のクロック信号を所定の周期でカウントしつつ、カウ
ント結果を相異る２つづつの組合せごとに比較して比較
したクロック信号の一致もしくは不一致を検出するクロ
ック信号比較手段と、前記クロック信号比較手段の比較
結果に基づいて前記複数のクロック信号から１つを選択
して出力するとともに外部から受ける設定信号により前
記クロック信号比較手段の比較結果に依存することなく
選択すべきクロック信号を選択することを可能とするク
ロック信号選択手段と、前記クロック信号比較手段の比
較結果を外部に読み出させるとともに前記クロック信号
選択手段に対する前記設定信号の送出を行う読出し／書
込み制御手段とを備えることを特徴とする多重冗長クロ
ック信号セレクタ。1. A clock for driving a multiple redundant operation unit of a computer device multiplexed to ensure a desired high reliability is supplied to a clock of the same frequency output from a plurality of oscillators set in advance based on a desired redundancy. A multiple redundant clock signal selector that supplies a high-reliability clock signal by selecting a high-reliability clock signal from a clock signal generated based on a clock signal source, wherein the plurality of clock signals generated as frequency-divided outputs of the plurality of oscillators are predetermined. A clock signal comparing means for detecting a match or mismatch of clock signals compared by comparing the count results for each of two different combinations while counting at a period of, and based on the comparison result of the clock signal comparing means. One of the plurality of clock signals is selected and output, and the clock signal comparing means is controlled by a setting signal received from outside. Clock signal selecting means for enabling selection of a clock signal to be selected without depending on the comparison result of the stage; and reading the comparison result of the clock signal comparing means to the outside, A multiple redundant clock signal selector, comprising: read / write control means for transmitting a setting signal.
計算機装置の含む多重冗長演算部に対するクロック信号
の供給を行うものとしたことを特徴とする請求項１記載
の多重冗長クロック信号セレクタ。2. The multi-redundant clock signal selector according to claim 1, wherein a clock signal is supplied to a multi-redundant operation unit included in the computer device by supplying a clock signal of a tightly coupled system.
計算機装置の含む多重冗長演算部に対するクロック信号
の供給を行うものとしたことを特徴とする請求項１記載
の多重冗長クロック信号セレクタ。3. The multi-redundant clock signal selector according to claim 1, wherein a clock signal is supplied to a multi-redundant operation unit included in the computer device by supplying a clock signal of a loose coupling method.
有することを特徴とする請求項１記載の多重冗長クロッ
ク信号セレクタ。4. The multiple redundant clock signal selector according to claim 1, wherein said selector has a configuration in which the whole is formed as a highly integrated IC.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188869A JP2755253B2 (en) | 1996-06-28 | 1996-06-28 | Multiple redundant clock signal selector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188869A JP2755253B2 (en) | 1996-06-28 | 1996-06-28 | Multiple redundant clock signal selector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1020961A JPH1020961A (en) | 1998-01-23 |
| JP2755253B2 true JP2755253B2 (en) | 1998-05-20 |
Family
ID=16231304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8188869A Expired - Lifetime JP2755253B2 (en) | 1996-06-28 | 1996-06-28 | Multiple redundant clock signal selector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755253B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6578155B1 (en) * | 2000-03-16 | 2003-06-10 | International Business Machines Corporation | Data processing system with adjustable clocks for partitioned synchronous interfaces |
| JP4825699B2 (en) * | 2007-02-05 | 2011-11-30 | 株式会社東芝 | Fail-safe CPU operation monitoring device |
| JP5618345B2 (en) * | 2009-07-29 | 2014-11-05 | 日本信号株式会社 | Duplex data processing circuit |
| JP7003652B2 (en) | 2017-12-27 | 2022-01-20 | セイコーエプソン株式会社 | Oscillators, clock signal generators, electronic devices and mobiles |
| JPWO2023175685A1 (en) | 2022-03-14 | 2023-09-21 |
-
1996
- 1996-06-28 JP JP8188869A patent/JP2755253B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1020961A (en) | 1998-01-23 |
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