JP2753285B2 - Semiconductor storage device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば、使用可
能な記憶領域を部分的に活かすことで部分製品として供
されるダイナミック型RAM（ランダム・アクセス・メモ
リ）等に利用して特に有効な技術に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, for example, a dynamic RAM (random access RAM) provided as a partial product by partially utilizing an available storage area.・ Technologies related to technologies that are particularly effective when used for memories.

〔従来の技術〕[Conventional technology]

直交して配置される複数のデータ線とワード線ならび
にこれらのデータ線及びワード線の交点に格子状に配置
される複数のダイナミック型メモリセルとを含むメモリ
アレイを基本構成とするダイナミック型RAMがある。こ
れらのダイナミック型RAMには、障害が検出されたデー
タ線又はワード線を予めメモリアレイに設けられた冗長
データ線又は冗長ワード線に切り換えるための冗長アド
レス切り換え回路が設けられ、製品歩留りの改善が図ら
れる。A dynamic RAM based on a memory array including a plurality of data lines and word lines arranged orthogonally and a plurality of dynamic memory cells arranged in a grid at the intersections of these data lines and word lines is known. is there. These dynamic RAMs are provided with a redundant address switching circuit for switching a data line or a word line in which a failure has been detected to a redundant data line or a redundant word line provided in a memory array in advance, thereby improving the product yield. It is planned.

冗長アドレス切り換え回路を備えるダイナミック型RA
Mについては、例えば、日経マグロウヒル社発行、1985
年６月３日付『日経エレクトロニクス』の第209頁〜第2
31頁に記載されている。Dynamic RA with redundant address switching circuit
For M, for example, published by Nikkei McGraw-Hill, 1985
Pages 209 to 2 of “Nikkei Electronics” dated June 3, 2016
It is described on page 31.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上記に記載されるような従来のダイナミック型RAMに
おいて、障害が検出されたデータ線及びワード線の数が
メモリアレイに設けられた冗長データ線及び冗長ワード
線の数を超える場合、冗長アドレス切り換え回路はすべ
ての障害を救済することができない。このとき、ダイナ
ミック型RAMは製品仕様を満足しない不良品とされ、そ
の製品歩留りは低下する。In the conventional dynamic RAM described above, if the number of data lines and word lines in which a failure is detected exceeds the number of redundant data lines and redundant word lines provided in the memory array, a redundant address switching circuit Cannot remedy all obstacles. At this time, the dynamic RAM is regarded as a defective product that does not satisfy the product specifications, and the product yield is reduced.

これに対処するため、本願発明者等は、比較的多数の
障害が発生したダイナミック型RAMの使用可能な記憶領
域を活かして、所期の目標の二分の一あるいは四分の一
の記憶容量を有する部分製品を形成し、例えばゲーム用
メモリ等に供することを考えた。To cope with this, the inventors of the present application made use of the available storage area of the dynamic RAM in which a relatively large number of faults occurred, and reduced the storage capacity to one half or one quarter of the intended target. It was conceived to form a partial product having the product and provide it to, for example, a game memory.

ところが、上記のような部分製品では、例えば最上位
ビットのアドレス信号のみが無効となるようにそのアド
レス空間が固定されるため、例えば第５図に斜線で示さ
れるように、データ線又はワード線の障害が記憶領域の
片側に偏って発生した場合にのみ救済が実現される。し
たがって、例えば第２図に斜線で示されるように、デー
タ線の障害が非反転内部アドレス信号ayi−２により指
定される記憶領域に限定されるような場合等には、記憶
領域の二分の一が使用可能な状態であるにもかかわら
ず、救済できない。その結果、ダイナミック型RAMの製
品歩留りは充分改善されず、その低コスト化が制限され
る。However, in such a partial product, the address space is fixed so that, for example, only the address signal of the most significant bit becomes invalid. Therefore, for example, as indicated by hatching in FIG. Is relieved only when the failure occurs in one side of the storage area. Therefore, for example, as shown by hatching in FIG. 2, when the failure of the data line is limited to the storage area specified by the non-inverted internal address signal ay-2, the half of the storage area is used. Cannot be remedied even though is in a usable state. As a result, the product yield of the dynamic RAM is not sufficiently improved, and its cost reduction is limited.

この発明の目的は、ダイナミック型RAM等の半導体記
憶装置の製品歩留りをさらに改善し、その低コスト化を
推進することにある。An object of the present invention is to further improve the product yield of semiconductor memory devices such as dynamic RAMs and promote cost reduction.

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means for solving the problem]

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
ダイナミック型RAM等のアドレスバッファの前段又は後
段に、対応するヒューズ手段が切断されることでアドレ
ス信号の所定ビットを入れ換えるアドレス切り換え回路
を設け、またデータ入出力回路の前段又は後段に、対応
するヒューズ手段が切断されることでデータ信号の所定
ビットを入れ換えるデータ切り換え回路を設けるもので
ある。The outline of a typical invention disclosed in the present application will be briefly described as follows. That is,
An address switching circuit for replacing a predetermined bit of an address signal by cutting a corresponding fuse means is provided at a stage preceding or succeeding an address buffer such as a dynamic RAM, and a corresponding fuse is located before or after a data input / output circuit. A data switching circuit for replacing a predetermined bit of the data signal by disconnecting the means is provided.

〔作用〕[Action]

上記した手段によれば、データ線又はワード線に比較
的多数の障害が発生した場合でも、使用可能な記憶領域
のみを部分的に活かして、所期の目的の数分の一の記憶
容量を有しかつ共通のアドレス空間ならびにビット構成
を有する部分製品を形成できる。これにより、ダイナミ
ック型RAM等の製品歩留りをさらに改善し、その低コス
ト化を推進することができる。According to the above-described means, even when a relatively large number of faults occur in the data lines or the word lines, only a part of the usable storage area is utilized to reduce the storage capacity to a fraction of the intended purpose. It is possible to form partial products having a common address space and a common bit configuration. As a result, the yield of products such as dynamic RAMs can be further improved, and the cost can be reduced.

〔実施例〕〔Example〕

第４図には、この発明が適用だれたダイナミック型RA
Mの一実施例のブロック図が示されている。また、第３
図には、第４図のダイナミック型RAMのカラムアドレス
切り換え回路CAXの一実施例の回路図が示され、第１図
及び第２図には、第３図のカラムアドレス切り換え回路
CAXを用いたアドレス切り換え方式の概念図が示されて
いる。これらの図をもとに、この実施例のダイナミック
型RAMの構成と動作の概要ならびにその特徴について説
明する。なお、第３図の各回路素子ならびに第４図の各
ブロックを構成する回路素子は、公知の半導体集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上に形成される。FIG. 4 shows a dynamic RA to which the present invention is applied.
A block diagram of one embodiment of M is shown. Also, the third
4 is a circuit diagram of an embodiment of the column address switching circuit CAX of the dynamic RAM shown in FIG. 4, and FIGS. 1 and 2 show the column address switching circuit of FIG.
A conceptual diagram of an address switching method using CAX is shown. With reference to these figures, an outline of the configuration and operation of the dynamic RAM of this embodiment and its features will be described. The circuit elements shown in FIG. 3 and the circuit elements constituting each block shown in FIG. 4 are not particularly limited by a known semiconductor integrated circuit manufacturing technique, but may be formed on a single semiconductor substrate such as single crystal silicon. Formed.

第４図において、メモリアレイMARYは、同図の水平方
向に平行して配置される複数の相補データ線と、垂直方
向に平行して配置される複数のワード線ならびにこれら
の相補データ線とワード線の交点に格子状に配置される
複数のダイナミック型メモリセルとを含む。In FIG. 4, a memory array MARY includes a plurality of complementary data lines arranged in parallel in the horizontal direction in FIG. 4, a plurality of word lines arranged in parallel in the vertical direction, and these complementary data lines and word lines. And a plurality of dynamic memory cells arranged in a grid at the intersections of the lines.

メモリアレイMARYを構成する相補データ線は、その一
方において、センスアンプSAの対応する単位増幅回路に
結合され、その他方において、カラムスイッチCSWの対
応するスイッチMOSFETに結合される。One of the complementary data lines constituting the memory array MARY is coupled to a corresponding unit amplifier circuit of the sense amplifier SA, and the other is coupled to a corresponding switch MOSFET of the column switch CSW.

センスアンプSAは、メモリアレイMARYの各相補データ
線に対応して設けられる複数の単位増幅回路を含む。こ
れらの単位増幅回路は、タイミング発生回路TGから供給
されるタイミング信号φpaに従って、選択体に動作状態
とされる。この動作状態において、センスアンプSAの各
単位増幅回路は、メモリアレイMARYの選択されたワード
線に結合される複数のメモリセルから対応する相補デー
タ線を介して出力される微小読み出し信号を増幅し、ハ
イレベル又はロウレベルの２値読み出し信号とする。The sense amplifier SA includes a plurality of unit amplifier circuits provided corresponding to each complementary data line of the memory array MARY. These unit amplifier circuits are activated by the selector according to the timing signal φpa supplied from the timing generation circuit TG. In this operation state, each unit amplifier circuit of the sense amplifier SA amplifies the minute read signal output from the plurality of memory cells coupled to the selected word line of the memory array MARY via the corresponding complementary data line. , A high-level or low-level binary read signal.

カラムスイッチCSWは、メモリアレイMARYの各相補デ
ータ線に対応して設けられる複数対のスイッチMOSFETを
含む。これらのスイッチMOSFETの一方は、前述のよう
に、メモリアレイMARYの対応する相補データ線にそれぞ
れ結合され、その他方は、相補共通データ線の非反転信
号線CD及び反転信号線▲▼に交互に共通結合され
る。各対のスイッチMOSFETのゲートはそれぞれ共通結合
され、カラムアドレスデコーダCADから対応するデータ
線選択信号がそれぞれ供給される。The column switch CSW includes a plurality of pairs of switch MOSFETs provided corresponding to each complementary data line of the memory array MARY. As described above, one of these switch MOSFETs is coupled to a corresponding complementary data line of the memory array MARY, and the other is alternately connected to a non-inverted signal line CD and an inverted signal line ▲ ▼ of a complementary common data line. Commonly combined. The gates of each pair of switch MOSFETs are commonly coupled, and a corresponding data line selection signal is supplied from the column address decoder CAD.

カラムスイッチCSWの各対のスイッチMOSFETは、対応
する上記データ線選択信号が択一的にハイレベルとされ
ることで、選択的にオン状態となる。その結果、メモリ
アレイMARYの対応する相補データ線を、上記相補共通デ
ータ線CD・▲▼に選択的に接続状態とする。The switch MOSFETs of each pair of the column switches CSW are selectively turned on when the corresponding data line selection signal is alternatively set to a high level. As a result, the corresponding complementary data line of the memory array MARY is selectively connected to the complementary common data line CD.

カラムアドレスデコーダCADには、特に制限されない
が、カラムアドレス切り換え回路CAXからｉ＋１ビット
の相補内部アドレス信号ａyo〜ａyi（ここで、例えば非
反転内部アドレス信号ayo及び反転内部アドレス信号▲
▼をあわせて相補内部アドレス信号ａyoのように
表す。以下同様）が供給され、タイミング発生回路TGか
らタイミング信号φｙが供給される。A column address decoder CAD is not particularly limited, a column address switching circuit CAX from i + 1 complementary internal address signal bits a yo~ a yi (where for example a non-inverted internal address signals ayo and the inverted internal address signals ▲
Together with ▼, it is represented as a complementary internal address signal ayo. The same applies hereinafter), and the timing signal φy is supplied from the timing generation circuit TG.

カラムアドレスデコーダCADは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダCADは、上記相補内部アドレス信号ａyo〜ａyiをデコ
ードし、対応する上記データ線選択信号を択一的にハイ
レベルの選択状態とする。The column address decoder CAD is selectively activated by setting the timing signal φy to a high level. In this operating state, the column address decoder CAD decodes the complementary internal address signals a yo~ a yi, a corresponding said data line selection signal to a selected state of alternatively high level.

カラムアドレス切り換え回路CAXには、特に制限され
ないが、カラムアドレスバッファCABから、図示されな
いｉ＋１ビットの相補内部アドレス信号ｙｏ〜ｙｉが供
給される。The column address switching circuit CAX is not particularly limited, from the column address buffer CAB, complementary i + 1 bits (not shown) internal address signals y O ~ y i are supplied.

カラムアドレス切り換え回路CAXは、特に制限されな
いが、第３図に示されるように、最上位ビットの相補内
部アドレス信号ｙｉに対応して設けられる２個のヒュー
ズ手段F1及びF2と、相補内部アドレス信号ｙｉ−１及び
ｙｉ−２に対応して１個ずつ設けられるヒューズ手段F3
及びF4とを含む。このうち、ヒューズ手段F1の一方は、
回路の接地電位に結合され、その他方は、インバータ回
路N1の入力端子に結合され、さらにプルアップ抵抗R1を
介して回路の電源電圧に結合される。インバータ回路N1
の出力信号は、内部信号c1として、ナンドゲート回路G1
及びG2の第２の入力端子に供給され、またナンドゲート
回路G3の一方の入力端子に供給される。同様に、ヒュー
ズ手段F2の一方は、回路の接地電位に結合され、その他
方は、インバータ回路N2の入力端子に結合され、さらに
プルアップ抵抗R2を介して回路の電源電圧に結合され
る。インバータ回路N2の出力信号は、内部信号c2とし
て、ナンドゲート回路G1及びG2の第３の入力端子に供給
され、またナンドゲート回路G4の一方の入力端子に供給
される。Column address switching circuit CAX is not particularly limited, as shown in FIG. 3, two fuse means F1 and F2 provided corresponding to the complementary internal address signals y i of the most significant bit, complementary internal address Signals y i-1 and
fuse means F3 provided one by one corresponding to y i-2
And F4. Among these, one of the fuse means F1 is:
The other end is coupled to the ground potential of the circuit, the other end is coupled to the input terminal of the inverter circuit N1, and further coupled to the power supply voltage of the circuit via a pull-up resistor R1. Inverter circuit N1
The output signal of the NAND gate circuit G1 is used as the internal signal c1.
And G2, and to one input terminal of a NAND gate circuit G3. Similarly, one of the fuse means F2 is coupled to the ground potential of the circuit, the other is coupled to the input terminal of the inverter circuit N2, and further coupled to the power supply voltage of the circuit via a pull-up resistor R2. The output signal of the inverter circuit N2 is supplied as an internal signal c2 to the third input terminals of the NAND gate circuits G1 and G2, and to one input terminal of the NAND gate circuit G4.

ナンドゲート回路G1の第１の入力端子には、反転内部
アドレス信号▲▼が供給され、その出力信号は、上
記ナンドゲート回路G3の他方の入力端子に供給される。
ナンドゲート回路G3の出力信号は、反転内部信号▲
▼として、ナンドゲート回路G5の第１の入力端子に供
給され、さらにナンドゲート回路G6及びG7の一方の入力
端子に供給される。同様に、ナンドゲート回路G2の第１
の入力端子には、非反転内部アドレス信号yiが供給さ
れ、その出力信号は、上記ナンドゲート回路G4の他方の
入力端子に供給される。ナンドゲート回路G4の出力信号
は、非反転内部信号gyiとして、ナンドゲート回路G8の
第１の入力端子に供給され、さらにナンドゲート回路G9
及びG10の一方の入力端子に供給される。A first input terminal of the NAND gate circuit G1 is supplied with an inverted internal address signal ▼, and an output signal thereof is supplied to the other input terminal of the NAND gate circuit G3.
The output signal of the NAND gate circuit G3 is the inverted internal signal ▲
As ▼, the signal is supplied to the first input terminal of the NAND gate circuit G5, and further supplied to one input terminal of the NAND gate circuits G6 and G7. Similarly, the first of the NAND gate circuit G2
Is supplied with a non-inverted internal address signal yi, and the output signal is supplied to the other input terminal of the NAND gate circuit G4. The output signal of the NAND gate circuit G4 is supplied as a non-inverted internal signal gyi to a first input terminal of the NAND gate circuit G8.
And G10 are supplied to one input terminal.

これらのことから、ヒューズ手段F1及びF2が切断され
ない初期の状態において、内部信号C1及びC2はともにハ
イレベルとされる。このため、反転内部信号▲▼
及び非反転内部信号gyiは、対応する反転内部アドレス
信号▲▼又は非反転内部アドレス信号yiに選択的に
ハイレベル又はロウレベルとされる。しかし、上記ヒュ
ーズ手段F1のみが切断されると、内部信号C1はロウレベ
ルとされ、内部信号C2はハイレベルのままとされる。こ
のため、反転内部信号▲▼はハイレベルに固定さ
れ、非反転内部信号gyiはロウレベルに固定される。同
様に、ヒューズ手段F2のみが切断されると、内部信号C2
はロウレベルとされ、内部信号C1はハイレベルのままと
される。このため、反転内部信号▲▼はロウレベ
ルに固定され、非反転内部信号gyiはハイレベルに固定
される。For these reasons, in the initial state in which the fuse means F1 and F2 are not blown, the internal signals C1 and C2 are both at a high level. Therefore, the inverted internal signal ▲ ▼
And the non-inverted internal signal gyi are selectively set to a high level or a low level in response to the corresponding inverted internal address signal ▼ or non-inverted internal address signal yi. However, when only the fuse means F1 is cut, the internal signal C1 is set to the low level, and the internal signal C2 is maintained at the high level. Therefore, the inverted internal signal 信号 is fixed at a high level, and the non-inverted internal signal gyi is fixed at a low level. Similarly, if only the fuse means F2 is blown, the internal signal C2
Is at a low level, and the internal signal C1 remains at a high level. Therefore, the inverted internal signal 信号 is fixed at a low level, and the non-inverted internal signal gyi is fixed at a high level.

一方、ヒューズ手段F3の一方は、回路の接地電位に結
合され、その他方は、プルアップ抵抗R3を介して回路の
電源電圧に結合され、さらにインバータ回路N3の入力端
子に結合される。インバータ回路N3の入力信号は、反転
内部信号▲▼として、上記ナンドゲート回路G6及び
G9の他方の入力端子に供給され、さらにナンドゲート回
路G12及びG14の一方の入力端子に供給される。ナンドゲ
ート回路G12の他方の入力端子には、反転内部アドレス
信号▲−▼が供給され、ナンドゲート回路G14
の他方の入力端子には、非反転内部アドレス信号yi−１
が供給される。インバータ回路N3の出力信号は、非反転
内部信号C3とされ、上記ナンドゲート回路G5及びG8の第
２の入力端子にそれぞれ供給されるとともに、ナンドゲ
ート回路G11及びG13の一方の入力端子にそれぞれ供給さ
れる。ナンドゲート回路G11の他方の入力端子には、上
記反転内部アドレス信号▲−▼が供給され、ナ
ンドゲート回路G13の他方の入力端子には、上記非反転
内部アドレス信号yi−１が供給される。On the other hand, one of the fuse means F3 is connected to the ground potential of the circuit, the other is connected to the power supply voltage of the circuit via the pull-up resistor R3, and further connected to the input terminal of the inverter circuit N3. The input signal of the inverter circuit N3 is the inverted internal signal ▲ ▼ as the NAND gate circuit G6 and
It is supplied to the other input terminal of G9, and further supplied to one input terminal of NAND gate circuits G12 and G14. The other input terminal of the NAND gate circuit G12 is supplied with the inverted internal address signal ▲-▼, and the NAND gate circuit G14
Has a non-inverted internal address signal yi-1
Is supplied. The output signal of the inverter circuit N3 is a non-inverted internal signal C3, which is supplied to the second input terminals of the NAND gate circuits G5 and G8, respectively, and is also supplied to one input terminal of the NAND gate circuits G11 and G13, respectively. . The other input terminal of the NAND gate circuit G11 is supplied with the inverted internal address signal ▲-▼, and the other input terminal of the NAND gate circuit G13 is supplied with the non-inverted internal address signal yi-1.

同様に、ヒューズ手段F4の一方は、回路の接地電位に
結合され、その他方は、プルアップ抵抗R4を介して回路
の電源電圧に結合され、さらにインバータ回路N4の入力
端子に結合される。インバータ回路N4の入力信号は、反
転内部信号▲▼とされ、上記ナンドゲート回路G7及
びG10の他方の入力端子に供給されるとともに、ナンド
ゲート回路G16及びG18の一方の入力端子に供給される。
ナンドゲート回路G16の他方の入力端子には、反転内部
アドレス信号▲▼が供給され、ナンドゲート回
路G18の他方の入力端子には、非反転内部アドレス信号y
i−２が供給される。インバータ回路N4の出力信号は、
非反転内部信号C4として、上記ナンドゲート回路G5及び
G8の第３の入力端子にそれぞれ供給され、さらにナンド
ゲート回路G15及びG17の一方の入力端子に供給される。
ナンドゲート回路G15の他方の入力端子には、上記反転
内部アドレス信号▲▼が供給され、ナンドゲー
ト回路G17の他方の入力端子には、上記非反転内部アド
レス信号yi−２が供給される。Similarly, one of the fuse means F4 is coupled to the ground potential of the circuit, the other is coupled to the power supply voltage of the circuit via a pull-up resistor R4, and further coupled to the input terminal of the inverter circuit N4. The input signal of the inverter circuit N4 is an inverted internal signal ▼, which is supplied to the other input terminals of the NAND gate circuits G7 and G10 and to one input terminal of the NAND gate circuits G16 and G18.
The other input terminal of the NAND gate circuit G16 is supplied with the inverted internal address signal ▲ ▼, and the other input terminal of the NAND gate circuit G18 is supplied with the non-inverted internal address signal y.
i-2 is supplied. The output signal of the inverter circuit N4 is
As the non-inverted internal signal C4, the NAND gate circuit G5 and
The signal is supplied to a third input terminal of G8, and further supplied to one input terminal of NAND gate circuits G15 and G17.
The other input terminal of the NAND gate circuit G15 is supplied with the inverted internal address signal ▼, and the other input terminal of the NAND gate circuit G17 is supplied with the non-inverted internal address signal yi-2.

ナンドゲート回路G5の出力信号は、ナンドゲート回路
G19の第１の入力端子に供給される。ナンドゲート回路G
19の第２及び第３の入力端子には、上記ナンドゲート回
路G12及びG16の出力信号がそれぞれ供給される。ナンド
ゲート回路G19の出力信号は、反転内部アドレス信号▲
▼として、カラムアドレスデコーダCADに供給さ
れる。一方、ナンドゲート回路G8の出力信号は、ナンド
ゲート回路G20の第１の入力端子に供給される。ナンド
ゲート回路G20の第２及び第３の入力端子には、上記ナ
ンドゲート回路G14及びG18の出力信号がそれぞれ供給さ
れる。ナンドゲート回路G20の出力信号は、非反転内部
アドレス信号ayiとして、カラムアドレスデコーダCADに
供給される。The output signal of the NAND gate circuit G5 is
It is supplied to the first input terminal of G19. NAND gate circuit G
The output signals of the NAND gate circuits G12 and G16 are supplied to the second and third input terminals of 19, respectively. The output signal of the NAND gate circuit G19 is the inverted internal address signal ▲
As ▼, it is supplied to the column address decoder CAD. On the other hand, the output signal of the NAND gate circuit G8 is supplied to a first input terminal of the NAND gate circuit G20. The output signals of the NAND gate circuits G14 and G18 are supplied to the second and third input terminals of the NAND gate circuit G20, respectively. The output signal of the NAND gate circuit G20 is supplied to the column address decoder CAD as a non-inverted internal address signal ay.

次に、ナンドゲート回路G11の出力信号は、ナンドゲ
ート回路G21の一方の入力端子に供給される。ナンドゲ
ート回路G21の他方の入力端子には、上記ナンドゲート
回路G6の出力信号が供給される。ナンドゲート回路G21
の出力信号は、反転内部アドレス信号▲▼と
して、カラムアドレスデコーダCADに供給される。一
方、ナンドゲート回路G13の出力信号は、ナンドゲート
回路G22の一方の入力端子に供給される。ナンドゲート
回路G22の他方の入力端子には、上記ナンドゲート回路G
9の出力信号が供給される。ナンドゲート回路G22の出力
信号は、非反転内部アドレス信号ayi−１として、カラ
ムアドレスデコーダCADに供給される。Next, the output signal of the NAND gate circuit G11 is supplied to one input terminal of the NAND gate circuit G21. The output signal of the NAND gate circuit G6 is supplied to the other input terminal of the NAND gate circuit G21. NAND gate circuit G21
Is supplied to the column address decoder CAD as an inverted internal address signal ▼. On the other hand, the output signal of the NAND gate circuit G13 is supplied to one input terminal of the NAND gate circuit G22. The other input terminal of the NAND gate circuit G22 is connected to the NAND gate circuit G.
Nine output signals are provided. The output signal of the NAND gate circuit G22 is supplied to the column address decoder CAD as a non-inverted internal address signal ay-1.

同様に、ナンドゲート回路G15の出力信号は、ナンド
ゲート回路G23の一方の入力端子に供給される。ナンド
ゲート回路G23の他方の入力端子には、上記ナンドゲー
ト回路G7の出力信号が供給される。ナンドゲート回路G2
3の出力信号は、反転内部アドレス信号▲▼
として、カラムアドレスデコーダCADに供給される。一
方、ナンドゲート回路G17の出力信号は、ナンドゲート
回路G24の一方の入力端子に供給される。ナンドゲート
回路G24の他方の入力端子には、上記ナンドゲート回路G
10の出力信号が供給される。ナンドゲート回路G24の出
力信号は、非反転内部アドレス信号ayi−２として、カ
ラムアドレスデコーダCADに供給される。Similarly, the output signal of the NAND gate circuit G15 is supplied to one input terminal of the NAND gate circuit G23. The output signal of the NAND gate circuit G7 is supplied to the other input terminal of the NAND gate circuit G23. NAND gate circuit G2
The output signal of 3 is the inverted internal address signal ▲ ▼
Is supplied to the column address decoder CAD. On the other hand, the output signal of the NAND gate circuit G17 is supplied to one input terminal of the NAND gate circuit G24. The other input terminal of the NAND gate circuit G24 is connected to the NAND gate circuit G.
Ten output signals are provided. The output signal of the NAND gate circuit G24 is supplied to the column address decoder CAD as a non-inverted internal address signal ay-2.

これらのことから、ヒューズ手段F3及びF4が切断され
ない初期の状態において、非反転内部信号C3及びC4はと
もにハイレベルとされ、反転内部信号▲▼及び▲
▼はともにロウレベルとされる。このため、反転内部
アドレス信号▲▼及び非反転内部アドレス信号ay
iは、それぞれ上記反転内部信号▲▼及び非反転
内部信号gyiに従って形成され、反転内部アドレス信号
▲▼及び▲▼ならびに非反転内部
アドレス信号ayi−１及びayi−２は、それぞれ反転内部
アドレス信号▲▼及び▲▼ならびに非
反転内部信号yi−１及びyi−２に従って形成される。From these facts, in the initial state where the fuse means F3 and F4 are not blown, both the non-inverted internal signals C3 and C4 are set to the high level, and the inverted internal signals ▲ ▼ and ▲
▼ are both at the low level. Therefore, the inverted internal address signal ▲ ▼ and the non-inverted internal address signal ay
i are formed according to the inverted internal signal 反 転 and the non-inverted internal signal gyi, respectively. The inverted internal address signals ▼ and ▼ and the non-inverted internal address signals ay-1 and ay-2 are respectively the inverted internal address signal ▲. ▼ and ▲ ▼ and the non-inverted internal signals yi-1 and yi-2.

一方、ヒューズ手段F3のみが切断されると、非反転内
部信号C3はロウレベルとされ、反転内部信号▲▼が
ハイレベルとされる。このため、反転内部アドレス信号
▲▼及び非反転内部アドレス信号ayiが、それぞ
れ反転内部アドレス信号▲▼及び非反転内部ア
ドレス信号yi−１に従って形成され、反転内部アドレス
信号▲▼及び非反転内部アドレス信号ayi−
１が、それぞれ反転内部信号▲▼及び非反転内部
信号gyiに従って形成される。このとき、非反転内部信
号C4及び反転内部信号▲▼はそれぞれハイレベル及
びロウレベルのままとされるため、反転内部アドレス信
号▲▼及び非反転内部アドレス信号ayi−２
は、それぞれ反転内部アドレス信号▲▼及び非
反転内部アドレス信号yi−２に従って形成される。同様
に、ヒューズ手段F4のみが切断されると、非反転内部信
号C4はロウレベルとされ、反転内部信号▲▼がハイ
レベルとされる。このため、反転内部アドレス信号▲
▼及び非反転内部アドレス信号ayiが、それぞれ反
転内部アドレス信号▲▼及び非反転内部アドレ
ス信号yi−２に従って形成されるとともに、反転内部ア
ドレス信号▲▼及び非反転内部アドレス信号
ayi−２が、それぞれ反転内部信号▲▼及び非反
転内部信号gyiに従って形成される。このとき、非反転
内部信号C3及び反転内部信号▲▼はそれぞれハイレ
ベル及びロウレベルのままとされるため、反転内部アド
レス信号▲▼及び非反転内部アドレス信号ay
i−１は、それぞれ反転内部アドレス信号▲▼
及び非反転内部アドレス信号yi−１に従って形成され
る。On the other hand, when only the fuse means F3 is cut, the non-inverted internal signal C3 is set to low level, and the inverted internal signal ▼ is set to high level. Therefore, the inverted internal address signal 信号 and the non-inverted internal address signal ay are formed in accordance with the inverted internal address signal ▼ and the non-inverted internal address signal yi-1, respectively. ayi−
1 are formed in accordance with the inverted internal signal ▼ and the non-inverted internal signal gyi, respectively. At this time, since the non-inverted internal signal C4 and the inverted internal signal ▼ remain at the high level and the low level, respectively, the inverted internal address signal ▼ and the non-inverted internal address signal ay-2
Are formed in accordance with the inverted internal address signal ▼ and the non-inverted internal address signal yi-2, respectively. Similarly, when only the fuse means F4 is cut, the non-inverted internal signal C4 is set to low level, and the inverted internal signal ▼ is set to high level. Therefore, the inverted internal address signal ▲
▼ and the non-inverted internal address signal ay are formed in accordance with the inverted internal address signal ▼ and the non-inverted internal address signal yi-2, respectively.
ayi-2 are formed according to the inverted internal signal ▲ and the non-inverted internal signal gyi, respectively. At this time, since the non-inverted internal signal C3 and the inverted internal signal ▼ are kept at the high level and the low level, respectively, the inverted internal address signal ▼ and the non-inverted internal address signal ay
i-1 is the inverted internal address signal ▲ ▼
And the non-inverted internal address signal yi-1.

カラムアドレスバッファCABから供給される他の相補
内部アドレス信号ｙ０ないしｙｉ−３は、それぞれその
まま対応する相補内部アドレス信号ａy0〜ayi−３とし
てカラムアドレスデコーダCADに伝達される。Other complementary internal address signals y 0 to y i-3 supplied from the column address buffer CAB is transmitted as complementary internal address signals a y0~ayi-3 that it correspond to the column address decoder CAD.

つまり、この実施例のカラムアドレス切り換え回路CA
Xは、すべてのヒューズ手段F1〜F4が切断されない初期
の状態において、Ｙアドレス信号AY0〜AYiすなわち相補
内部アドレス信号ｙ０〜ｙｉをそれぞれそのまま相補内
部アドレス信号ａy0〜ａyiとし、カラムアドレスバッフ
ァCABに伝達する。ところが、ヒューズ手段F3のみが切
断された場合、最上位ビットのＹアドレス信号AYiすな
わち相補内部アドレス信号ｙｉと次ビットのＹアドレス
信号AYi−１すなわち相補内部アドレス信号ｙｉ−１と
を選択的に入れ換え、またヒューズ手段F4のみが切断さ
れた場合、最上位ビットのＹアドレス信号AYiすなわち
相補内部アドレス信号ｙｉとＹアドレス信号AYi−２す
なわち相補内部アドレス信号ｙｉ−２とを選択的に入れ
換える。さらに、この実施例のカラムアドレス切り換え
回路CAXは、ヒューズ手段F1が切断されるとき、反転内
部信号▲▼及び非反転内部信号gyiがそれぞれハ
イレベル及びロウレベルとなるように、言い換えるなら
ば切り換えられる以前の相補内部アドレス信号ｙｉが論
理“0"となるように固定し、ヒューズ手段F2が切断され
るとき、反転内部信号▲▼及び非反転内部信号gy
iがそれぞれロウレベル及びハイレベルとなるように、
言い換えるならば切り換えられる以前の相補内部アドレ
ス信号ｙｉが論理“1"となるように固定する機能を持
つ。That is, the column address switching circuit CA of this embodiment
X is in all fuse means F1~F4 is early uncut state, the Y address signal AY0~AYi i.e. complementary internal address signals y 0 to y i as it is complementary internal address signals respectively a y0~ a yi, column address Transmit to buffer CAB. However, if only the fuse unit F3 is disconnected, selectively and Y address signal AYi-1 i.e. the complementary internal address signals y i-1 of the Y address signal AYi i.e. complementary internal address signals y i and the next most significant bit the replacement, and if only the fuse means F4 is cut, the most significant bit Y address signal AYi i.e. complementary internal address signals y i and a Y address signal AYi-2 ie selectively and complementary internal address signals y i-2 Replace. Further, the column address switching circuit CAX of this embodiment is configured such that when the fuse means F1 is cut, the inverted internal signal ▼ and the non-inverted internal signal gyi are at the high level and the low level, respectively, in other words, before the switching is performed. complementary internal address signals y i is fixed so that the logic "0", when the fuse means F2 is disconnected, inverted internal signal ▲ ▼ and the non-inverting internal signal gy
so that i becomes low level and high level respectively.
Earlier complementary switched in other words the internal address signal y i has a function of fixing to a logic "1".

したがって、例えば第２図に斜線で示されるように、
メモリアレイMARYにおいて非反転内部アドレス信号ayi
−２により指定される記憶領域が使用不能となったよう
な場合、まずヒューズ手段F4を切断することで、最上位
ビットの相補内部アドレス信号ｙｉと相補内部アドレス
信号ｙｉ−２とを入れ換え、次にヒューズ手段F1を切断
することで、入れ換え前の相補内部アドレス信号ｙｉす
なわち入れ換え後の相補内部アドレス信号ａyi−２を論
理“0"に固定する。その結果、使用可能な記憶領域を部
分的に活かしかつ所期の目標の二分の一の記憶容量を有
するダイナミック型RAMを実現できるとともに、上記使
用可能な記憶領域を最上位ビットを除くｉビットのアド
レス信号により指定される共通のアドレス空間に設定す
ることができるものとなる。Thus, for example, as shown by the diagonal lines in FIG.
Non-inverted internal address signal ayi in memory array MARY
If the storage area is designated as unusable by -2, firstly by cutting the fuse unit F4, interchanged and complementary internal address signals y i-2 and complementary internal address signals y i of the most significant bit , then by cutting the fuse means F1, the complementary internal address signals a yi-2 in front of the complementary internal address signals y i that is, after replacement replacement is fixed to logic "0". As a result, it is possible to realize a dynamic RAM that partially utilizes the available storage area and has a storage capacity that is half of the intended target. The address space can be set in a common address space specified by the address signal.

言うまでもなく、メモリアレイMARYにおいて反転内部
アドレス信号▲▼により指定される記憶領域
が使用不能となった場合、ヒューズ手段F1に代えてヒュ
ーズ手段F2を切断することで、入れ換え前の相補内部ア
ドレス信号ｙｉすなわち入れ換え後の相補内部アドレス
信号ａyi−２を論理“1"に固定すればよい。また、メモ
リアレイMARYにおいて非反転内部アドレス信号ayi−１
あるいは反転内部アドレス信号▲▼により指
定される記憶領域が使用不能となった場合には、ヒュー
ズ手段F4に代えてヒューズ手段F3を切断することで、相
補内部アドレス信号ｙｉ及びｙｉ−１を入れ換えればよ
い。Needless to say, when the storage area designated by the inverted internal address signal ▲ ▼ becomes unusable in the memory array MARY, the fuse means F2 is cut in place of the fuse means F1 so that the complementary internal address signal y before the replacement is obtained. i, that is, the complementary internal address signal a yi-2 after the replacement may be fixed to the logic “1”. In the memory array MARY, the non-inverted internal address signal ay-1
Alternatively, when the storage area designated by the inverted internal address signal ▲ ▼ becomes unavailable, the complementary internal address signals y i and y i-1 are cut by cutting the fuse means F3 instead of the fuse means F4. You just have to swap them.

第４図において、カラムアドレスバッファCABは、外
部端子A0〜Aiを介して時分割的に供給されるＹアドレス
信号AY0〜AYiを、タイミング発生回路TGから供給される
タイミング信号φacに従って取り込み、保持する。ま
た、これらのＹアドレス信号をもとに、上記相補内部ア
ドレス信号ｙ０〜ｙｉを形成し、カラムアドレス切り換
え回路CAXに供給する。In FIG. 4, a column address buffer CAB captures and holds Y address signals AY0 to AYi supplied in a time-division manner via external terminals A0 to Ai according to a timing signal φac supplied from a timing generation circuit TG. . Further, based on these Y-address signal to form the complementary internal address signals y 0 to y i, and supplies the column address switching circuit CAX.

次に、メモリアレイMARYを構成するワード線は、ロウ
アドレスデコーダRADに結合され、択一的に選択状態と
される。Next, the word lines constituting the memory array MARY are coupled to the row address decoder RAD, and are alternatively selected.

ロウアドレスデコーダRADには、特に制限されない
が、ロウアドレス切り換え回路RAXからｉ＋１ビットの
相補内部アドレス信号ａx0〜ａxiが供給され、タイミン
グ発生回路TGからタイミング信号φｘが供給される。The row address decoder RAD, is not particularly limited, the complementary internal address signals a x0~ a xi (i + 1) bits from the row address switching circuit RAX is supplied, the timing signal φx is supplied from the timing generator TG.

ロウアドレスデコーダRADは、上記タイミング信号φ
ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダRA
Dは、上記相補内部アドレス信号ａx0〜ａxiをデコード
し、メモリアレイMARYの対応するワード線を択一的にハ
イレベルの選択状態とする。The row address decoder RAD outputs the timing signal φ
When x is set to a high level, it is selectively activated. In this operation state, the row address decoder RA
D decodes the complementary internal address signals a x0 to a xi and selectively sets the corresponding word line of the memory array MARY to a high level selection state.

ロウアドレス切り換え回路RAXには、ロウアドレスバ
ッファRABから、図示されないｉ＋１ビットの相補内部
アドレス信号ｘ０〜ｘｉが供給される。ロウアドレス切
り換え回路RAXは、特に制限されないが、上記カラムア
ドレス切り換え回路CAXと同様に、最上位ビットの相補
内部アドレス信号ｘ０に対応して設けられるヒューズ手
段F1及びF2と、相補内部アドレス信号ｘｉ−１及びｘｉ
−２に対応してそれぞれ１個ずつ設けられるヒューズ手
段F3及びF4とを含む。その結果、ロウアドレス切り換え
回路RAXは、上記ヒューズ手段F3あるいはF4が切断され
ることで、最上位ビットの相補内部アドレス信号ｘｉと
相補内部アドレス信号ｘｉ−１あるいはｘｉ−２とを入
れ換え、上記相補内部アドレス信号ａx0〜ａxiを形成す
る。また、このとき、ヒューズ手段F1又はF2が切断され
ることで、入れ換え前の相補内部アドレス信号ｘｉを論
理“0"又は論理“1"に固定し、メモリアレイMARYの使用
可能な記憶領域のみを固定的に指定する。The row address switching circuit RAX, from the row address buffer RAB, complementary internal address signals (not shown) i + 1 bit x 0 to x i is supplied. Row address switching circuit RAX is not particularly limited, similarly to the column address switching circuit CAX, the fuse means F1 and F2 provided corresponding to the complementary internal address signals x 0 of the most significant bit, the complementary internal address signals x i-1 and xi
-2 corresponding to fuse means F3 and F4 provided one by one. As a result, the row address switching circuit RAX switches the complementary internal address signal xi of the most significant bit and the complementary internal address signal xi -1 or xi -2 by cutting the fuse means F3 or F4. , to form the complementary internal address signals a x0~ a xi. At this time, the fuse means F1 or F2 is blown to fix the complementary internal address signal xi before the replacement to logic “0” or logic “1”, and only the available storage area of the memory array MARY is used. Is fixedly specified.

ロウアドレスバッファRABは、アドレスマルチプレク
サAMXから伝達されるロウアドレス信号を、タイミング
発生回路TGから供給されるタイミング信号φarに従って
取り込み、保持する。また、これらのロウアドレス信号
をもとに上記相補内部アドレス信号ｘ０〜ｘｉを形成
し、ロウアドレス切り換え回路RAXに供給する。The row address buffer RAB captures and holds the row address signal transmitted from the address multiplexer AMX according to the timing signal φar supplied from the timing generation circuit TG. Moreover, these row address signals to form the complementary internal address signals x 0 to x i based on, and supplies the row address switching circuit RAX.

アドレスマルチプレクサAMXは、特に制限されない
が、ダイナミック型RAMが通常の動作モードとされタイ
ミング発生回路TGからロウレベルのタイミング信号φre
fが供給されるとき、外部端子A0〜Aiを介して時分割的
に供給されるＸアドレス信号AX0〜AXiを選択し、上記ロ
ウアドレス信号としてロウアドレスバッファRABに伝達
する。また、ダイナミック型RAMがリフレッシュモード
とされ上記タイミング信号φrefがハイレベルとされる
とき、リフレッシュアドレスカウンタRFCから供給され
るリフレッシュアドレス信号ar0〜ariを選択し、上記ロ
ウアドレス信号としてロウアドレスバッファRADBに伝達
する。Although the address multiplexer AMX is not particularly limited, the dynamic RAM is set to the normal operation mode and the low-level timing signal φre
When f is supplied, X address signals AX0 to AXi supplied in a time-division manner via external terminals A0 to Ai are selected and transmitted to the row address buffer RAB as the row address signals. Further, when the dynamic RAM is in the refresh mode and the timing signal φref is set to the high level, the refresh address signals ar0 to ari supplied from the refresh address counter RFC are selected, and the row address buffer RADB is used as the row address signal. introduce.

リフレッシュアドレスカウンタRFCは、特に制限され
ないが、ダイナミック型RAMがリフレッシュモードとさ
れるとき、タイミング発生回路TGから供給されるタイミ
ング信号φrcに従って歩進動作を行う。その結果、上記
リフレッシュアドレス信号ar0〜ariを形成し、アドレス
マルチプレクサAMXに供給する。Although not particularly limited, the refresh address counter RFC performs a stepping operation according to a timing signal φrc supplied from the timing generation circuit TG when the dynamic RAM is set to the refresh mode. As a result, the refresh address signals ar0 to ari are formed and supplied to the address multiplexer AMX.

この実施例のダイナミック型RAMにおいて、メモリア
レイMARYは、特に制限されないが、冗長相補データ線及
び冗長ワード線を含む。このため、ダイナミック型RAM
は、障害が検出された相補データ線又はワード線を上記
冗長相補データ線又は冗長ワード線に切り換えるための
図示されない冗長アドレス切り換え回路を含む。冗長ア
ドレス切り換え回路については、この発明と直接に関係
しないので、その説明を割愛する。In the dynamic RAM of this embodiment, the memory array MARY includes, but is not limited to, redundant complementary data lines and redundant word lines. For this reason, dynamic RAM
Includes a redundant address switching circuit (not shown) for switching a complementary data line or word line in which a failure is detected to the redundant complementary data line or redundant word line. Since the redundant address switching circuit is not directly related to the present invention, its description is omitted.

メモリアレイMARYの指定される相補データ線が選択的
に接続される相補共通データ線CD・▲▼は、特に制
限されないが、データ入出力回路I/0に結合される。The complementary common data line CD • ▲ to which the designated complementary data line of the memory array MARY is selectively connected is coupled to the data input / output circuit I / 0, although not particularly limited.

データ入出力回路I/Oは、特に制限されないが、デー
タ入力バッファ及びデータ出力バッファを含む。このう
ち、データ入力バッファの入力端子は、特に制限されな
いが、データ入力端子Dinに結合され、その出力端子
は、相補共通データ線CD・▲▼に結合される。デー
タ入力バッファには、タイミング発生回路TGからタイミ
ング信号φｗが供給される。一方、データ出力バッファ
の入力端子は、上記相補共通データ線CD・▲▼に共
通結合され、その出力端子は、データ出力端子Doutに結
合される。データ出力バッファには、タイミング発生回
路TGからタイミング信号φｒが供給される。The data input / output circuit I / O includes, but is not limited to, a data input buffer and a data output buffer. Among these, the input terminal of the data input buffer is coupled to the data input terminal Din, and the output terminal thereof is coupled to the complementary common data line CD. The data input buffer is supplied with the timing signal φw from the timing generation circuit TG. On the other hand, the input terminal of the data output buffer is commonly coupled to the complementary common data line CD. The output terminal is coupled to the data output terminal Dout. The data output buffer is supplied with a timing signal φr from the timing generation circuit TG.

データ入出力回路I/Oのデータ入力バッファは、ダイ
ナミック型RAMが書き込みモードとされ上記タイミング
信号φｗがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、データ入力バッフ
ァは、データ入力端子Dinを介して供給される書き込み
データに従った相補書き込み信号を形成し、相補共通デ
ータ線CD・▲▼を介して、メモリアレイMARYの選択
されたメモリセルに供給する。特に制限されないが、上
記タイミング信号φｗがロウレベルとされるとき、デー
タ入力バッファの出力はハイインピーダンス状態とされ
る。The data input buffer of the data input / output circuit I / O is selectively activated by setting the dynamic RAM to the write mode and setting the timing signal φw to the high level. In this operation state, the data input buffer forms a complementary write signal in accordance with the write data supplied via the data input terminal Din, and the memory array MARY is selected via the complementary common data line CD • ▲ ▼. Supply to the memory cell. Although not particularly limited, when the timing signal φw is at a low level, the output of the data input buffer is in a high impedance state.

データ入出力回路I/Oのデータ出力バッファは、ダイ
ナミック型RAMが読み出しモードとされ上記タイミング
信号φｒがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、データ出力バッフ
ァは、メモリアレイMARYの選択されたメモリセルから対
応する相補データ線及び相補共通データ線CD・▲▼
を介して出力される２値読み出し信号をさらに増幅し、
データ出力端子Doutから送出する。特に制限されない
が、上記タイミング信号φｒがロウレベルとされると
き、データ出力バッファの出力はハイインピーダンス状
態とされる。The data output buffer of the data input / output circuit I / O is selectively activated by setting the dynamic RAM to the read mode and setting the timing signal φr to the high level. In this operation state, the data output buffer is connected to the corresponding complementary data line and complementary common data line CD.
Further amplifies the binary read signal output via
The data is sent from the data output terminal Dout. Although not particularly limited, when the timing signal φr is at a low level, the output of the data output buffer is in a high impedance state.

タイミング発生回路TGは、外部から起動制御信号とし
て供給されるロウアドレスストローブ信号▲▼，
カラムアドレスストローブ信号▲▼及びライトネ
ーブル信号▲▼をもとに、上記各種のタイミング信
号を形成し、ダイナミック型RAMの各回路に供給する。The timing generation circuit TG includes row address strobe signals ▲ ▼,
Based on the column address strobe signal ▼ and the write enable signal ▼, the various timing signals described above are formed and supplied to each circuit of the dynamic RAM.

以上のように、この実施例のダイナミック型RAMは、
カラムアドレスバッファCABの後段に設けられカラムア
ドレスバッファCABにより形成された相補内部アドレス
信号の所定ビットを入れ換えて伝達するカラムアドレス
切り換え回路CAXと、同様にロウアドレスバッファRABの
後段に設けられ、ロウアドレスバッファRABにより形成
された相補内部アドレス信号の所定ビットを入れ換えて
伝達するロウアドレス切り換え回路RAXとを備える。カ
ラムアドレス切り換え回路CAX及びロウアドレス切り換
え回路RAXは、相補内部アドレス信号の入れ換えるべき
ビットを指定するためのヒューズ手段F3及びF4と、入れ
換え前における相補内部アドレス信号の最上位ビットを
論理“0"あるいは論理“1"に固定するためのヒューズ手
段F1及びF2とを含む。これにより、この実施例のダイナ
ミック型RAMは、比較的多数の相補データ線又はワード
線に障害が発生した場合でも、使用可能な記憶領域を部
分的に活用し、所期の目標の二分の一の記憶容量を有す
る部分製品を形成できるとともに、上記部分製品の使用
可能な記憶領域を所定のアドレス空間に置き換え、共通
化することができる。その結果、ダイナミック型RAMの
製品歩留りがさらに高められ、その低コスト化を推進さ
れる。As described above, the dynamic RAM of this embodiment is
A column address switching circuit CAX provided at the subsequent stage of the column address buffer CAB for transmitting predetermined bits of the complementary internal address signal formed by the column address buffer CAB and transmitting the same, and similarly provided at a subsequent stage of the row address buffer RAB, And a row address switching circuit RAX for exchanging predetermined bits of the complementary internal address signal formed by the buffer RAB for transmission. The column address switching circuit CAX and the row address switching circuit RAX are provided with fuse means F3 and F4 for designating a bit to be replaced of the complementary internal address signal, and a logic "0" or a high-order bit of the complementary internal address signal before replacement. And fuse means F1 and F2 for fixing to logic "1". As a result, the dynamic RAM according to the present embodiment partially utilizes the available storage area even when a relatively large number of complementary data lines or word lines fail, thereby reducing half of the intended target. In addition to forming a partial product having the above storage capacity, a usable storage area of the partial product can be replaced with a predetermined address space and shared. As a result, the product yield of the dynamic RAM is further enhanced, and its cost is promoted.

以上の本実施例に示されるように、この発明をダイナ
ミック型RAM等の半導体記憶装置に適用することで、次
のような作用効果を得ることができる。すなわち、 （１）ダイナミック型RAM等のアドレスバッファの前段
あるいは後段に、対応するヒューズ手段が切断されるこ
とでアドレス信号の所定ビットを入れ換えまた所定ビッ
トを論理“0"又は論理“1"に固定するアドレス切り換え
回路を設けることで、データ線又はワード線に比較的多
数の障害が発生したとき、メモリアレイの使用可能な記
憶領域のみを部分的に活用し、所期の目標の数分の一の
記憶容量を有する部分製品を形成できるという効果が得
られる。As shown in the present embodiment, by applying the present invention to a semiconductor memory device such as a dynamic RAM, the following operation and effect can be obtained. That is, (1) a predetermined bit of an address signal is exchanged by cutting a corresponding fuse means at a preceding stage or a succeeding stage of an address buffer such as a dynamic RAM, and a predetermined bit is fixed to logic “0” or logic “1”. When a relatively large number of faults occur in the data lines or word lines, only the usable storage area of the memory array is partially used, and a fraction of the intended target is provided. The effect of being able to form a partial product having a storage capacity of?

（２）上記（１）項により、形成された部分製品の使用
可能な記憶領域を、所定のアドレス空間に置き換え、共
通化できるという効果が得られる。(2) According to the above item (1), an effect is obtained that the usable storage area of the formed partial product can be replaced with a predetermined address space and shared.

（３）上記（１）項及び（２）項により、形成された部
分製品の仕様を共通化できるという効果が得られる。(3) According to the above items (1) and (2), an effect is obtained that the specifications of the formed partial products can be shared.

（４）上記（１）項〜（３）項により、ダイナミック型
RAM等の製品歩留りをさらに改善し、その低コスト化を
推進できるという効果が得られる。(4) According to the above items (1) to (3), the dynamic type
The effect is obtained that the yield of products such as RAM can be further improved and the cost can be reduced.

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々偏向
可能であることはいうまでもない。例えば、第１図及び
第２図に示されるアドレス切り換え処理は、ロウアドレ
ス切り換え回路RAXのヒューズ手段F1〜F4を選択的に切
断することで、ロウアドレスについて同様に実施でき
る。第３図において、カラムアドレス切り換え回路CAX
及びロウアドレス切り換え回路RAXは、ヒューズ手段F4
及びこれに関連する回路を削除することで、最上位ビッ
トの相補内部アドレス信号と次ビットの相補内部アドレ
ス信号のみを入れ換えるものとしてもよい。この場合、
救済できる障害のパターンが制約される。救済できる障
害のパターンを逆に拡大したい場合、下位の相補内部ア
ドレス信号に対応してヒューズ手段を増設し、これに関
連する回路を付加すればよい。カラムアドレス切り換え
回路CAX及びロウアドレス切り換え回路RAXは、カラムア
ドレスバッファCABあるいはロウアドレスバッファRABの
前段に設けてもよい。第４図において、ダイナミック型
RAMは、同時に複数ビットの記憶データを入出力するい
わゆる多ビット構成としてもよい。この場合、データ入
出力回路I/Oの前段又は後段に、上記カラムアドレス切
り換え回路CAX及びロウアドレス切り換え回路RAXと同様
な回路構成とされるデータ切り換え回路を設ければよ
い。その結果、ダイナミック型RAMの記憶領域がビット
単位で使用不能となった場合にも、そのビット構成を実
質的に共通化できる。メモリアレイMARYは、複数のメモ
リマットにより構成されることもよい。また、各アドレ
スデコーダは、複数段のプリデコーダを含むものであっ
てもよい。さらに、第３図に示されるカラムアドレス切
り換え回路CAXの具体的な回路構成や、第４図に示され
るダイナミック型RAMのブロック構成ならびに制御信号
及びアドレス信号の組み合わせ等、種々の実施態様を採
りうる。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the above embodiment, and it is needless to say that various deflections can be made without departing from the gist of the invention. Nor. For example, the address switching processing shown in FIG. 1 and FIG. 2 can be similarly performed for the row address by selectively cutting the fuse means F1 to F4 of the row address switching circuit RAX. In FIG. 3, a column address switching circuit CAX
And the row address switching circuit RAX is provided with a fuse means F4.
Alternatively, by eliminating circuits related thereto, only the complementary internal address signal of the most significant bit and the complementary internal address signal of the next bit may be replaced. in this case,
The pattern of obstacles that can be remedied is limited. If it is desired to expand the pattern of the fault that can be remedied, on the contrary, it is sufficient to add fuse means corresponding to the lower complementary internal address signal and add a circuit related thereto. The column address switching circuit CAX and the row address switching circuit RAX may be provided before the column address buffer CAB or the row address buffer RAB. In FIG. 4, the dynamic type
The RAM may have a so-called multi-bit configuration for simultaneously inputting and outputting a plurality of bits of storage data. In this case, a data switching circuit having the same circuit configuration as the column address switching circuit CAX and the row address switching circuit RAX may be provided before or after the data input / output circuit I / O. As a result, even when the storage area of the dynamic RAM becomes unusable in bit units, the bit configuration can be substantially shared. The memory array MARY may be composed of a plurality of memory mats. In addition, each address decoder may include a plurality of stages of predecoders. Further, various embodiments such as a specific circuit configuration of the column address switching circuit CAX shown in FIG. 3, a block configuration of the dynamic RAM shown in FIG. 4, and a combination of control signals and address signals can be adopted. .

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えばスタティック型RAM等の各種半
導体記憶装置にも適用できる。本発明は、少なくとも使
用可能な記憶領域を部分的に活用して部分製品を形成す
る半導体記憶装置あるいはこのような半導体記憶装置を
含むディジタル装置に広く適用できる。In the above description, the dynamic RA, which is a field of application in which the invention made by the inventor
Although the description has been given of the case where the present invention is applied to M, the present invention is not limited to this. For example, the present invention can be applied to various semiconductor memory devices such as a static RAM. INDUSTRIAL APPLICABILITY The present invention can be widely applied to a semiconductor memory device that forms a partial product by partially utilizing at least a usable storage area or a digital device including such a semiconductor memory device.

〔発明の効果〕〔The invention's effect〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、ダイナミック型RAM等のアドレスバッ
ファの前段あるいは後段に、対応するヒューズ手段が切
断されることでアドレス信号の所定ビットを入れ換える
アドレス切り換え回路を設け、またデータ入出力回路の
前段又は後段に、対応するヒューズ手段が切断されるこ
とでデータ信号の所定ビットを入れ換えるデータ切り換
え回路を設けることで、データ線又はワード線に比較的
多数の障害が発生したとき、メモリアレイの使用可能な
記憶領域のみを部分的に活用して、所期の目標の数分の
一の記憶容量を有しかつ共通のアドレス空間及びビット
構成を有する部分製品を形成できる。これにより、ダイ
ナミック型RAM等の製品歩留りをさらに改善し、その低
コスト化を推進できる。The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows. That is, an address switching circuit that replaces a predetermined bit of an address signal by cutting a corresponding fuse means is provided at a stage before or after an address buffer such as a dynamic RAM, and is provided at a stage before or after a data input / output circuit. By providing a data switching circuit that replaces a predetermined bit of a data signal by cutting a fuse unit that performs a disconnection, when a relatively large number of faults occur in a data line or a word line, only a usable storage area of a memory array is used. Partial utilization can be used to form a partial product having a storage capacity that is a fraction of the intended target and having a common address space and bit configuration. As a result, the yield of products such as dynamic RAMs can be further improved, and the cost can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は、この発明が適用されたダイナミック型RAMの
アドレス切り換え方式の一実施例を示す概念図、 第２図は、第１図のアドレス切り換え方式が実施される
以前における記憶領域の概念図、 第３図は、この発明が適用されたダイナミック型RAMの
カラムアドレス切り換え回路の一実施例を示す回路図、 第４図は、第３図のカラムアドレス切り換え回路を含む
ダイナミック型RAMの一実施例を示すブロック図、 第５図は、従来のダイナミック型RAMの記憶領域の一例
を示す概念図である。 CAX……カラムアドレス切り換え回路、MARY……メモリ
アレイ、CA0〜CA7……単位カラムアドレス領域。 F1〜F4……ヒューズ手段、G1〜G24……ナンドゲート回
路、N1〜N4……インバータ回路、R1〜R4……抵抗。 SA……センスアンプ、CSW……カラムスイッチ、CAD……
カラムアドレスデコーダ、RAD……ロウアドレスデコー
ダ、CAB……カラムアドレスバッファ、RAX……ロウアド
レス切り換え回路、RAB……ロウアドレスバッファ、AMX
……アドレスマルチプレクサ、I/O……データ入出力回
路、RFC……リフレッシュアドレスカウンタ、TG……タ
イミング発生回路。FIG. 1 is a conceptual diagram showing an embodiment of an address switching system of a dynamic RAM to which the present invention is applied. FIG. 2 is a conceptual diagram of a storage area before the address switching system of FIG. 1 is implemented. FIG. 3 is a circuit diagram showing an embodiment of a column address switching circuit of a dynamic RAM to which the present invention is applied. FIG. 4 is an embodiment of a dynamic RAM including the column address switching circuit of FIG. FIG. 5 is a conceptual diagram showing an example of a storage area of a conventional dynamic RAM. CAX: column address switching circuit; MARY: memory array; CA0 to CA7: unit column address area. F1 to F4 fuse means, G1 to G24 NAND gate circuits, N1 to N4 inverter circuits, R1 to R4 resistors. SA: Sense amplifier, CSW: Column switch, CAD ...
Column address decoder, RAD: Row address decoder, CAB: Column address buffer, RAX: Row address switching circuit, RAB: Row address buffer, AMX
… Address multiplexer, I / O… Data input / output circuit, RFC… Refresh address counter, TG… Timing generation circuit.

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】複数のワード線と、複数のデータ線と、こ
れらの複数のワード線と複数のデータ線の交点に配置さ
れる複数のメモリセルとを含むメモリアレイと、 複数ビットのアドレス信号が供給されるべき複数のアド
レス入力点と、 上記複数のアドレス入力点の信号に対応された内部アド
レス信号が供給される複数の内部接続点と、 上記複数のアドレス入力点の内の第１、第２、第３のア
ドレス入力点と上記複数の内部接続点の内の第１、第
２、第３の内部接続点との間に設けられるアドレス切換
回路と、 上記内部接続点を介して供給される内部アドレス信号に
従って上記ワード線又はデータ線を選択的に選択状態と
するアドレスデコーダとを備えてなり、 上記アドレス切換回路は、切換状態設定用の素子を含み
かかる切換状態設定用の素子によって第１、第２及び第
３の切換状態をとるようにされてなり、 上記第１の切換状態は、上記第１のアドレス入力点の信
号を上記第１の内部接続点に伝達せしめるとともに上記
第２のアドレス入力点の信号を上記第２の内部接続点に
伝達せしめ、かつ上記第３のアドレス入力点の信号を上
記第３の内部接続点に伝達せしめる状態をとるようにさ
れ、 上記第２の切換状態は上記第１のアドレス入力点の信号
を上記第２の内部接続点に伝達せしめるとともに上記第
２、第３アドレス入力点の信号を上記第１、第３の内部
接続点に伝達せしめる状態をとるようにされ、 上記第３の切換状態は上記第１のアドレス入力点の信号
を上記第３の内部接続点に伝達せしめるとともに上記第
２、第３アドレス入力点の信号を上記第２、第１の内部
接続点に伝達せしめる状態をとるようにされてなる、 ことを特徴とする半導体記憶装置。A memory array including a plurality of word lines, a plurality of data lines, and a plurality of memory cells arranged at intersections of the plurality of word lines and the plurality of data lines; A plurality of address input points to be supplied, a plurality of internal connection points to which an internal address signal corresponding to the signal of the plurality of address input points is supplied, a first of the plurality of address input points, An address switching circuit provided between second and third address input points and first, second and third internal connection points of the plurality of internal connection points; and a supply via the internal connection point An address decoder for selectively selecting the word line or the data line in accordance with an internal address signal to be supplied, wherein the address switching circuit includes a switching state setting element and includes a switching state setting element. A first, second, and third switching state by a child, wherein the first switching state causes the signal at the first address input point to be transmitted to the first internal connection point and The signal of the second address input point is transmitted to the second internal connection point, and the signal of the third address input point is transmitted to the third internal connection point. In the second switching state, the signal at the first address input point is transmitted to the second internal connection point, and the signal at the second and third address input points is transmitted to the first and third internal connection points. In the third switching state, the signal at the first address input point is transmitted to the third internal connection point, and the signal at the second and third address input points is transmitted. Second and first internal connection points A semiconductor memory device, wherein the semiconductor memory device is adapted to be in a state of being transmitted to a semiconductor device. 【請求項２】上記切換状態設定用の素子は、複数のヒュ
ーズ素子からなることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。2. The device according to claim 1, wherein said switching state setting element comprises a plurality of fuse elements.
13. The semiconductor memory device according to claim 1. 【請求項３】上記アドレス切換回路は、上記複数のヒュ
ーズ素子の非切断状態において上記第１の切換状態をと
り、かつかかる複数のヒューズ素子の内のどのヒューズ
素子が切断されたかに応じて上記第２の切換状態もしく
は上記第３の切換状態をとるようにされてなることを特
徴とする特許請求の範囲第２項記載の半導体記憶装置。3. An address switching circuit according to claim 1, wherein said address switching circuit is in said first switching state when said plurality of fuse elements are not cut off, and said address switching circuit is adapted to determine which one of said plurality of fuse elements is cut off. 3. The semiconductor memory device according to claim 2, wherein said semiconductor memory device is set to a second switching state or said third switching state. 【請求項４】上記アドレス切換回路は、信号レベル固定
用の素子を更に備え、かかる信号レベル固定用の素子に
よって上記第１の切換状態における上記第１の内部接続
点の信号レベル、上記第２の切換状態における上記第２
の内部接続点の信号レベル、及び上記第３の切換状態に
おける上記第３の内部接続点の信号レベルをそれぞれ上
記アドレス信号にかかわらずに固定信号レベルにせしめ
るようにされてなることを特徴とする特許請求の範囲第
１項、第２項又は第３項の内の１に記載の半導体記憶装
置。4. The address switching circuit further comprises an element for fixing a signal level, and the signal level of the first internal connection point in the first switching state by the element for fixing the signal level; In the switching state of the second
, And the signal level of the third internal connection point in the third switching state is set to a fixed signal level irrespective of the address signal. The semiconductor memory device according to claim 1, 2, or 3. 【請求項５】上記信号レベル固定用の素子は、ヒューズ
素子からなることを特徴とする特許請求の範囲第４項記
載の半導体記憶装置。5. The semiconductor memory device according to claim 4, wherein said signal level fixing element comprises a fuse element.